JP6022741B2

JP6022741B2 - スタティックランダムアクセスメモリ（ｓｒａｍ）リセット動作中にｓｒａｍビットセルをバイアスする電圧または電流のための回路ならびに関連するシステムおよび方法

Info

Publication number: JP6022741B2
Application number: JP2016531813A
Authority: JP
Inventors: チアミン・チャイ; サテンドラ・クマール・マウリア
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2013-07-30
Filing date: 2014-07-29
Publication date: 2016-11-09
Anticipated expiration: 2034-07-29
Also published as: KR101715693B1; JP2016531378A; EP3028282A2; US20150036418A1; KR20160037977A; WO2015017389A2; WO2015017389A3; TW201514988A; US9190141B2; TWI560713B; CN105408959B; CN105408959A

Description

優先権主張
本出願は、その全体が参照により本明細書に組み込まれている、2013年7月30日に出願した「CIRCUITS FOR BIASING STATIC RANDOM ACCESS MEMORY (SRAM) BITCELLS DURING SRAM RESET OPERATIONS, AND RELATED SYSTEMS AND METHODS」と題する米国仮特許出願第61/859,998号の優先権を主張するものである。

本出願は、同じく、その全体が参照により本明細書に組み込まれている、2013年10月28日に出願した「CIRCUITS FOR VOLTAGE OR CURRENT BIASING STATIC RANDOM ACCESS MEMORY (SRAM) BITCELLS DURING SRAM RESET OPERATIONS, AND RELATED SYSTEMS AND METHODS」と題する米国特許出願第14/064,297号の優先権を主張するものである。

本開示の技術は、スタティックランダムアクセスメモリ(SRAM)ビットセルおよびSRAMビットセルのリセットに関する。

メモリセルは、「メモリ」とも称するコンピュータデータストレージの基本構成要素である。コンピュータシステムは、メモリからデータを読み出すかまたはデータをメモリに書込むことができる。異なるタイプのメモリが存在する。たとえば、メモリの一種にスタティックランダムアクセスメモリ(SRAM)がある。一例として、SRAMは、中央処理装置(CPU)システムにおけるキャッシュメモリとして使用されてよい。SRAMキャッシュメモリは、タグアレイおよびデータアレイからなることがある。タグアレイは、CPUからのメモリアクセス要求の一部としてメモリアドレスを受け取る。メモリアドレスの一部はタグとしてタグアレイ内に記憶され、メモリアドレスの残部はロケーションをインデックス付けするために使用される。各タグエントリは、データアレイ内に1つまたは複数の対応するエントリを有する。タグアレイ内のエントリは、有効または無効であり得る。

タグに対応するSRAMキャッシュメモリのデータアレイ内のデータエントリ内に記憶されているデータが有効である場合、タグは有効となる。有効なタグの場合、メモリアクセス要求のためのデータは、より高いレベルのメモリからアクセスされるのとは対照的に、SRAMキャッシュメモリ内のデータアレイから直接アクセスされ得る。メモリアクセス要求の一部としてアクセスされるタグが無効である場合、そのタグに対応するSRAMキャッシュメモリのデータアレイのデータエントリ内に記憶されているデータは、無効であると見なされる。たとえば、無効なタグに対応するデータアレイ内のデータは、より上位のメモリ内のメモリアクセス要求のメモリアドレスに記憶されているデータと整合するように更新されることはない。SRAMキャッシュメモリ内のタグが有効であるかまたは無効であるかを示すために、有効ビットがSRAMキャッシュメモリ内に設けられ得る。有効ビットは、単一のSRAMビットセルからなり得る。複数の有効ビットが、SRAMキャッシュメモリの1列にわたって設けられてよく、各有効ビットはSRAMキャッシュメモリ内の1行に対応する。有効ビットの値または状態は、タグが有効であることを示すために論理ハイ(「1」)に、およびタグが無効であることを示すために論理ロー(「0」)に設定されてよく、その逆に設定されてもよい。データアレイ内の無効なデータがメモリアクセス要求を実行するために使用されるのを防ぐために、メモリアクセス要求のメモリアドレスに対応する有効ビットがタグアレイ内で無効であるとき、キャッシュミスがSRAMキャッシュメモリによって生成される。

SRAMキャッシュメモリを含むデバイスの動作中に、SRAMキャッシュメモリ内の有効ビットは、論理1(「1」)または論理0(「0」)のいずれかのランダムな未知状態(すなわち、未知の充電レベル)にパワーアップする。有効ビットはランダムな未知状態にパワーアップするので、SRAMキャッシュメモリのタグアレイ内の有効ビットのすべてを無効な状態にセットまたはリセットするために、無効化動作(invalidate operation)を実施することが望ましいことがある。このようにして、SRAMキャッシュメモリが、有効なデータで満たされる前にアクセスされた場合、無効な状態にセットされている有効ビットは、キャッシュミスを発生させることになる。

SRAMキャッシュメモリの有効ビットを無効化する1つの方法は、各有効ビットの状態を個別に無効な状態にリセットすることを伴う。しかしながら、有効ビットの各々の有効性の状態を個別にリセットするこの方法は、時間がかかる。SRAMキャッシュメモリ内の1列すべての有効ビットの有効な状態を単一のリセット動作でリセットする別の方法は、有効ビットを特定のSRAMビットセルとして設けることを伴う。特定のSRAMビットセルは、1つまたは複数の追加のトランジスタを含む。特定のSRAMビットセル内の追加のトランジスタの各々は、電圧レールノードおよび/または接地レールノードに結合される。したがって、1列すべての特定のSRAMビットセルは、特定のSRAMビットセルの値を無効な状態に強制するために、特定のSRAMビットセルの各々に対する追加のトランジスタのすべてを電圧レールノードおよび/または接地レールノードに結合されるように活性化することによって、単一のリセット動作でリセットされ得る。しかしながら、有効ビットに対して追加のトランジスタを設けることは、SRAMキャッシュメモリ密度を増加させる。無効化動作のための追加のトランジスタを有する特定のSRAMビットセルは、SRAMの形状がより小さいので、より複雑な製造工程を必要とする。

SRAMキャッシュメモリ内の有効ビットに対して単一のリセット動作を提供する能力を維持しながら、特定のSRAMビットセルを設ける必要性を回避するための1つの方法は、増加された駆動強度を有するリセット回路を設けることである。このリセット回路は、1列のSRAMビットセルなど、複数のSRAMビットセルに対する1本のビットラインを駆動する有効性ビットラインドライバであってよい。増加された駆動強度は、有効性ビットラインドライバが、SRAMキャッシュメモリ内の1列すべての有効ビットの負荷を無効な状態に単一のリセット動作で強制することができるように、追加の電流容量を供給する。しかしながら、有効性ビットラインドライバに追加の駆動強度を供給することは、SRAMキャッシュメモリ内の有効性ビットラインドライバのサイズを増加させ、したがってメモリのサイズを増加させることがある。

いずれもSRAMキャッシュメモリ密度を増加させる、特定のSRAMビットセルまたは増加された駆動強度の有効性ビットラインドライバを設ける必要なく、SRAMキャッシュメモリ内の複数の有効ビットをリセットする単一のリセット動作の能力を提供することが望ましい。

発明を実施するための形態において開示される実施形態は、スタティックランダムアクセスメモリ(SRAM)リセット動作中にSRAMビットセルをバイアスする電圧または電流のための回路を含む。関連するシステムおよび方法も開示される。非限定的な例として、SRAMビットセルは、中央処理装置(CPU)システム内に設けられたSRAMキャッシュメモリ内に含まれる。各SRAMビットセルの状態を個別にリセットする、より多くの時間がかかる方法とは対照的に、複数のSRAMビットセルを所望の状態に単一のリセット動作でリセットすることが望ましい。たとえば、キャッシュメモリ内の有効ビットとして使用される複数のSRAMビットセルを効率的に単一のリセット動作で無効化するために、リセット無効化動作を実施することが望ましい。

この点について、本明細書で開示する実施形態では、複数のSRAMビットセルを単一のリセット動作でリセットするために、バイアス回路が設けられ、複数のSRAMビットセルに結合される。バイアス回路は、単一のリセット動作中、SRAMビットセルに供給される電力がSRAMビットセルの動作電力レベルより低い減衰電力レベル(collapsed power level)に減衰された後に、電圧または電流のバイアスを複数のSRAMビットセルの各々に印加するように構成される。SRAMビットセルへの電力を減衰させることは、SRAMビットセル内の電圧を減衰させ、書込み動作がより容易に発生することを可能にする。SRAMビットセルへの電力が動作電力レベルに復元されるときに、電圧または電流のバイアスがバイアス回路によってSRAMビットセルに印加され、それによってSRAMビットセルが所望の状態に強制される。SRAMビットセルに供給される電力を減衰させることは、さもなければ、SRAMビットセルに供給される電力が減衰されず、動作電力がSRAMビットセルに供給されるときにバイアス回路がSRAMビットセル内に蓄積された電圧に打ち勝たねばならない場合に必要な駆動強度より少ない駆動強度で、バイアス回路が複数のSRAMビットセル内の状態を強制することを可能にする。このようにして、複数のSRAMビットセルは、SRAMビットセルの状態をリセットするように構成されたリセット回路の駆動強度を増加する必要なく、単一のリセット動作でリセットされ得る。増加された駆動強度をもってしても、必ずしも、SRAMビットセルを所望の状態に正確にリセットするのに十分であるとは限らないことがある。さらに、本明細書で提供するバイアス回路はまた、複数のSRAMビットセルのリセットを単一のリセット動作で可能にするために、特定のSRAMビットセルを設ける必要性を回避することができ、特定のSRAMビットセルの各々は、SRAMビットセルを所望の状態に強制することができる1つまたは複数の追加のトランジスタを含む。

この点について、一実施形態では、SRAM内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路が設けられる。データエントリ有効回路は、電力減衰回路を備える。電力減衰回路は、リセット入力を受信することに応答して、電源によってSRAM内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、動作電力レベルより低い減衰電力レベルに減衰させるように構成される。データエントリ有効回路は、バイアス回路をさらに備える。バイアス回路は、リセット入力を受信することに応答して、電圧または電流のバイアスを複数のSRAMビットセルに印加するように構成される。電力減衰回路は、複数のSRAMビットセルを所望の状態にリセットさせるために、電圧または電流のバイアスがバイアス回路によって複数のSRAMビットセルに印加されながら、電源によって複数のSRAMビットセルに供給される電力を、減衰電力レベルから動作電力レベルに復元させるようにさらに構成される。このようにして、複数のSRAMビットセルは、SRAMビットセルの状態をリセットするように構成されたリセット回路の駆動強度を増加する必要なく、単一のリセット動作でリセットされ得る。さらに、本明細書で提供するバイアス回路はまた、複数のSRAMビットセルのリセットを単一のリセット動作で可能にするために、特定のSRAMビットセルを設ける必要性を回避することができ、特定のSRAMビットセルの各々は、SRAMビットセルを所望の状態にリセットするように強制することができる1つまたは複数の追加のトランジスタを含む。

別の実施形態では、SRAM内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路が設けられる。データエントリ有効回路は、リセット入力を受信することに応答して、電源手段によってSRAM手段内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、動作電力レベルより低い減衰電力レベルに減衰させるための減衰手段を備える電力減衰回路手段を備える。データエントリ有効回路は、リセット入力を受信することに応答して、電圧または電流のバイアスを複数のSRAMビットセルに印加するためのバイアス回路手段をさらに備える。電力減衰回路手段は、複数のSRAMビットセルを所望の状態にリセットさせるために、電圧または電流のバイアスがバイアス回路手段によって複数のSRAMビットセルに印加されながら、電源手段によって複数のSRAMビットセルに供給される電力を、減衰電力レベルから動作電力レベルに復元させるための復元手段をさらに備える。

別の実施形態では、SRAM内の複数のSRAMビットセルを所望の状態にリセットする方法が提供される。方法は、複数のSRAMビットセルの各々をリセットするためのリセット入力を受信するステップを含む。方法は、リセット入力を受信することに応答して、電源によってSRAM内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、動作電力レベルより低い減衰電力レベルに減衰させるステップをさらに含む。方法は、リセット入力を受信することに応答して、電圧または電流のバイアスを複数のSRAMビットセルに印加するステップをさらに含む。方法はまた、複数のSRAMビットセルを所望の状態にリセットさせるために、電圧または電流のバイアスが複数のSRAMビットセルに印加されながら、電源によって複数のSRAMビットセルに供給される電力を、減衰電力レベルから動作電力レベルに復元させるステップを含む。

別の実施形態では、インデックス値をタグアレイ内に記憶するためのSRAMが提供される。SRAMは、SRAM内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路を備える。データエントリ有効回路は、電力減衰回路を備える。電力減衰回路は、リセット入力を受信することに応答して、電源によってSRAM内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、動作電力レベルより低い減衰電力レベルに減衰させるように構成される。データエントリ有効回路は、バイアス回路をさらに備える。バイアス回路は、リセット入力を受信することに応答して、電圧または電流のバイアスを複数のSRAMビットセルに印加するように構成される。電力減衰回路は、複数のSRAMビットセルを所望の状態にリセットさせるために、電圧または電流のバイアスがバイアス回路によって複数のSRAMビットセルに印加されながら、電源によって複数のSRAMビットセルに供給される電力を、減衰電力レベルから動作電力レベルに復元させるようにさらに構成される。SRAMは、インデックス値を記憶するために、複数のSRAMタグアレイの行からなるタグアレイをさらに備える。複数のSRAMタグアレイの行のうちのSRAMタグアレイの行の各々は、複数のSRAMタグアレイビットセルを備える。SRAMは、データエントリ有効回路内の複数のSRAMビットセルの各SRAMビットセルに結合された複数のワード線からなるワード線デコーダをさらに備え、ワード線デコーダは、複数のSRAMビットセルへのアクセスを制御するように構成される。

データエントリ有効回路内の複数のスタティックランダムアクセスメモリ(SRAM)ビットセルの状態を単一のリセット動作でリセットするためのSRAMリセット動作中に、電圧または電流のバイアスをデータエントリ有効回路内の複数のSRAMビットセルに印加するように構成されたデータエントリ有効回路を備える例示的なSRAMのブロック図である。 SRAMビットセルの列の状態を単一のリセット動作でリセットするためのSRAMリセット動作中に、SRAMビットセルの列がバイアス回路によって印加される電圧または電流のバイアスを受けるように構成される、図1のデータエントリ有効回路内の6-トランジスタ(6T)SRAMビットセルの列である。データエントリ有効回路内の複数のSRAMビットセルに対して図1のデータエントリ有効回路によって実施される例示的なSRAMリセット動作のタイミング図である。複数のSRAMビットセルの状態を単一のリセット動作でリセットするためのSRAMリセット動作中に、有効性ビットラインドライバが電圧または電流のバイアスをデータエントリ有効回路内の複数のSRAMビットセルに印加するように構成されたバイアス回路を含む、図1のSRAM内に設けられ得る例示的なデータエントリ有効回路のブロック図である。データエントリ有効回路内の複数のSRAMビットセルに対して図3のデータエントリ有効回路によって実施される例示的なSRAMリセット動作のタイミング図である。電力減衰回路が、SRAMビットセルの状態をリセットするために電圧または電流のバイアスを複数のSRAMビットセルに印加するための単一のリセット動作中に、電力を複数のSRAMビットセルに供給する2つの独立した電源からの電力を減衰させ、SRAMビットセルの1つの内部ノードに対する電力の復元を選択的に遅延させるように構成される、バイアス回路として設けられた電力減衰回路を備える図1のデータエントリ有効回路の別の例示的な実施形態のブロック図である。データエントリ有効回路内の複数のSRAMビットセルに対して図6のデータエントリ有効回路によって実施される例示的なSRAMリセット動作のタイミング図である。複数のSRAMビットセルの状態をリセットするための単一のリセット動作中に、電圧または電流のバイアスをデータエントリ有効回路内の複数のSRAMビットセルに印加するための非限定的な例として、図1、図2、図3、および図5の例示的なデータエントリ有効回路を含み得る例示的なプロセッサベースシステムのブロック図である。

ここで図面を参照して、本開示のいくつかの例示的な実施形態を説明する。「例示的」という用語は、本明細書において、「実施例、例または実例として役立つこと」を意味するように使用される。「例示的」なものとして本明細書において説明されるどの実施形態も、他の実施形態と比較して好ましい、または有利であると必ずしも解釈する必要はない。

発明を実施するための形態において開示される実施形態は、スタティックランダムアクセスメモリ(SRAM)リセット動作中にSRAMビットセルをバイアスする電圧または電流のための回路を含む。関連するシステムおよび方法も開示される。非限定的な例として、SRAMビットセルは、中央処理装置(CPU)システム内に設けられたSRAMキャッシュメモリに含まれる。各SRAMビットセルの状態を個別にリセットする、より多くの時間がかかる方法とは対照的に、複数のSRAMビットセルを所望の状態に単一のリセット動作でリセットすることが望ましい。たとえば、キャッシュメモリ内の有効ビットとして使用される複数のSRAMビットセルを効率的に単一のリセット動作で無効化するために、リセット無効化動作を実施することが望ましい。

この点について、本明細書で開示する実施形態では、複数のSRAMビットセルを単一のリセット動作でリセットするために、バイアス回路が設けられ、複数のSRAMビットセルに結合される。バイアス回路は、単一のリセット動作中、SRAMビットセルに供給される電力がSRAMビットセルの動作電力レベルより低い減衰電力レベルに減衰された後に、電圧または電流のバイアスを複数のSRAMビットセルの各々に印加するように構成される。SRAMビットセルへの電力を減衰させることは、SRAMビットセル内の電圧を減衰させ、書込み動作がより容易に発生することを可能にする。SRAMビットセルへの電力が動作電力レベルに復元されるときに、電圧または電流のバイアスがバイアス回路によってSRAMビットセルに印加され、それによってSRAMビットセルを所望の状態に強制する。SRAMビットセルに供給される電力を減衰させることは、さもなければ、SRAMビットセルに供給される電力が減衰されず、動作電力がSRAMビットセルに供給されるときにバイアス回路がSRAMビットセル内に蓄積された電圧に打ち勝たねばならない場合に必要な駆動強度より少ない駆動強度で、バイアス回路が複数のSRAMビットセル内の状態を強制することを可能にする。このようにして、複数のSRAMビットセルは、SRAMビットセルの状態をリセットするように構成されたリセット回路の駆動強度を増加する必要なく、単一のリセット動作でリセットされ得る。増加された駆動強度をもってしても、必ずしも、SRAMビットセルを所望の状態に正確にリセットするのに十分であるとは限らないことがある。さらに、本明細書で提供するバイアス回路はまた、複数のSRAMビットセルのリセットを単一のリセット動作で可能にするために、特定のSRAMビットセルを設ける必要性を回避することができ、特定のSRAMビットセルの各々は、SRAMビットセルを所望の状態に強制することができる1つまたは複数の追加のトランジスタを含む。

この点について、図1は、データエントリ有効回路内のSRAMビットセルを単一のリセット動作でバイアスする電圧または電流のための例示的なSRAM10の概略図である。一例として、図1のSRAM10は、中央処理装置(CPU)システムにおけるキャッシュメモリとして使用されてよい。リセット動作中にSRAMビットセルの電圧または電流のバイアスを説明する前に、最初にSRAM10およびその例示的な構成要素を以下に説明する。

図1を参照すると、SRAM10は、この例ではキャッシュメモリ12である。キャッシュメモリ12は、SRAMタグアレイ14(本明細書では「タグアレイ」とも称する)およびデータアレイ(図示せず)からなる。タグアレイ14は、複数のデータエントリ18(0)〜18(N)を記憶するための複数のSRAMビットセルの行16(0)〜16(N)からなる。複数のSRAMビットセルの行16(0)〜16(N)内に記憶される複数のデータエントリ18(0)〜18(N)は、別段に、複数のタグビット18(0)〜18(N)と称することがある。複数のSRAMビットセルの行16(0)〜16(N)の各々は、複数のSRAMタグアレイビットセル19からなる。複数のタグビット18(0)〜18(N)は、キャッシュメモリ12内に関連するデータビットを有する。タグアレイ14はさらに、対応する複数のSRAMビットセルの行16(0)〜16(N)内に記憶されている複数のタグビット18(0)〜18(N)の各々のタグビットが有効であるかまたは無効であるかを示す有効性状態を記憶するためのデータエントリ有効回路20からなる。一例として、単独のタグビット18(0)は、タグビット18(0)に対応するキャッシュメモリ12のデータアレイ内に記憶されているデータが有効である場合に有効である。キャッシュメモリ12のデータアレイ内に記憶されているデータは、そのデータが、より高いレベルのメモリ(図示せず)内のメモリアクセス要求のメモリアドレスにおいて記憶されているデータと整合されるようにデータが更新されている場合に有効である。

引き続き図1を参照すると、データエントリ有効回路20は、タグアレイ14の有効性SRAMビットセルの列24内に設けられた複数の有効性ビット22(0)〜22(N)からなる。有効性ビット22(0)〜22(N)は、SRAMビットセルである。この例におけるデータエントリ有効回路20の有効性ビット22(0)〜22(N)の各々は、それぞれのタグビット18(0)〜18(N)に対応するSRAMビットセルの行16(0)〜16(N)の各々の行の有効性状態に対応する。有効性ビット22(0)〜22(N)の各々は、単一のSRAMビットセルであり得る。したがって、有効性SRAMビットセルの列24は、複数のタグビット18(0)〜18(N)の各々の有効性状態を記憶するための複数のSRAMビット26(0)〜26(N)からなることになる。データエントリ有効回路20内の有効性ビット22(0)〜22(N)の状態は、タグアレイ14内に記憶されている複数のタグビット18(0)〜18(N)の有効性を表す2つの安定状態(たとえば、論理ハイ「1」または論理ロー「0」)のうちの1つであり得る。

引き続き図1を参照すると、電源(図示せず)からSRAMビットセル26(0)〜26(N)に供給される電力28でキャッシュメモリ12をパワーアップするとき、有効性ビット22(0)〜22(N)内に蓄積された電圧レベルは予測不可能であり、結果的に有効性ビット22(0)〜22(N)内にランダムな有効性状態がもたらされる。パワーアップ時にランダムな有効性状態が有効性ビット22(0)〜22(N)に記憶されるので、データエントリ有効回路20内の有効性ビット22(0)〜22(N)の現在の状態は、パワーアップ時にリセットまたは無効化されることが望ましい。このようにして、データエントリが有効なデータを含む前に、タグビット18(0)〜18(N)のいずれかに対応するキャッシュメモリ12内のデータエントリがアクセスされる場合、有効性ビット22(0)〜22(N)は、無効な状態にリセットされており、キャッシュミスを発生させることになる。無効なデータエントリは、キャッシュミスの結果としてアクセスされないことになる。有効性ビット22(0)〜22(N)の状態は、一例として、有効性ビット22(0)〜22(N)内に含まれるSRAMビットセル26(0)〜26(N)の値を論理ロー「0」にセットすることによってリセットされ得る。

引き続き図1を参照すると、SRAMビットセル26(0)〜26(N)の状態をリセットするために、電圧または電流のバイアス30が、バイアス回路32によって有効性SRAMビットセルの列24内のSRAMビットセル26(0)〜26(N)に印加される。電圧または電流のバイアス30が印加され、SRAMビットセル26(0)〜26(N)内に現在蓄積されている任意の既存の電荷または電圧のレベルに打ち勝つのに十分な駆動強度(すなわち、電流容量)を供給する。加えて、有効性SRAMビットセルの列24内の全部または少なくとも複数のSRAMビットセル26(0)〜26(N)を、単一のリセット動作でリセットすることが望ましい。したがって、バイアス回路32が、すべてのSRAMビットセル26(0)〜26(N)の状態を単一のリセット動作でリセットできるように、バイアス回路32は、SRAMビットセル26(0)〜26(N)のすべてをリセットするのに十分な駆動強度を供給しなければならない。

引き続き図1を参照すると、SRAMビットセル26(0)〜26(N)を備える有効性SRAMビットセルの列24の追加の詳細が、図2に提供される。図2を参照すると、SRAMビットセル26(0)〜26(N)の値は、SRAMビットセル26(0)〜26(N)内の1ビットの情報34を記憶することまたは書込むことによってリセットされ得る。1ビットの情報34は、一例として、第1の記憶ノードDATAおよび第2の記憶ノードDATANに蓄積された電圧充電レベルによって表される。第1の記憶ノードDATAおよび第2の記憶ノードDATANは、SRAMビットセル26(0)〜26(N)内に設けられた2つの交差結合インバータ36、38によって形成される。SRAMビットセル26(0)〜26(N)が1ビットの情報34を読取り、書込む方式のため、2つの交差結合インバータ36、38は、互いに相補う。SRAMビットセル26(0)〜26(N)に供給される電力28を減衰電力レベル28Cに減衰させることは、SRAMビットセル26(0)〜26(N)内の2つの交差結合インバータ36、38内に蓄積される電圧充電レベルの減衰を引き起こす。リセット動作を単一のサイクルで実施するために、SRAMビットセル26(0)〜26(N)内の2つの交差結合インバータ36、38内に蓄積される電圧充電レベルが減衰される。電圧または電流のバイアス30は、さもなければ、SRAMビットセル26(0)〜26(N)に供給される電力28が、動作電力レベルから減衰電力レベル28Cに減衰されない場合に必要な駆動強度より少ない駆動強度で、バイアス回路32によって印加され得る。バイアス回路32がないと、増加された駆動強度を有する特定のSRAMビットセルまたは有効性ビットラインドライバのいずれかが必要であり、それらの各々は、SRAMキャッシュメモリ密度を増加させる。

引き続き図2を参照すると、電圧または電流のバイアス30は、異なる技法を使用してバイアス回路32によってSRAMビットセル26(0)〜26(N)に印加され得る。図4において以下でより詳細に説明する第1の実施形態では、バイアス回路32は、電圧または電流のバイアス30をビットライン40と相補ビットライン(bitline complement)42とに印加する。この第1の実施形態では、図2の第1のアクセストランジスタ44および第2のアクセストランジスタ46は、リセット動作中、SRAMビットセル26(0)〜26(N)へのアクセスを、読取り動作または書込み動作と同様に制御するために設けられる。SRAMビットセル26(0)〜26(N)へのアクセスは、2つのアクセストランジスタ44、46の活性化によって可能にされる。2つのアクセストランジスタ44、46の活性化は、ビットライン40と相補ビットライン42が2つの交差結合インバータ36、38に結合されることを引き起こす。2つのアクセストランジスタ44、46の活性化は、図1のキャッシュメモリ12によってワード線50(0)〜50(N)上にアサートされるワード線信号48(0)〜48(N)によって可能にされる。バイアス回路32によってビットライン40と相補ビットライン42とに印加され、1ビットの情報34を表す電圧または電流のバイアス30は、リセットされるべきSRAMビットセル26(0)〜26(N)の各々の中の2つの交差結合インバータ36、38内に記憶されるかまたは書込まれることになる。このようにして、SRAMビットセル26(0)〜26(N)は、アサートされたワード線50(0)〜50(N)に基づいて、有効性SRAMビットセルの列24内で単一のリセット動作でリセットされ得る。図6においてより詳細に説明する第2の実施形態では、バイアス回路32は、電圧または電流のバイアス30を第1の電力減衰出力52および第2の電力減衰出力54を介して印加する。第1の電力減衰出力52および第2の電力減衰出力54は、それぞれ、2つの交差結合インバータ36、38のうちの一方に結合される。第1の電力減衰出力52および第2の電力減衰出力54を介して印加される電圧または電流のバイアス30は、2つの交差結合インバータ36、38にわたって差動電圧を発生させる。2つの交差結合インバータ36、38にわたる差動電圧は、SRAMビットセル26(0)〜26(N)を所望の状態にリセットさせる。例示的な両実施形態におけるSRAMビットセル26(0)〜26(N)は、標準的な6-T SRAMビットセルとして提供され得る。

引き続き図1を参照すると、データエントリ有効回路20はさらに、リセット動作中に、動作電力レベルにおいてSRAMビットセル26(0)〜26(N)に供給される電力28を減衰させるための電力減衰回路56からなる。電力減衰回路56は、データエントリ有効回路の電源入力58において供給される電力28を受けるように構成される。電力減衰回路56に供給される電力28は、キャッシュメモリ12に対する動作電力レベルにおいて供給される。動作電力レベルは、キャッシュメモリ12内のSRAMビットセル26(0)〜26(N)が、データを持続的に記憶することができることによって、通常の読取り動作または書込み動作において正常に機能するために必要な最小電圧レベルである。電力減衰回路56は、電力28の電力レベルを、SRAMビットセル26(0)〜26(N)を動作状態に保持するために必要な動作電力レベルより低い、減衰電力レベル28Cと称する低減された電力レベルに減衰させるようにさらに構成される。電力減衰回路56はまた、動作電力レベルにおける電力28をSRAMビットセル26(0)〜26(N)に供給するように構成される。データエントリ有効回路20は、リセット信号入力62上でリセット信号60を受信する。電力減衰回路56はまた、データエントリ有効回路のリセット入力64においてリセット信号60を受信するように構成される。リセット信号60を受信することに応答して、電力減衰回路56は、電力28の、有効性ビット22(0)〜22(N)に供給される減衰電力レベル28Cへの減衰を開始する。電力減衰回路56は、電力28を、データエントリ有効回路の電源入力58において電力28によって供給される動作電力レベルより低い減衰電力レベル28Cに減衰させる。電力28が動作電力レベルより低い減衰電力レベル28Cに減衰された状態で、バイアス回路32は、電圧または電流のバイアス30をSRAMビットセル26(0)〜26(N)に印加するように構成される。電力28が動作電力レベルより低い減衰電力レベル28Cに減衰されながら、バイアス回路32によって電圧または電流のバイアス30を印加することは、SRAMビットセル26(0)〜26(N)内の電圧充電が、印加された電圧または電流のバイアス30に対応する状態に向けてバイアスされることを引き起こす。バイアス回路32によって印加された電圧または電流のバイアス30は、SRAMビットセル26(0)〜26(N)の状態が所望の状態にリセットされることを引き起こす。

引き続き図1を参照すると、電力減衰回路56は、複数のSRAMビットセル26(0)〜26(N)に供給された減衰電力レベル28Cからの電力28を、減衰電力レベル28Cから動作電力レベルに復元させるようにさらに構成される。減衰電力レベル28Cは、電圧または電流のバイアス30がバイアス回路32によって複数のSRAMビットセル26(0)〜26(N)に印加されながら、動作電力レベルに復元される。差動電圧がSRAMビットセル26(0)〜26(N)にわたって印加される状態で、減衰電力レベル28Cを動作電力レベルに復元させることが、複数のSRAMビットセル26(0)〜26(N)に、現在の電圧充電レベルを所望の状態に保持させる。所望の状態に対応する現在の電圧充電レベルは、SRAMビットセル26(0)〜26(N)に印加された、所望の状態における電圧または電流のバイアス30に起因する。減衰電力レベル28Cが動作電力レベルに復元された後、電圧または電流のバイアス30は、もはや印加されない。

引き続き図1を参照すると、代替実施形態では、バイアス回路32は、有効性ビットラインドライバ66内ではなく電力減衰回路56内に設けられてよい。この代替実施形態は、図6においてより詳細に説明される。バイアス回路32は、電力減衰回路56内に設けられてよく、電圧または電流のバイアス30は、バイアス回路32によって、2つの交差結合インバータ36、38を通してSRAMビットセル26(0)〜26(N)の内部ノードに、第1の電力減衰出力52および随意に第2の電力減衰出力54を介して印加される。動作電力レベルにおいて第1の電力減衰出力52および第2の電力減衰出力54に供給される電力28は、2つの交差結合インバータ36、38に対して減衰電力レベル28Cに同時に減衰される。電力28は、最初に第1の電力減衰出力52上で動作電力レベルに復元される。次いで、いくらかの遅延の後、電力28は、第2の電力減衰出力54上で動作電力レベルに復元され、それによってSRAMビットセル26(0)〜26(N)の内部記憶ノード上に所望の値が強制される。このようにして、それらの各々がSRAMキャッシュメモリ密度を増加させる、増加された駆動強度を有する特定のSRAMビットセルまたは有効性ビットラインドライバを設けることを必要とせずに、SRAMビットセル26(0)〜26(N)が設けられ得る。

図3は、図1のデータエントリ有効回路20内の有効性ビット22(0)〜22(N)上に実施される例示的なSRAMリセット動作のタイミング図である。実施される例示的なSRAMリセット動作は、所望するとおりに有効性ビット22(0)〜22(N)をリセットするために、バイアス回路32によって印加される電圧または電流のバイアス30を使用する単一のリセット動作である。キャッシュメモリ12を最初にパワーアップするとき、データエントリ有効回路20の複数の有効性ビット22(0)〜22(N)の各々は、論理1(「1」)または論理ゼロ(「0」)のいずれかのランダムなまたは未知の状態を含み、ここで、論理ゼロ(「0」)は無効な状態を表すことができる。リセット信号60は、有効性ビット22(0)〜22(N)として設けられたSRAMビットセル26(0)〜26(N)の単一のリセット動作でのリセットをトリガするために、データエントリ有効回路20によって使用される。リセット信号60をアサートすることは、データエントリ有効回路20内の電力減衰回路56に、電力28を動作電力レベルより低い減衰電力レベル28Cに減衰させる。電力28の減衰が減衰電力レベル28Cに至った状態で、バイアス回路32は、データエントリ有効回路20内のSRAMビットセル26(0)〜26(N)の状態をリセットするために、電圧または電流のバイアス30をSRAMビットセル26(0)〜26(N)に印加する。

引き続き図3を参照すると、電圧または電流のバイアス30が、バイアス回路32によってデータエントリ有効回路20内のSRAMビットセル26(0)〜26(N)に印加されながら、電力28は、電力減衰回路56によって減衰電力レベル28Cから動作電力レベルに復元される。SRAMビットセル26(0)〜26(N)への電力28が減衰電力レベル28Cから動作電力レベルに復元された後、電圧または電流のバイアス30は、バイアス回路32によってディアサートされる。このようにして、リセット信号60は、データエントリ有効回路20内に有効性ビット22(0)〜22(N)として設けられたSRAMビットセル26(0)〜26(N)の状態を論理ゼロ(「0」)、または無効な状態に、単一のリセット動作でリセットするためにバイアス回路32をトリガする。

上記で説明したように、電圧または電流のバイアス30は、いくつかの異なる方法を使用して、SRAMビットセル26(0)〜26(N)の状態をリセットするためにバイアス回路32によって印加されてよい。一例として、電圧または電流のバイアス30をSRAMビットセル26(0)〜26(N)に印加する1つの方法は、有効性ビットラインドライバ66内にバイアス回路32を設けることによるものであり、バイアス回路32は、SRAMビットセル26(0)〜26(N)に対して定められた(turned on)ワード線50(0)〜50(N)に相当する所望の状態にSRAMビットセル26(0)〜26(N)をバイアスするために、電圧または電流のバイアス30をビットライン40および相補ビットライン42に印加する。

この点について、図4は、データエントリ有効回路20(1)の例示的な一実施形態を示し、バイアス回路32(1)は、有効性ビットラインドライバ66内に設けられる。図4は、図1で前に説明した共通の要素を示す。以下で説明するデータエントリ有効回路20(1)は、電圧または電流のバイアス30がいかにして印加されるかに関してさらに詳細に説明される。データエントリ有効回路20(1)は、データエントリ有効回路20(1)内に有効性ビット22(0)〜22(N)として設けられたSRAMビットセル26(0)〜26(N)の状態を単一のリセット動作でリセットするように構成される。データエントリ有効回路20(1)は、電圧または電流のバイアス30(1)をビットライン40および相補ビットライン42に印加する有効性ビットラインドライバ66を備える。有効性ビットラインドライバ66は、電圧または電流のバイアス30(1)をビットライン40および相補ビットライン42上にセットする(place)バイアス回路32(1)を備える。有効性ビットラインドライバ66は、複数のSRAMビットセル26(0)〜26(N)の各々に結合されたビットライン40および相補ビットライン42からなる。電圧または電流のバイアス30(1)は、SRAMビットセル26(0)〜26(N)を望みどおりにリセットするために、ビットライン40および相補ビットライン42に印加される。この例では、電圧または電流のバイアス30(1)は、ビットライン40および相補ビットライン42を介してSRAMビットセル26(0)〜26(N)に印加されるので、SRAMビットセル26(0)〜26(N)は、SRAMビットセル26(0)〜26(N)内の値を図1のSRAMビットセルの行16(0)〜16(N)内に記憶するかまたは書込むのと同じ方式でリセットされ得る。有効性ビットラインドライバ66は、標準的な6-T SRAMビットセルに対する標準的なビットラインドライバと同様であることにも留意されたい。有効性ビットラインドライバ66は、6-T SRAMビットセルに対する標準的なビットラインドライバと同様であるが、有効性ビットラインドライバ66は、リセット動作中に電圧または電流のバイアス30(1)を印加することをトリガするためにリセット信号60を受信するように構成される。

引き続き図4を参照すると、データエントリ有効回路20(1)は、上記で説明したように、図1のデータエントリ有効回路20と一致した方式で機能する。データエントリ有効回路20(1)は、電力28を、第1の電力減衰出力52上で減衰電力レベル28Cに減衰させるための電力減衰回路56(1)からなる。しかしながら、この例示的な実施形態では、第2の電力減衰出力54は使用されない。電力減衰回路56(1)は、第1の電力減衰出力52上でSRAMビットセル26(0)〜26(N)に供給される減衰電力レベル28Cへの電力28の減衰をトリガするために受信されたリセット信号60を使用する。SRAMビットセル26(0)〜26(N)への電力28が減衰電力レベル28Cに減衰された状態で、電圧または電流のバイアス30(1)は、第1のバイアス回路スイッチ68および第2のバイアス回路スイッチ70をバイアスすることによってビットライン40および相補ビットライン42に印加される。所望のデータ状態入力74上で受信された所望のデータ状態72は、SRAMビットセル26(0)〜26(N)を論理ロー(「0」)または論理ハイ(「1」)のいずれかに書込むために使用され得る。

引き続き図4を参照すると、リセット信号60は、バイアス回路32(1)によって所定の電圧または電流のバイアス30(1)を印加することをトリガするために、バイアス回路32(1)によって第1のバイアス回路スイッチ68および第2のバイアス回路スイッチ70において受信される。電圧または電流のバイアス30(1)は、所定の状態をSRAMビットセル26(0)〜26(N)に印加するために、論理ロー(「0」)または論理ハイ(「1」)のいずれかにハードコードされてよい。この非限定的な例では、第1のバイアス回路スイッチ68はリセット信号60を受信し、リセット信号60がリセット信号入力62上にアサートされている間にビットラインノード76を電圧レールノード78と結合させる。これは、論理1(「1」)をビットライン40に印加することになる。第2のバイアス回路スイッチ70もまた、リセット信号入力62において受信されたリセット信号60を使用する。しかしながら、第2のバイアス回路スイッチ70は、リセット信号60がリセット信号入力62においてアサートされている間に相補ビットラインノード80を接地レールノード82と結合させる。これは、論理ゼロ(「0」)を相補ビットライン42に印加することになる。このようにして、SRAMビットセル26(0)〜26(N)の各々の状態は、論理1(「1」)にセットされる。ワード線50(0)〜50(N)は、リセット信号60を受信することに基づいて、データエントリ有効回路20(1)内のSRAMビットセル26(0)〜26(N)の全部または一部のみへのアクセスを可能にする。ワード線デコーダ90は、受信された有効性ビットアドレス92を復号し、受信された有効性ビットアドレス92を対応するワード線50(0)〜50(N)にマッピングする。ワード線デコーダ90によって受信された有効性ビットアドレス92は、所望の状態にリセットするために、SRAMビットセル26(0)〜26(N)の全範囲または一範囲のみを指定することができる。

引き続き図4を参照すると、SRAMビットセル26(0)〜26(N)は、論理ゼロ(「0」)または論理1(「1」)のいずれかの、設定可能な状態にセットされ得る。SRAMビットセル26(0)〜26(N)の状態は、受信された所望のデータ状態72に基づいて設定可能である。ビットラインバイアス回路84は、システムクロック86の立上りエッジと同時に、ビットラインノード76を、所望のデータ状態72の状態が低であるときに接地レールノード82に結合し、所望のデータ状態72の状態が高であるときに電圧レールノード78に結合する。さらに、相補ビットラインバイアス回路88は、システムクロック86の立上りエッジと同時に、相補ビットラインノード80を、所望のデータ状態72の状態が低であるときに電圧レールノード78に結合し、所望のデータ状態72の状態が高であるときに接地レールノード82に結合する。したがって、ビットライン40は所望のデータ状態72と同様の状態にセットされ、相補ビットライン42は所望のデータ状態72と反対の状態にセットされ、有効性ビット22(0)〜22(N)内のSRAMビットセル26(0)〜26(N)が、システムクロック86の立上りエッジに基づいて、受信された所望のデータ状態72に対応してバイアスされることを引き起こす。ワード線50(0)〜50(N)は、データエントリ有効回路20(1)内のSRAMビットセル26(0)〜26(N)の全部または一部のみへのアクセスを可能にする。ワード線デコーダ90は、受信された有効性ビットアドレス92を復号し、受信された有効性ビットアドレス92を対応するワード線50(0)〜50(N)にマッピングする。ワード線デコーダ90によって受信された有効性ビットアドレス92は、所望の状態にリセットするために、SRAMビットセル26(0)〜26(N)の全範囲または一範囲のみを指定することができる。

引き続き図4を参照すると、電圧または電流のバイアス30(1)がバイアス回路32(1)によって印加されながら、電力減衰回路56(1)は、電力28を減衰電力レベル28Cから元の動作電力レベルに復元させる。電力28を減衰電力レベル28Cから元の動作電力レベルに復元させることは、有効性ビット22(0)〜22(N)の状態を所定の状態にリセットすることになる。電圧または電流のバイアス30(1)が印加されながら、SRAMビットセル26(0)〜26(N)への電力28は減衰電力レベル28Cに減衰されるので、有効性ビットラインドライバ66は、増加された駆動強度なしにSRAMビットセル26(0)〜26(N)をリセットすることができる。SRAMビットセル26(0)〜26(N)への電力28が減衰電力レベル28Cに減衰されるにつれて、SRAMビットセル26(0)〜26(N)に供給される動作電力レベルが減衰されるので、有効性ビットラインドライバ66は、増加された駆動強度を必要としない。このようにして、有効性ビットラインドライバ66を、増加された駆動強度を有するデータエントリ有効回路20(1)のための特定の有効性ビットラインドライバとして設計しないことが望ましい。その結果、有効性ビットラインドライバ66は、図1のキャッシュメモリ12内のタグアレイ14内のSRAMビットセルの行16(0)〜16(N)に対して使用されるビットラインドライバ93と同様であり得る。有効性ビットラインドライバ66はまた、キャッシュメモリ12内のタグアレイ14内のSRAMビットセルの行16(0)〜16(N)に対して使用されるビットラインドライバ93の駆動強度以上の駆動強度を供給することができる。タグアレイ14内の、有効性ビットラインドライバ66と異なる他の場所にビットラインドライバを設計することは、より小さい形状、追加のトランジスタ、またはデータエントリ有効回路20(1)の製造中の固有のプロセス技術を必要とすることがある。したがって、SRAMビットセル26(0)〜26(N)の単一のリセット動作は、特定のSRAMビットセルを作成する必要なしに単一のステップで実施され得る。

図5は、単一のリセット動作中に電圧または電流のバイアス30(1)を有効性ビット22(0)〜22(N)に印加することによる、図3の例示的なデータエントリ有効回路20(1)の電圧または電流のバイアスを示すタイミング図94である。データエントリ有効回路20(1)は、電圧または電流のバイアス30(1)を印加するために、有効性ビットラインドライバ66内に設けられたバイアス回路32(1)を使用するように構成される。タイミング図94は、リセット信号60をリセット信号入力62から受信することを示す。リセット信号60は、データエントリ有効回路20(1)におけるリセット動作を開始する。電力28は、動作レベルにおける一定の電力源を電力減衰回路56(1)に供給する。電力減衰回路56(1)は、電力28を、バイアス回路32(1)によって印加される電圧または電流のバイアス30(1)がデータエントリ有効回路20(1)内のSRAMビットセル26(0)〜26(N)をリセットするのに十分な減衰電力レベル28Cに減衰させる。この例示的な実施形態では、バイアス回路32(1)は、電圧または電流のバイアス30(1)をビットライン40および相補ビットライン42に印加する。SRAMビットセル26(0)〜26(N)への電力28が減衰電力レベル28Cに減衰されながら、バイアス回路32(1)は、電圧または電流のバイアス30(1)を、ビットライン40および相補ビットライン42を介してSRAMビットセル26(0)〜26(N)に印加する。SRAMビットセル26(0)〜26(N)への電力28が減衰され、電圧または電流のバイアス30(1)がバイアス回路32(1)によってビットライン40および相補ビットライン42に印加された状態で、すべてのまたは少数のワード線信号48(0)〜48(N)は、有効性ビットアドレス92に基づいてワード線50(0)〜50(N)上にアサートされる。

引き続き図5を参照すると、SRAMビットセル26(0)〜26(N)に結合されたワード線50(0)〜50(N)をアサートすることによって、データエントリ有効回路20(1)の対応するSRAMビットセル26(0)〜26(N)へのアクセスが可能にされる。電圧または電流のバイアス30(1)は、SRAMビットセル26(0)〜26(N)に供給される、減衰電力レベル28Cに減衰された電力28で印加されるので、データエントリ有効回路20(1)内のSRAMビットセル26(0)〜26(N)の状態は、この例では論理ゼロ(「0」)にリセットされる。SRAMビットセル26(0)〜26(N)の各々の状態は、リセット信号60に基づいてリセットされる。ワード線50(0)〜50(N)はまた、特定のSRAMビットセル26(0)〜26(N)の状態を望みどおりに個別にリセットするように構成され得る。ワード線50(0)〜50(N)、ビットライン40、および相補ビットライン42が駆動された後、電力28は、電力減衰回路56(1)によって減衰電力レベル28Cから動作電力レベルに、減衰電力レベル28Cから復元され、それによってSRAMビットセル26(0)〜26(N)の状態がリセットされる。加えて、ワード線50(0)〜50(N)上のワード線信号48(0)〜48(N)は、キャッシュメモリ12によってディアサートされる。上記で説明したように、図1の電圧または電流のバイアス30は、いくつかの異なる方法を使用して、SRAMビットセル26(0)〜26(N)の状態をリセットするためにバイアス回路32によって印加されてよい。代替実施形態では、図1の電圧または電流のバイアス30は、SRAMビットセル26(0)〜26(N)に供給される電力28を、随意の第2の電力減衰出力54を介して減衰電力レベル28Cに減衰させることによって印加されてよい。SRAMビットセル26(0)〜26(N)への電力28が復元されにつれて、SRAMビットセル26(0)〜26(N)の内部ノードにわたる差動電圧が生成され、したがってSRAMビットセル26(0)〜26(N)は所望の状態にバイアスされる。

この点について、図6は、データエントリ有効回路20(2)内のSRAMビットセル26(0)〜26(N)として設けられた有効性ビット22(0)〜22(N)の状態を、2つの電源を介して電圧または電流のバイアス30(2)を印加することによってリセットするように構成されたデータエントリ有効回路20(2)の例示的な一実施形態を示す。電力28は、SRAMビットセル26(0)〜26(N)への電力28を、2つの電源、第1の電力減衰出力52および第2の電力減衰出力54を介して減衰電力レベル28Cに減衰させるように構成された電力減衰回路56(2)に供給される。この例示的な実施形態では、電圧または電流のバイアス30(2)を印加するためのバイアス回路32(2)は、電力減衰回路56(2)内に設けられる。バイアス回路32(2)は、第1の電力減衰出力52および第2の電力減衰出力54上の減衰電力レベル28Cを順次にまたは交互に復元させることによって、電圧または電流のバイアス30(2)をSRAMビットセル26(0)〜26(N)に印加する。SRAMビットセル26(0)〜26(N)への電力28は、第1の電力減衰出力52上の減衰電力レベル28Cが、第2の電力減衰出力54上の減衰電力レベル28Cより前に動作電力レベルに復元されることを可能にすることによって、順次にまたは交互に復元される。

引き続き図6を参照すると、データエントリ有効回路20(2)は、最初に、リセット信号60をリセット信号入力62上で受信する。リセット信号60は、データエントリ有効回路20(2)に供給される減衰電力レベル28Cを減衰させ復元させるための電力減衰回路56(2)によって受信される。電力減衰回路56(2)は、データエントリ有効回路20(2)に供給される電力28をデータエントリ有効回路の電力入力58において受ける。電力減衰回路56(2)は、さらに、リセット信号60をリセット信号入力62において受信する。リセット信号60は、2つの電源、第1の電力減衰回路96からの第1の電力減衰出力52および第2の電力減衰回路98からの第2の電力減衰出力54において供給される減衰電力レベル28Cへの電力28の減衰をトリガするための電力減衰回路56(2)によって使用される。第2の電力減衰回路98は、バイアス回路32(2)内に設けられる。バイアス回路32(2)はさらに、リセット信号遅延回路100からなる。リセット信号遅延回路100は、第2の電力減衰回路98における減衰電力レベル28Cから動作電力レベルへの電力28の復元を遅延させるために、第2のリセット信号102を生成する。リセット信号遅延回路100からの第2のリセット信号102は、第2の電力減衰回路98に、第2の電力減衰出力54における減衰電力レベル28Cからの電力28の復元を遅延させる。第2の電力減衰出力54における電力28の復元における遅延は、減衰電力レベル28Cの順次のまたは交互の復元を引き起こす。減衰電力レベル28Cの動作電力レベルへの順次のまたは交互の復元は、SRAMビットセル26(0)〜26(N)上に電圧または電流のバイアス30(2)を生成する。SRAMビットセル26(0)〜26(N)に供給された電力28の、減衰電力レベル28Cから動作電力レベルへの交互の復元によって生成される電圧または電流のバイアス30(2)は、SRAMビットセル26(0)〜26(N)にわたる差動電圧を変更する。SRAMビットセル26(0)〜26(N)にわたる差動電圧を変更することは、SRAMビットセル26(0)〜26(N)内に記憶される電圧レベルが所望の状態にリセットされることを引き起こす。同じく、電力28を減衰電力レベル28Cから動作電力レベルに、反転するように復元させることが望ましく、電力減衰回路56(2)は、第2の電力減衰出力54における電力28を、第1の電力減衰出力52における電力28より前に復元させることができる。このようにして、電力レベルを復元させる順序を逆にすることに基づいて、反対の状態が、所望の状態としてSRAMビットセル26(0)〜26(N)内に記憶され得る。

この点について、図7は、電圧または電流のバイアス30(2)を印加するためにバイアス回路32(2)を使用する、図6の例示的なデータエントリ有効回路20(2)のタイミング図104を示す。電圧または電流のバイアス30(2)は、SRAMビットセル26(0)〜26(N)に供給される電力28を、第1の電力減衰出力52および第2の電力減衰出力54に供給される減衰電力レベル28Cから順次にまたは交互に復元させることによって印加される。減衰電力レベル28Cの減衰および順次の復元は、SRAMビットセル26(0)〜26(N)内に記憶されている状態がリセットされることを引き起こす。リセット信号60は、図1のキャッシュメモリ12によって供給される。リセット信号60はまた、第2の電力減衰出力54上の減衰電力レベル28Cの復元に遅延を生じさせるために、バイアス回路32(2)内のリセット信号遅延回路100によって受信される。リセット信号遅延回路100はリセット信号60を遅延させ、第2の電力減衰回路98への出力として供給される第2のリセット信号102を生成する。リセット信号60が第1の電力減衰回路96によって受信され、第2のリセット信号102が第2の電力減衰回路98によって受信されると、第1の電力減衰出力52および第2の電力減衰出力54が、最初に減衰される。SRAMビットセル26(0)〜26(N)の各々に対して第1の電力減衰出力52と第2の電力減衰出力54の両方が減衰することは、有効性ビット22(0)〜22(N)の状態がそれらの現在の状態を失うことを引き起こす。有効性ビット22(0)〜22(N)がそれらの現在の状態を失うのに十分な時間の後、リセット信号60がディアサートされる。リセット信号60のディアサーションはまた、第2のリセット信号102の後続の遅延されたディアサーションを引き起こす。それぞれの信号、リセット信号60および第2のリセット信号102の各々がディアサートされるとき、第2の電力減衰出力54より前に第1の電力減衰出力52において減衰電力レベル28Cが復元することが、SRAMビットセル26(0)〜26(N)にわたる差動電圧を変更する。このようにして、SRAMビットセル26(0)〜26(N)にわたる差動電圧を変更することは、SRAMビットセル26(0)〜26(N)内に記憶される電圧レベルが所望の状態にリセットされることを引き起こす。

この点について、図8は、図1に示す、SRAMリセット動作中にSRAMビットセルをバイアスする電圧または電流のための回路ならびに関連するシステムおよび方法を使用し得るプロセッサベースのシステム106の一例を示す。この例では、プロセッサベースのシステム110は、1つまたは複数のプロセッサ110を各々が含む1つまたは複数のCPU108を含む。CPU108は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ110に結合されたキャッシュメモリ112を有し得る。図1のSRAM10は、キャッシュメモリ112として使用され得る。CPU108は、システムバス114に結合され、プロセッサベースのシステム106中に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU108は、システムバス114を介して、アドレス、制御およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU108は、スレーブデバイスの一例として、メモリコントローラ116にバストランザクション要求を通信することができる。図8には示さないが、複数のシステムバス114を設けてもよく、各システムバス114は異なるファブリックを構成する。

他のマスターデバイスおよびスレーブデバイスをシステムバス114に接続することができる。図8に示すように、これらのデバイスは、例として、メモリシステム118、1つまたは複数の入力デバイス120、1つまたは複数の出力デバイス122、1つまたは複数のネットワークインターフェースデバイス124、ならびに1つまたは複数のディスプレイコントローラ126を含むことができる。入力デバイス120は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含み得る。出力デバイス122は、これに限定されないが、音声、ビデオ、他の視覚インジケータ等を含む、任意のタイプの出力デバイスを備えることができる。ネットワークインターフェースデバイス124は、ネットワーク128へのデータ、およびそこからのデータのやり取りを可能にするように構成される任意のデバイスとすることができる。ネットワーク128は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークであってよい。ネットワークインターフェースデバイス124は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム118は、図1のSRAM10を含むことができる。

CPU108はまた、システムバス114を介してディスプレイコントローラ126にアクセスし、1つまたは複数のディスプレイ130に送られる情報を制御するように構成され得る。ディスプレイコントローラ126は、表示すべき情報をディスプレイ130に適した形式に処理する1つまたは複数のビデオプロセッサ132を介して、情報を、表示されるようにディスプレイ130に送る。ディスプレイ130は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。

本明細書において開示される実施形態に関して説明された、様々な説明的な論理ブロック、モジュール、回路およびアルゴリズムは、電子ハードウェアとして、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理装置によって実行される命令として、または両方の組合せとして実施され得ることを、当業者はさらに理解するであろう。本明細書で説明するマスターデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップ内でも用いられ得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリとすることができ、所望の任意のタイプの情報を記憶するように構成され得る。この互換性を明確に示すために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは全般的に、それらの機能に関して説明されている。そのような機能がどのように実現されるかは、具体的な用途、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明される機能を具体的な用途ごとに種々の方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を生じさせるものと解釈すべきではない。

本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装あるいは実行することができる。プロセッサはマイクロプロセッサとすることができるが、代替形態として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることもできる。プロセッサはまた、処理装置の組合せとして、たとえば、マイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと関連した1つまたは複数のマイクロプロセッサ、または任意の他のそのような構成と、DSPとの組合せとして実施され得る。

本明細書において開示される実施形態は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具体化でき、さらに、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリメモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当分野で知られたコンピュータ可読媒体の任意の他の形態内に常駐できる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読取り、そこに情報を書込みできるようにプロセッサに結合される。代替において、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、ASIC内に存在し得る。ASICは遠隔局に存在し得る。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバの中に個別の構成要素として存在し得る。

本明細書の例示的な実施形態のいずれかで説明した動作ステップは、例および考察を提供するために説明したものであることにも留意されたい。説明した動作は、例示された順序以外の多くの異なる順序で実行されてもよい。さらに、単一の動作ステップで説明した動作は、実際には、いくつかの異なるステップで実行され得る。加えて、例示的な実施形態において論じた1つまたは複数の動作ステップは、組み合わされてもよい。フローチャート図において例示した動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを、理解されたい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。

本開示の前述の説明は、任意の当業者が本開示を作成または使用できるように提供されている。本開示への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨および範囲を逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるものではなく、本明細書で開示される原理および新規の特徴に一致する最大の範囲を与えられるものである。

10 スタティックランダムアクセスメモリ(SRAM)
12 キャッシュメモリ
14 SRAMタグアレイ
16(0) SRAMビットセル
16(N) SRAMビットセル
18(0) タグビット
18(N) タグビット
19 SRAMタグアレイビットセル
20 データエントリ有効回路
20(1) データエントリ有効回路
20(2) データエントリ有効回路
22(0) 有効性ビット
22(N) 有効性ビット
24 有効性SRAMビットセルの列
26(0) SRAMビットセル
26(N) SRAMビットセル
28 電力
28C 減衰電力レベル
30 電圧または電流のバイアス
30(1) 電圧または電流のバイアス
30(2) 電圧または電流のバイアス
32 バイアス回路
32(1) バイアス回路
32(2) バイアス回路
34 1ビットの情報
36 交差結合インバータ
38 交差結合インバータ
40 ビットライン
42 相補ビットライン
44 アクセストランジスタ
46 アクセストランジスタ
48(0) ワード線信号
48(N) ワード線信号
50(0) ワード線
50(N) ワード線
52 第1の電力減衰出力
54 第2の電力減衰出力
56 電力減衰回路
56(1) 電力減衰回路
56(2) 電力減衰回路
58 電源入力
60 リセット信号
62 リセット信号入力
64 電源入力
66 有効性ビットラインドライバ
68 第1のバイアス回路スイッチ
70 第2のバイアス回路スイッチ
72 所望のデータ状態
74 所望のデータ状態入力
76 ビットラインノード
78 電圧レールノード
80 相補ビットラインノード
82 接地レールノード
84 ビットラインバイアス回路
86 システムクロック
88 相補ビットラインバイアス回路
90 ワード線デコーダ
92 有効性ビットアドレス
93 ビットラインドライバ
94 タイミング図
96 第1の電力減衰回路
98 第2の電力減衰回路
100 リセット信号遅延回路
102 第2のリセット信号
104 タイミング図
106 プロセッサベースのシステム
108 中央処理装置(CPU)
110 プロセッサ
112 キャッシュメモリ
114 システムバス
116 メモリコントローラ
118 メモリシステム
120 入力デバイス
122 出力デバイス
124 ネットワークインターフェースデバイス
126 ディスプレイコントローラ
128 ネットワーク
130 ディスプレイ

Claims

スタティックランダムアクセスメモリ(SRAM)内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路であって、
リセット入力を受信することに応答して、電源によってSRAM内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、前記動作電力レベルより低い減衰電力レベルに減衰させるように構成された電力減衰回路と、
前記リセット入力を受信することに応答して、電圧または電流のバイアスを前記複数のSRAMビットセルに印加するように構成されたバイアス回路とを備え、
前記電力減衰回路が、前記複数のSRAMビットセルを所望の状態にリセットさせるために、前記電圧または電流のバイアスが前記バイアス回路によって前記複数のSRAMビットセルに印加されながら、前記電源によって前記複数のSRAMビットセルに供給される前記電力を、前記減衰電力レベルから前記動作電力レベルに復元させるようにさらに構成される、データエントリ有効回路。
前記SRAM内の前記複数のSRAMビットセルに対する前記リセット動作を、
前記電源によって前記複数のSRAMビットセルに供給される前記電力を同時に減衰させるようにさらに構成された前記電力減衰回路と、
前記電圧または電流のバイアスを前記データエントリ有効回路内の前記複数のSRAMビットセルに同時に印加するようにさらに構成された前記バイアス回路とによって単一のリセット動作で実施するように構成される、請求項1に記載のデータエントリ有効回路。
前記データエントリ有効回路内の前記複数のSRAMビットセルが、SRAMタグアレイビットセルからなる、請求項1に記載のデータエントリ有効回路。
前記複数のSRAMビットセルが、前記SRAM内の1列すべてのSRAMビットセルからなる、請求項1に記載のデータエントリ有効回路。
前記複数のSRAMビットセルが、前記SRAM内の複数のSRAMビットセルからなる、請求項1に記載のデータエントリ有効回路。
前記バイアス回路が、書込みデータを各ビットラインに加えるために前記複数のSRAMビットセルの各ビットラインに結合された有効性ビットラインドライバ内に設けられ、
前記有効性ビットラインドライバが、前記リセット入力を受信することに応答して、前記電圧または電流のバイアスを前記複数のSRAMビットセルの各ビットラインに印加するようにさらに構成される、請求項1に記載のデータエントリ有効回路。
前記有効性ビットラインドライバが、前記書込みデータを各ビットラインに加えるために、前記SRAM内のタグアレイの有効性SRAMビットセルの列内の前記複数のSRAMビットセルの各ビットラインに結合される、請求項6に記載のデータエントリ有効回路。
前記書込みデータを各ビットラインに加えるために、前記有効性SRAMビットセルの列の外部で、前記SRAM内の前記複数のSRAMビットセルの各ビットラインに結合される複数のビットラインドライバをさらに備え、
前記有効性ビットラインドライバの駆動強度が、前記複数のビットラインドライバの駆動強度以上である、請求項7に記載のデータエントリ有効回路。
前記電力減衰回路が、前記動作電力レベルにおける前記電源によって前記複数のSRAMビットセルに供給される前記電力を、前記複数のSRAMビットセルの各々に結合された、第1の電力減衰出力および第2の電力減衰出力に供給するようにさらに構成される、請求項1に記載のデータエントリ有効回路。
前記バイアス回路が前記電力減衰回路内に設けられ、前記リセット入力を受信することに応答して、前記第2の電力減衰出力における前記電力を前記動作電力レベルから前記減衰電力レベルに減衰させるように構成される、請求項9に記載のデータエントリ有効回路。
前記バイアス回路が、前記リセット入力を受信することに応答して、前記複数のSRAMビットセルをリセットさせるために、前記電力減衰回路が前記第1の電力減衰出力における前記電力を前記減衰電力レベルから前記動作電力レベルに復元させた後、前記第2の電力減衰出力における前記電力の前記復元を遅延させることによって、前記電圧または電流のバイアスを前記複数のSRAMビットセルの各々に印加するようにさらに構成される、請求項10に記載のデータエントリ有効回路。
集積回路に組み込まれる、請求項1に記載のデータエントリ有効回路。
セットトップボックス、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、携帯電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、パーソナルデジタルアシスタント(pda)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(dvd)プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイスに統合される、請求項1に記載のデータエントリ有効回路。
スタティックランダムアクセスメモリ(SRAM)内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路であって、
リセット入力を受信することに応答して、電源手段によってSRAM手段内の複数のSRAMビットセルに供給される電力を、動作電力レベルから、前記動作電力レベルより低い減衰電力レベルに減衰させるための減衰手段を備える電力減衰回路手段と、
前記リセット入力を受信することに応答して、電圧または電流のバイアスを前記複数のSRAMビットセルに印加するためのバイアス回路手段とを備え、
前記電力減衰回路手段が、前記複数のSRAMビットセルを所望の状態にリセットさせるために、前記電圧または電流のバイアスが前記バイアス回路手段によって前記複数のSRAMビットセルに印加されながら、前記電源手段によって前記複数のSRAMビットセルに供給される前記電力を、前記減衰電力レベルから前記動作電力レベルに復元させるための復元手段をさらに備える、データエントリ有効回路。
スタティックランダムアクセスメモリ(SRAM)内の複数のSRAMビットセルを所望の状態にリセットする方法であって、
複数のSRAMビットセルの各々をリセットするためのリセット入力を受信するステップと、
前記リセット入力を受信することに応答して、電源によってSRAM内の前記複数のSRAMビットセルに供給される電力を、動作電力レベルから、前記動作電力レベルより低い減衰電力レベルに減衰させるステップと、
前記リセット入力を受信することに応答して、電圧または電流のバイアスを前記複数のSRAMビットセルに印加するステップと、
前記複数のSRAMビットセルを所望の状態にリセットさせるために、前記電圧または電流のバイアスが前記複数のSRAMビットセルに印加されながら、前記電源によって前記複数のSRAMビットセルに供給される前記電力を、前記減衰電力レベルから前記動作電力レベルに復元させるステップとを含む、方法。
前記電源によって供給される前記電力を減衰させるステップが、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を、前記動作電力レベルから前記減衰電力レベルに同時に減衰させるステップを含み、
前記電圧または電流のバイアスを印加するステップが、前記電圧または電流のバイアスをデータエントリ有効回路内の前記複数のSRAMビットセルの各々に印加するステップを含む、請求項15に記載の方法。
SRAMタグアレイビットセルからなる前記複数のSRAMビットセルの各々をリセットするために前記リセット入力を受信するステップをさらに含む、請求項15に記載の方法。
前記リセット入力を受信することに応答して前記電圧または電流のバイアスを前記複数のSRAMビットセルに印加するステップが、書込みデータを前記複数のSRAMビットセルの各ビットラインに加える有効性ビットラインドライバによって、前記電圧または電流のバイアスを前記複数のSRAMビットセルに印加するステップをさらに含む、請求項15に記載の方法。
前記書込みデータを前記複数のSRAMビットセルの各ビットラインに加える有効性ビットラインドライバが、前記書込みデータを、タグアレイの有効性SRAMビットセルの列の各ビットラインに加える前記有効性ビットラインドライバを備える、請求項18に記載の方法。
少なくとも1つのビットラインドライバによって少なくとも1つの第1の駆動強度における少なくとも1つの書込みデータを、前記有効性SRAMビットセルの列の外部の少なくとも1つのSRAMビットセルの列に加えるステップをさらに含み、
前記書込みデータを加える前記有効性ビットラインドライバが、前記少なくとも1つの第1の駆動強度以上の第2の駆動強度における前記書込みデータを、前記タグアレイの前記少なくとも1つのSRAMビットセルの列に加える前記有効性ビットラインドライバをさらに備える、請求項19に記載の方法。
前記リセット入力を受信することに応答して、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を、前記動作電力レベルから前記動作電力レベルより低い前記減衰電力レベルに減衰させるステップが、前記電源によって、前記複数のSRAMビットセルの各々の第1のインバータに結合された第1の電力減衰出力と前記複数のSRAMビットセルの各々の第2のインバータに結合された第2の電力減衰出力とに供給される前記電力を減衰させるステップをさらに含む、請求項15に記載の方法。
前記電圧または電流のバイアスを前記複数のSRAMビットセルに印加するステップが、前記減衰電力レベルから前記動作電力レベルに、前記第1のインバータに結合された前記第1の電力減衰出力上で、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を復元させる前に、前記第2のインバータに結合された前記第2の電力減衰出力上で、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を復元させるステップを含み、
前記電源によって前記複数のSRAMビットセルに供給される前記電力を前記減衰電力レベルから前記動作電力レベルに復元させるステップが、前記リセット入力を受信することに応答して、前記電源によって前記複数のSRAMビットセルに供給される前記電力を前記減衰電力レベルから前記動作電力レベルに、前記第2のインバータに結合された前記第2の電力減衰出力上で復元させた後で、前記第1のインバータに結合された前記第1の電力減衰出力上で復元させるステップを含む、請求項21に記載の方法。
タグアレイ内にタグを記憶するためのスタティックランダムアクセスメモリ(SRAM)であって、
前記SRAM内の複数のSRAMビットセルに対するリセット動作を実施するためのデータエントリ有効回路であって、
リセット入力を受信することに応答して、電源によって前記SRAM内の前記複数のSRAMビットセルに供給される電力を、動作電力レベルから、前記動作電力レベルより低い減衰電力レベルに減衰させるように構成された電力減衰回路と、
前記リセット入力を受信することに応答して、電圧または電流のバイアスを前記複数のSRAMビットセルに印加するように構成されたバイアス回路とを備え、
前記電力減衰回路が、前記複数のSRAMビットセルを所望の状態にリセットさせるために、前記電圧または電流のバイアスが前記バイアス回路によって前記複数のSRAMビットセルに印加されながら、前記電源によって前記複数のSRAMビットセルに供給される前記電力を、前記減衰電力レベルから前記動作電力レベルに復元させるようにさらに構成される、データエントリ有効回路と、
タグを記憶するための複数のSRAMビットセルの行からなり、前記複数のSRAMビットセルの行のそれぞれのSRAMビットセルの行が前記複数のSRAMビットセルを備える、タグアレイと、
前記データエントリ有効回路内の前記複数のSRAMビットセルの各SRAMビットセルに結合された複数のワード線からなり、前記複数のSRAMビットセルへのアクセスを制御するように構成された、ワード線デコーダとを備える、スタティックランダムアクセスメモリ(SRAM)。
前記電力減衰回路が、前記電源を、前記複数のSRAMビットセルの各々の第1のインバータに結合された第1の電力減衰出力と、前記複数のSRAMビットセルの各々の第2のインバータに結合された第2の電力減衰出力とに減衰させるように構成されることによって、前記電源によって前記複数のSRAMビットセルに供給される前記電力を減衰させるように構成される、請求項1に記載のデータエントリ有効回路。
前記バイアス回路が、前記減衰電力レベルから前記動作電力レベルに、前記第1のインバータに結合された前記第1の電力減衰出力上で、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を復元させる前に、前記第2のインバータに結合された前記第2の電力減衰出力上で、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を復元させるように構成されることによって、前記リセット入力を受信することに応答して前記電圧または電流のバイアスを前記複数のSRAMビットセル印加するように構成され、
前記電力減衰回路が、前記リセット入力を受信することに応答して、前記電源によって前記複数のSRAMビットセルに供給される前記電力を前記減衰電力レベルから前記動作電力レベルに、前記第2のインバータに結合された前記第2の電力減衰出力上で復元させた後で、前記第1のインバータに結合された前記第1の電力減衰出力上で復元させるように構成されることによって、前記電源によって前記複数のSRAMビットセルに供給される前記電力を前記減衰電力レベルから前記動作電力レベルに復元させるように構成される、請求項24に記載のデータエントリ有効回路。
前記動作電力レベルにおける前記電源によって前記複数のSRAMビットセルに供給される前記電力を、前記複数のSRAMビットセルにそれぞれ結合された、第1の電力減衰出力および第2の電力減衰出力に供給するステップをさらに含む、請求項15に記載の方法。
前記リセット入力を受信することに応答して、前記電源によって前記SRAM内の前記複数のSRAMビットセルに供給される前記電力を前記動作電力レベルより低い前記減衰電力レベルに減衰させるステップが、前記リセット入力を受信することに応答して、前記第2の電力減衰出力における前記電力を前記動作電力レベルから前記減衰電力レベルに減衰させるステップを含む、請求項26に記載の方法。