KR20020016361A - 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈 - Google Patents

프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈 Download PDF

Info

Publication number
KR20020016361A
KR20020016361A KR1020000049647A KR20000049647A KR20020016361A KR 20020016361 A KR20020016361 A KR 20020016361A KR 1020000049647 A KR1020000049647 A KR 1020000049647A KR 20000049647 A KR20000049647 A KR 20000049647A KR 20020016361 A KR20020016361 A KR 20020016361A
Authority
KR
South Korea
Prior art keywords
bank
signal
memory module
memory
control signal
Prior art date
Application number
KR1020000049647A
Other languages
English (en)
Other versions
KR100343149B1 (ko
Inventor
전준영
박철홍
김규중
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000049647A priority Critical patent/KR100343149B1/ko
Priority to TW090118739A priority patent/TW520515B/zh
Priority to US09/934,999 priority patent/US20020024834A1/en
Publication of KR20020016361A publication Critical patent/KR20020016361A/ko
Application granted granted Critical
Publication of KR100343149B1 publication Critical patent/KR100343149B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 모듈의 면적 및 높이를 증가시키지 않으면서 두 배의 밀도를 갖는 메모리 모듈이 개시된다. 상기 메모리 모듈은 제 1뱅크, 제 2 뱅크 및 로직 디바이스를 구비한다. 상기 메모리 모듈의 인쇄회로 기판에는 패키지된 복수의 반도체 메모리장치가 장착되며, 상기 제 1뱅크는 상기 복수의 메모리 장치들의 일부로 구성되고, 상기 제 2뱅크는 상기 복수의 메모리 장치들의 나머지로 구성된다. 상기 로직디바이스는 메모리 컨트롤러로부터 수신되는 뱅크선택신호 및 제어신호들에 응답하여 상기 제 1뱅크 또는 상기 제 2뱅크를 선택적으로 활성화시키며, 상기 제어신호들의 하나는 로우 어드레스를 스트로브하기 위한 제 1제어신호이고 상기 제어신호들의 다른 하나는 컬럼 어드레스를 스트로브하기 위한 제 2제어신호이다. 바람직하게는 상기 로직 디바이스는 상기 제 1제어신호가 제 1상태가 되고 상기 제 2제어신호가 제 2상태가 되고 상기 뱅크선택신호가 상기 제 2상태가 되는 경우에는 상기 제 2뱅크를 활성화시키며, 상기 제 1제어신호가 상기 제 1상태가 되고 상기 제 2제어신호가 상기 제 2상태가 되고 상기 뱅크선택신호가 상기 제 1상태가 되는 경우에는 상기 제 1뱅크를 활성화시킨다. 바람직하게는 상기 복수의 메모리장치들의 패키지는 sTSOP 또는 CSP 또는 패키지의 길이와 폭이 유사한 플라스틱이다.

Description

프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는 메모리 모듈{Memory module comprising programmable logic device and sTSOP}
본 발명은 메모리 모듈(memory module)에 관한 것으로, 특히 프로그램 가능한 로직 디바이스(programmable logic device)와 sTSOP(shrink Thin Small OutlinePackage; 이하 'sTSOP'라 한다)를 이용한 두 배의 밀도메모리 모듈(double density memory module)에 관한 것이다.
일반적으로 전자 시스템 및 반도체 메모리장치는 점차적으로 성능이 향상되어가고 있으며, 또한 전자시스템 및 반도체 메모리장치를 개발하는 목적이 많은 양의 정보를 신속히 처리하기 위해서이다.
통상적으로 사용되는 반도체 메모리장치의 정보저장 능력을 향상시키는 방법은 반도체 메모리장치의 집적도를 높이는 방법 또는 복수의 반도체 메모리장치를 별도의 기판에 장착하고 조합하여 모듈 패키지화하는 것이다.
메모리 모듈은 패키지 된 복수개의 반도체 메모리장치 등을 인쇄회로 기판 (printed circuit board; 이하 'PCB'라 한다.)에 장착하여 구현된다.
도 1은 종래의 메모리 모듈의 블락도이다. 도 2는 종래의 메모리 모듈의 배치도이다. 도 1 및 도 2를 참조하면, 메모리 모듈 (10)의 인쇄회로 기판(15)에 버퍼(11), 패키지(package)된 복수의 메모리장치(13) 및 메모리 모듈(10)과 시스템 보드(미 도시)와 전기적인 접속을 위한 커넥터(17)가 장착된다.
종래의 단일 뱅크 메모리모듈(single bank memory module)을 지원하는 시스템에서 시스템 메모리의 밀도(density)를 두 배로 늘리기 위한 방법으로는 용량이 동일한 반도체 메모리장치로 개수를 두 배로 늘리거나, 반도체 메모리 장치의 개수는 그대로 두고 반도체 메모리 장치의 용량을 두 배로 늘리는 것이다.
그러나 반도체 메모리장치의 개수를 두 배로 늘리는 것은 메모리 모듈(10)의 면적 및 높이(height)를 증가시키는 문제점이 있으며, 메모리 모듈의 뱅크를 구분해 주는 시스템 내의 칩셋(chipset)의 뱅크 선택신호를 위한 신호의 핀(pin) 수 및 메모리장치를 선택하는 로직을 복잡하게 하여 시스템의 설계를 어렵게 하는 문제점이 있다.
또한, 반도체 메모리 장치용량(예컨대 64Mb)의 두 배의 메모리 용량(128Mb)을 갖는 메모리장치를 PCB에 장착하는 것은 비용을 증가시키는 문제점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 메모리 모듈의 면적 및 높이를 증가시키지 않으면서 두 배의 밀도를 갖는 메모리 모듈을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 비용이 절감되고 시스템 설계가 용이한 두 배의 밀도를 갖는 메모리 모듈을 제공하는데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 메모리 모듈의 블락도이다.
도 2는 종래의 메모리 모듈의 배치도이다.
도 3은 본 발명의 일실시예에 따른 PLD를 구비하는 메모리 모듈의 블락도이다.
도 4는 본 발명의 일실시예에 따른 PLD를 구비하는 메모리 모듈의 배치도이다.
도 5는 본 발명의 일실시예에 따른 싱크로 너스 디램에서도 적용가능한 PLD를 구비하는 메모리 모듈의 블락도이다.
상기 기술적 과제를 달성하기 위하여, 제 1뱅크, 제 2 뱅크 및 로직 디바이스를 구비하는 본 발명에 따른 메모리 모듈이 제공된다. 상기 메모리 모듈의 인쇄회로 기판에는 패키지 된 복수의 반도체 메모리장치가 장착되며, 상기 제 1뱅크는 상기 복수의 메모리 장치들의 일부로 구성되고, 상기 제 2뱅크는 상기 복수의 메모리 장치들의 나머지로 구성된다.
상기 로직디바이스는 메모리 컨트롤러로부터 수신되는 뱅크선택신호 및 제어신호들에 응답하여 상기 제 1뱅크 또는 상기 제 2뱅크를 선택적으로 활성화시키며, 상기 제어신호들의 하나는 로우 어드레스를 스트로브(strobe)하기 위한 제 1제어신호이고 상기 제어신호들의 다른 하나는 컬럼 어드레스를 스트로브하기 위한 제 2제어신호이다.
바람직하게는 상기 로직 디바이스는 상기 제 1제어신호가 제 1상태가 되고 상기 제 2제어신호가 제 2상태가 되고 상기 뱅크선택신호가 상기 제 2상태가 되는 경우에는 상기 제 2뱅크를 활성화시키며, 상기 제 1제어신호가 상기 제 1상태가 되고 상기 제 2제어신호가 상기 제 2상태가 되고 상기 뱅크선택신호가 상기 제 1상태가 되는 경우에는 상기 제 1뱅크를 활성화시킨다.
바람직하게는 상기 복수의 메모리장치들의 패키지는 sTSOP, CSP 또는 패키지의 길이와 폭이 유사한 플라스틱이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 PLD를 구비하는 메모리 모듈의 블락도이다. 도 4는 본 발명의 일실시예에 따른 PLD를 구비하는 메모리 모듈의 배치도이다.도 3 및 도 4를 참조하면, 메모리 모듈(40)의 PCB(42)는 로직 디바이스 (Programmable logic device; 이하' PLD'라 한다), 버퍼(43), 상위뱅크 (45) 및 하위 뱅크(47)로 구비한다.
PLD(41)는 메모리 컨트롤러로부터 수신되는 뱅크선택신호(A13) 및 제어신호들(/RAS, /CAS)에 응답하여 상위뱅크(45) 또는 하위뱅크(47)를 선택적으로 활성화 (enable)시킨다.
제어신호들(/RAS, /CAS)의 하나는 로우 어드레스를 스트로브(strobe)하기 위한 제 1제어신호(이하 '/RAS'라 한다)이고 제어신호들(/RAS, /CAS)의 다른 하나는 컬럼 어드레스를 스트로브하기 위한 제 2제어신호(이하 '/CAS'라 한다)이다.
/RAS는 DRAM 전체를 제어하는 칩 인에이블(chip enable)과 같은 역할을 하며 /RAS신호가 로우 레벨(low level)로 입력된 후에만 DRAM이 동작을 시작한다. /CAS는 DRAM에 컬럼 어드레스를 인가했음을 알려 주는 신호이다.
버퍼(43)는 /CAS, 어드레스 신호(A0 -A12), 데이터 기입신호(write enable; /WE) 및 데이터 독출신호(output enable; /OE)를 버퍼링(buffering)하여 상위뱅크(45) 또는 하위뱅크(47)로 출력한다. 어드레스 신호(A0-A12)는 데이터를 독출(read)하거나 기입(write)할 대상 메모리 셀(memory cell)의 위치를 선택하기 위한 신호이고, 데이터 기입신호(/WE)는 어드레스 신호에 의하여 선택된 상기 메모리 셀로 상기 데이터를 기입(write)하는 것을 제어하는 신호이다.
데이터 독출신호(/OE)는 어드레스 신호에 의하여 선택된 상기 메모리 셀로부터 상기 데이터를 독출(read)하는 것을 제어하는 신호이다.
도 4에는 예로서 상위뱅크(45)는 18개의 16메가 바이트(Mega byte: 이하 'M'라 한다)×4의 sTSOP(45-1, 45-3, 45-5, 45-7)로 구성되며, 하위뱅크(47)는 18개의 16M×4의 sTSOP(47-1, 47-3, 47-5, 47-7)로 구성되는 경우가 도시되어 있다. sTSOP는 기존의 TSOP(Thin Small Outline Package)에 비하여 크기가 1/2이다.
다시, 도 3을 참조하면, PLD (41)는 /RAS, /CAS 및 뱅크 선택신호(A13)의 조합에 의하여 상위뱅크(45) 또는 하위뱅크(47)를 선택하여 데이터를 기입 또는 독출 하거나, 상위뱅크(45) 및 하위뱅크(47)를 리후레쉬(refresh)하게 한다.
/URAS는 상위뱅크(45) 전체를 제어하는 칩 인에이블(chip enable)과 같은 역할을 하며 /URAS신호가 로우 레벨(low level)로 입력된 후에만 상위뱅크(45)로 데이터가 기입된다.( 또는 상위 뱅크(45)에서 데이터가 독출된다..)
/LRAS는 하위뱅크(47) 전체를 제어하는 칩 인에이블(chip enable)과 같은 역할을 하며 /LRAS신호가 로우 레벨로 입력된 후에만 하위뱅크(45)로 데이터가 기입된다( 또는 하위뱅크(47)에서 데이터가 독출된다.)
PLD(41)는 A13, /RAS 및 /CAS에 응답하여 /URAS 및 /LRAS를 출력한다. PLD (41)는 제 1상태(예컨대 논리 '로우')의 /RAS, 제 2상태(예컨대 논리 '하이') /CAS 및 제 2상태(예컨대 논리 '하이')의 뱅크선택신호(A13)에 응답하여 제 1상태(예컨대 논리 '로우')의 /LRAS 및 제 2상태의 /URAS를 출력한다.
따라서 하위뱅크(47)는 제 1상태의 /LRAS에 응답하여 활성화며, 데이터가 하위뱅크(47)로(에서) 입출력된다. 다른 예의 경우에는 제 1상태가 논리 '하이', 제 2상태가 논리 '로우'가 될 수도 있다.
PLD(41)는 제 1상태(예컨대 논리 '로우')의 /RAS, 제 2상태(예컨대 논리 '하이') /CAS 및 제 1상태(예컨대 논리 '로우')의 뱅크선택신호(A13)에 응답하여 제 2상태(예컨대 논리 '하이')의 /LRAS 및 제 1상태(예컨대 논리 '로우')의 /URAS를 출력한다. 따라서 상위뱅크(45)는 제 1상태(예컨대 논리 '로우')의 /URAS에 응답하여 활성화며, 데이터가 상위뱅크(45)로(에서) 입출력된다.
PLD(41)는 상기 제 1상태의 /RAS, 상기 제 1상태의 /CAS 및 돈 케어(don't care)의 뱅크선택신호(A13)에 응답하여 상기 제 1상태의 /URAS 및 상기 제 1상태의 /LRAS를 출력한다. 따라서 상위뱅크(45) 및 하위뱅크(47)는 활성화된다. 이 경우 CBR( CAS Before RAS)명령을 수신하여 상위뱅크(45) 및 하위뱅크(47)가 리후레쉬 (refresh)된다. .
PLD(41)는 상기 제 2상태의 /RAS 및 돈 케어(don't care)의 /CAS, A13에 응답하여 제 2상태의 /URAS 및 제 2상태의 /LRAS를 출력한다. 이 경우 상위뱅크 (45) 및 하위뱅크(47)는 동작되지 않는다(no operation).
본 발명의 일 실시예에 따른 PLD(41)의 로직을 구현하는 방법은 표 1에 나타낸다.
조건 /RAS /CAS A13 /URAS /LRAS
하위 뱅크 기입/독출 L H H H L
상위 뱅크 기입/독출 L H L L H
CBR 리후레쉬(refresh) L L (DON'T CARE) L L
동작안됨(no operation) H (DON'T CARE) (DON'T CARE) H H
즉, /RAS에 의해 상위뱅크(45) 및 하위뱅크(47)를 활성화(enable)시킨 후 뱅크 선택신호(A13)에 의하여 상위뱅크(45) 또는 하위뱅크(47)를 선택한다.
상위뱅크(45) 및 하위뱅크(47)는 동시에 리후레쉬되며, /RAS가 제 2상태(예컨대 논리 하이 (high))인 경우 상위뱅크(45) 및 하위뱅크(47)는 동작하지 않는다.
도 5는 본 발명의 일실시예에 따른 싱크로 너스 디램(synchoronous DRAM)에서도 적용가능한 PLD를 구비하는 메모리 모듈의 블락도이다. 도 5를 참조하면, 메모리 모듈(50)의 PCB (52)는 로직 디바이스(51), 버퍼(53), 상위뱅크 (55) 및 하위 뱅크(57)를 구비한다.
PLD(51)는 메모리 컨트롤러로부터 수신되는 뱅크 선택신호(A13, /CS(chip select signal)) 및 제어신호들(/RAS, 및 /CAS)의 조합에 응답하여 상위뱅크 (55) 또는 하위뱅크(57)를 선택적으로 활성화(enable)시켜 상위뱅크 (55) 또는 하위뱅크 (57)로 데이터를 기입 또는 독출 하게 하거나, 상위뱅크(55) 및 하위뱅크 (57)를 리후레쉬(refresh)하게 한다.
따라서 뱅크들(55, 57)의 데이터는 시스템 클락 (system clock; CLK)에 동기되어 기입 또는 독출된다. /CS는 싱크로너스 디램에서 칩(즉 상위 뱅크 또는 하위 뱅크)을 선택하기 위한 신호이다.
본 발명의 다른 실시예로 인쇄회로 기판에 패키지 된 복수의 반도체 메모리장치가 장착되고 각각의 뱅크들이 서로 다른 복수의 상기 메모리 장치들을 구비하는 메모리 모듈이 구현된다.
상기 메모리 모듈은 복수의 뱅크 및 메모리 컨트롤러로부터 뱅크선택신호 및 제어신호들에 응답하여 상기 뱅크들의 적어도 하나를 선택적으로 활성화시키는 로직 디바이스를 구비한다.
본 발명의 일실시예에 따른 PLD를 구비하는 메모리 모듈은 동일한 용량의 반도체 메모리장치를 두 배로 장착하는 종래의 메모리 모듈에 비해 칩 셋(chipset)의 /RAS 신호수를 반으로 줄일 수 있어 비용절감 및 시스템 설계가 용이하다.
또한, sTSOP를 사용하는 본 발명의 일 실시예에 따른 PLD를 구비하는 메모리모듈은 종래의 메모리 모듈의 PCB와 동일한 면적 내에서 두 배의 메모리 모듈 밀도를 실현할 수 있다.
또한, 본 발명의 일 실시예에 따른 PLD를 구비하는 메모리 모듈은 두 배의 밀도 메모리장치(예컨대 128Mb)대신에 두 배로 저 밀도 메모리장치(예컨대 64Mb)를 사용하여 비용을 절감할 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이 본 발명의 일 실시예에 따른 메모리 모듈은 메모리 모듈의 면적 및 높이를 증가시키지 않으면서 두 배의 밀도를 갖는 메모리 모듈을 제공하는 장점이 있다.
또한, 본 발명의 일 실시예에 따른 메모리 모듈은 시스템 설계가 용이하고 비용이 절감되는 장점이 있다.

Claims (16)

  1. 인쇄회로 기판에 패키지된 복수의 반도체 메모리장치가 장착되는 메모리 모듈에 있어서,
    상기 복수의 메모리 장치들의 일부로 구성되는 제 1뱅크(bank);
    상기 복수의 메모리 장치들의 나머지로 구성되는 제 2뱅크;
    메모리 컨트롤러로부터 수신되는 뱅크선택신호 및 제어신호들에 응답하여 상기 제 1뱅크 또는 상기 제 2뱅크를 선택적으로 활성화시키는 로직 디바이스를 구비하는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 제어신호들은 로우 어드레스를 스트로브(strobe)하기 위한 제 1제어신호 및 컬럼 어드레스를 스트로브하기 위한 제 2제어신호를 구비하는 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서, 상기 뱅크 선택신호는 상기 반도체 메모리 장치를 선택하는 칩 선택신호(chip select signal)를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  4. 제2항 또는 제3항에 있어서, 상기 메모리 모듈은,
    상기 제 2제어신호, 데이터를 독출하거나 기입할 대상 메모리 셀의 위치를 선택하기 위한 어드레스 신호, 상기 어드레스 신호에 의하여 선택된 상기 메모리 셀로 상기 데이터를 기입하는 것을 제어하는 데이터 기입신호 및 상기 어드레스 신호에 의하여 선택된 상기 메모리 셀로부터 상기 데이터를 독출하는 것을 제어하는데이터 독출신호를 버퍼링하여 상기 제 1뱅크 또는 상기 제 2뱅크로 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  5. 제2항에 있어서, 상기 로직 디바이스는,
    상기 제 1제어신호가 제 1상태가 되고 상기 제 2제어신호가 제 2상태가 되고 상기 뱅크선택신호가 상기 제 2상태가 되는 경우에는 상기 제 2뱅크를 활성화시키며,
    상기 제 1제어신호가 상기 제 1상태가 되고 상기 제 2제어신호가 상기 제 2상태가 되고 상기 뱅크선택신호가 상기 제 1상태가 되는 경우에는 상기 제 1뱅크를 활성화시키는 것을 특징으로 하는 메모리 모듈.
  6. 제2항에 있어서, 상기 로직 디바이스는,
    상기 제 1제어신호가 상기 제 1상태가 되고 상기 제 2제어신호가 상기 제 1상태가 되는 경우에는 상기 제 1뱅크 및 상기 제 2뱅크를 리후레쉬(refresh)시키는 것을 특징으로 하는 메모리 모듈.
  7. 제2항에 있어서, 상기 로직 디바이스는,
    상기 제 1제어신호가 상기 제 2상태가 되는 경우에는 상기 제 1뱅크 및 상기 제 2뱅크를 비활성화시키는 것을 특징으로 하는 메모리 모듈.
  8. 제1항에 있어서, 상기 복수의 메모리장치들의 패키지는 sTSOP(shrink Thin Small Outline Package)인 것을 특징으로 하는 메모리 모듈.
  9. 제1항에 있어서, 상기 복수의 메모리장치들의 패키지는 CSP(chip size package)인 것을 특징으로 하는 메모리 모듈.
  10. 제1항에 있어서, 상기 복수의 메모리장치들의 패키지는 길이(length)와 폭(width)이 유사한 플라스틱인 것을 특징으로 하는 메모리 모듈.
  11. 인쇄회로 기판에 패키지된 복수의 반도체 메모리장치가 장착되는 메모리 모듈에 있어서,
    각각 복수의 상기 메모리 장치들로 구성되는 뱅크들;
    메모리 컨트롤러로부터 수신되는 뱅크선택신호 및 제어신호들에 응답하여 상기 뱅크들의 적어도 하나를 선택적으로 활성화시키는 로직 디바이스를 구비하는 것을 특징으로 하는 메모리 모듈.
  12. 제11항에 있어서,
    상기 제어신호들의 하나는 로우 어드레스를 스트로브(strobe)하기 위한 제 1제어신호이고 상기 제어신호들의 다른 하나는 컬럼 어드레스를 스트로브하기 위한 제 2제어신호인 것을 특징으로 하는 메모리 모듈.
  13. 제12항에 있어서, 상기 메모리 모듈은,
    상기 제 2제어신호, 데이터를 독출하거나 기입할 대상 메모리 셀의 위치를 선택하기 위한 어드레스 신호, 상기 어드레스 신호에 의하여 선택된 상기 메모리 셀로 상기 데이터를 기입하는 것을 제어하는 데이터 기입신호 및 상기 어드레스 신호에 의하여 선택된 상기 메모리 셀로부터 상기 데이터를 독출하는 것을 제어하는 데이터 독출신호를 버퍼링하여 상기 제 1뱅크 또는 상기 제 2뱅크로 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  14. 제11항에 있어서, 상기 복수의 메모리장치들의 패키지는 sTSOP인 것을 특징으로 하는 메모리 모듈.
  15. 제11항에 있어서, 상기 복수의 메모리장치들의 패키지는 CSP인 것을 특징으로 하는 메모리 모듈.
  16. 제11항에 있어서, 상기 복수의 메모리장치들의 패키지는 길이와 폭이 유사한 플라스틱인 것을 특징으로 하는 하는 메모리 모듈.
KR1020000049647A 2000-08-25 2000-08-25 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈 KR100343149B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000049647A KR100343149B1 (ko) 2000-08-25 2000-08-25 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈
TW090118739A TW520515B (en) 2000-08-25 2001-08-01 Memory module having programmable logic device and sTSOP
US09/934,999 US20020024834A1 (en) 2000-08-25 2001-08-21 Memory module having programmable logic device and sTSOP

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000049647A KR100343149B1 (ko) 2000-08-25 2000-08-25 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈

Publications (2)

Publication Number Publication Date
KR20020016361A true KR20020016361A (ko) 2002-03-04
KR100343149B1 KR100343149B1 (ko) 2002-07-05

Family

ID=19685225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000049647A KR100343149B1 (ko) 2000-08-25 2000-08-25 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈

Country Status (3)

Country Link
US (1) US20020024834A1 (ko)
KR (1) KR100343149B1 (ko)
TW (1) TW520515B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9830083B2 (en) 2011-05-26 2017-11-28 Samsung Electronics Co., Ltd. Memory chip, memory system, and method of accessing the memory chip

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US6930904B2 (en) * 2002-11-22 2005-08-16 Sun Microsystems, Inc. Circuit topology for high-speed memory access
US8250295B2 (en) * 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
KR100945817B1 (ko) 2008-09-17 2010-03-17 주식회사 하이닉스반도체 반도체 집적 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9830083B2 (en) 2011-05-26 2017-11-28 Samsung Electronics Co., Ltd. Memory chip, memory system, and method of accessing the memory chip
US10067681B2 (en) 2011-05-26 2018-09-04 Samsung Electronics Co., Ltd. Memory chip, memory system, and method of accessing the memory chip

Also Published As

Publication number Publication date
KR100343149B1 (ko) 2002-07-05
TW520515B (en) 2003-02-11
US20020024834A1 (en) 2002-02-28

Similar Documents

Publication Publication Date Title
US5506814A (en) Video random access memory device and method implementing independent two WE nibble control
EP1723526B1 (en) Dynamic command and/or address mirroring system and method for memory modules
KR100626223B1 (ko) 적층 메모리 패키지를 가진 메모리 확장 모듈
EP1194856B1 (en) A memory expansion module including multiple memory banks and a bank control circuit
KR100243714B1 (ko) 데이타 버스 성능이 향상된 고집적 메모리 모듈
US9767886B2 (en) Memory command received within two clock cycles
KR100226596B1 (ko) 다이나믹형 메모리
KR100245062B1 (ko) Ras 어드레스 리맵핑에 의한 고밀도 simm 또는 dimm
KR100437467B1 (ko) 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
KR100343149B1 (ko) 프로그램 가능한 로직 디바이스와 ｓＴＳＯＰ를 구비하는메모리 모듈
US6888760B2 (en) System and method for multiplexing data and data masking information on a data bus of a memory device
EP0831402A1 (en) Dynamically configuring timing to match memory bus loading conditions
KR100549571B1 (ko) 메모리모듈의 인쇄회로기판
US7729198B2 (en) Synchronous memory circuit
US7376802B2 (en) Memory arrangement
KR100262680B1 (ko) 시스템 신호를 한 어드레스 구성으로부터 다른 어드레스 구성으로 변환하기 위한 기술
KR100773063B1 (ko) 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법
JPH03125394A (ja) 半導体記憶装置
JPH077000U (ja) Ｉｃメモリーカード
KR19980034161A (ko) 스택 메모리를 이용한 반도체 메모리 모듈
KR20000001271U (ko) 메모리모듈의 인쇄회로기판
JPH04149894A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee