TW508441B

TW508441B - Merged data line test circuit for classifying and testing a plurality of data lines, and test method performed by the same

Info

Publication number: TW508441B
Application number: TW088121173A
Authority: TW
Inventors: Chul-Soo Kim
Original assignee: Samsung Electronics Co Ltd
Priority date: 1999-06-02
Filing date: 1999-12-03
Publication date: 2002-11-01
Also published as: US6567939B1; KR20010001143A; KR100339502B1

Description

508441 --一案號五、發明說明（1) 88j^li73

1 ·發明範嘴 t發明與半導體記憶體裝置有關，特別是與用以夕 i、貝料線並測試已合併之資料線的合併資+二夕及由該電路執行之測試方法有關。灵測路， 2 ·相關技藝說明製造動態隨機存取記憶體（DRAM)之類的半，，戶斤有的記憶體儲存格必須經過驗褒用=器來測試寫入操作、讀取操作 '或類似的 dram的記憶體容量增加時’此項測試所需的時間加。例如，—在測試64M DRAM的簡單測試程序中，將曰冒或—「1」的資料值寫入到所有的記憶體儲存格，然 ^ 取每一個記憶體儲存格，如果一週期的時間是9 〇 n ⑼

秒）’則測試過程需要大約2 4秒鐘（以9 ο X 1 〇-9 X 4 X 4 γ ( 1 0 24 )2 求得）。 X b4 X 然而’因為每個月大量生產幾百萬的!)!^AM，所以測$ DRAM需要很長的時間。此測試時間會增加測試成本，' ^而降低生產率。因此，需要減少測試時間的方法。為Z減少測試時間，將運用同時測試數個記憶體儲存格的平行位兀測試方式，該平行位元測試方式是由合併資料線測試電路執行。用以合併多條資料線並比較資料線上資，的合併資料線測試電路，決定記憶體儲存格是否良好。、最近廣泛使用的同步dram是以與時序信號同步的方式操作’合併資料線測試電路與時序信號的週期内，同時測試多個記憶體儲存格資料，如果測試記憶體儲存格資料的結

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第6頁 508441 案號88121173 彳/年jT月ci7曰修正 ·，五、發明說明（2) - 果是已偵測到缺陷，則電路必須能夠輕易地確定哪一個記憶體儲存格有缺陷。但是，傳統的合併資料線測試電路雖然可同時測試記憶，體儲存格資料，但是無法分類，所以，如果偵測到缺陷，但不容易確定哪一個記憶體儲存格有缺陷。因此，如果合併及測試多條資料線的結果是已偵測到缺 -陷，則需要可以確定缺陷儲存格位置的合併資料線測試電路。發明概述本發明的目的是提供一種合併資料線測試電路，當測試資料線的結果是已偵測到缺陷時，該電路能夠藉由分類並鲁測試多條資料線的方式，輕易地確定缺陷儲存格的位置， . 本發明的目的也包括提供該電路採用的測試方法。因此，為了實現上述的目的，將提供用以將多條資料線分類為上層及下層資料線，並測試資料分類之資料線的合併資料線測試電路，該電路包括：一個比較信號產生器，用以產生第一及第二比較信號，以回應用以指示將資料線分成上層及下層資料線，然後測試的分離測試信號，及用以指示組合測試的合併測試模式信號；一個第一比較器比較上層資料線群組中的資料線，以回應第一比較信號；一個第二比較器比較下層資料線群組中的資料線，以回應第 Φ 二比較信號；以及，一個驅動器，用以根據第一及第二比較器單元的輸出將合併之資料輸出，以回應合併測試模式信號。最好建立分離測試信號，以便輪流起動第一及第二比較信號。比較信號產生器起動第一及第二比較信號，以

O:\61\61649-910527.ptc 第7頁 508441 _案號88121173 分/年：Γ月〇?7曰修正_ , 五、發明說明（3) - 回應合併測試模式信號，及用以指示同時測試資料線的同 β 時測試信號。為了實現上述的目的，將提供由合併資料線測試電路執行的測試方法，用以組合及測試多條資料線，該方法包括的步驟為：（a)起動第一及第二比較信號，以回應用以指 ‘ 示組合測試的合併測試模式信號，及回應用以指示同時測 . 試資料線的同時測試信號；（b )利用回應第一及第二比較信號的第一及第二比較器同時比較資料線；（c )輪流起動第一及第二比較信號，以回應用以指示將資料線分成上層及下層資料線，然後測試的分離測試信號，及用以指示組合測試的合併測試模式信號；以及（d )利用回應合併測試 0 模式信號的驅動器，根據第一及第二比較器的輸出將合併 . 資料輸出。如上所述，根據本發明的合併資料線測試電路中，當同 ’ 時測試多條資料線的結果是已偵測到缺陷時，將彼等資料線歸類為重新測試。在此方法中，能夠輕易地確定缺陷儲存格的位置。圖式描述藉由參考附圖詳細說明最佳具體實施例，可更清楚本發明的上述目的與優點，其中：圖1顯示包含根據本發明之合併資料線測試電路之半導體記憶體裝置的方塊圖；圖2顯不圖1之合併資料線測試電路的綱要方塊圖，圖3顯示圖2之比較信號產生器的電路圖；圖4顯示圖2之第一比較器的電路圖；

O:\61\61649-910527.ptc 第8頁 508441 _案號88121173 7/年孓月97曰修正__ , 1 一~- 五、發明說明（4) - 圖5顯示圖2之第二比較器的電路圖； ’ 圖6顯示圖2之輸出驅動器的電路圖。最佳具體實施例詳細說明附圖用以說明本發明的示範性具體實施例，為了充分認識本發明的優點、其操作、及本發明操作實現的目的，必 ^ 須參考附圖的内容。 - 下文中，本發明將藉由參考附圖來解說本發明最佳具體實施例來說明本發明。圖示中相似的參照數字表示相同的構件。例如，本說明書利用以與時序同步方式運作的同步半導體記憶體裝置，來說明用以測試多個記憶體儲存格是否良好的方法，其測試方法是將相同的資料寫入到記憶體¥ 儲存格^然後再讀取記憶體儲存格。圖1顯示包含根據本發明之合併資料線測試電路的同步半導體記憶體裝置。請參閱圖1，根據本發明的同步半導 ’ 體記憶體裝置1包括一個記憶體儲存格陣列區塊2、一個感測放大器4、一個資料線切換單元6、一個資料輸出缓衝器 8、及一個合併資料線測試電路1 0。記憶體儲存格陣列區塊2包括以行列方式排列的多個記憶體儲存格（未顯示）。將預定的資料寫入到記憶體儲存格 (未顯示），並從記憶體儲存格（未顯示）讀取。感測放大器 4感測放大從記憶體儲存格陣列區塊2中之記憶體儲存格選〇取的位元線（b i t 1 i n e ; B L )資料，並將結果傳輸到一條 I / 0資料線。資料線切換單元6決定是否由感測放大器4經由I /0資料線傳輸I /0資料，或將合併資料線測試電路1 0產生的合併資料TDOk (k=0到7)傳輸到資料輸出缓衝器8。從

O:\61\61649-910527.ptc 第9頁 508441 _案號88121173 分年t月之7日修正_，五、發明說明（5) -

讜I 資料線切換單元6收到的資料由資料輸出緩衝器8輸出到 ^ 輸出暫存區Dout。合併資料線測試電路1 0以合併測試模式比較並測試多條資料線FDOi ( i = 0到31 )，用以合併並測試多條資料線FDOi (i = 0到31)，並產生合併資料TDOk (k = 0 到 7 )。 - 請參閱圖2，合併資料線測試電路1 0藉由將多條資料線、 FDOi ( i = 0到31 )分類為上層及下層資料線的方式，合併並測試多條資料線FDO i ( i =0到3 1 )，該合併資料線測試電路 1 0包括：一個比較信號產生器2 0、第一及第二比較器3 0及 40、及一個輸出驅動器50。比較信號產生器20產生一第一比較信號UPDQ及一第二比⑩ 較信號D0WNDQ，以回應用以指示資料線FDOi ( i=0到31 )同，步測試操作的同步測試信號MDQ_W、回應用以指示將資料線FDOi ( i = 0到31 )分成上層及下層資料線並測試該分離之 _ 資料線之操作的分離測試信號U P D W 0 N D Q、以及回應用以指示合併測試操作的合併測試模式信號PMDQ。現在請參閱圖 3，說明比較信號產生器2 0。請參閱圖3，比較信號產生器2 0起動第一及第二比較信號UPDQ及D0WNDQ，使信號在邏輯高電位狀態，以回應合併測試模式信號PMDQ的邏輯高電位狀態，及外部同步測試信號MDQ — W的邏輯低電位狀態。邏輯高電位狀態的第一及第《· 二比較信號UPDQ及D0WNDQ初始化第一及第二比較器單元30 及40的操作，及同步測試資料線FDOi ( i = 0到31 )。當同步測試信號MDQ_W在邏輯高電位狀態，且合併測試模式信號P M D Q在邏輯高電位狀態時，比較信號產生器2 0對

O:\61\61649-910527.ptc 第10頁 508441 — 案號88121173 7/年f月曰修正五、發明說明（6)

分離測試信號UPDWONDQ在邏輯高電位狀態的回應是，產生邏輯高電位狀態的第一比較信號UPDQ及邏輯低電位狀態的弟一比較仏號D0WNDQ。弟一比較信號UPDQ在邏輯高電位狀態時，會起動第一比較器單元3 0的操作，並且，第二比較信號UPDQ在邏輯低電位狀態時，會封鎖第二比較器單元4〇的操作。另一方面，當同步測試信號MDQ一W在邏輯高電位狀態，且合併測試模式信號PMDQ在邏輯高電位狀態時，比較信號產生器20對分離測試信號UPDW0NDQ在邏輯低電位狀態的回應是，產生邏輯低電位狀態的第一比較信號UPDq及邏輯高電位狀態的第二比較信號DOWNDQ。第一比較信號 U P D Q在邏輯低電位狀態時，會封鎖第一比較器單元3 〇的操作，並且，第二比較信號UPDQ在邏輯高電位狀態時，會起動第二比較器單元4 0的操作。當合併測試模式信號PMDQ在邏輯高電位狀態時，比較信號產生器20對内部時序信號FRT的回應是，產生用以操作輸出驅動器5 0 (下文中將說明）的輸出驅動器啟動信號 FRTSC，其中内部時序信號FRt是以與外部時序信號（未顯示）同步方式產生的信號。

請參閱圖4，圖2的第一比較器單元3 0比較資料線F D 0 i (i = 0到1 5 )的資料線對，以回應邏輯高電位狀態的第一比較信號UPDQ，並產生作為結果的上層比較資料FC〇A丨（丨=〇到7 )。此處可以改變感測放大器4提供的資料線fd〇 i ( i = 0 到31)的總數，而本說明書則是以32條資料線FDOi (i = 0到 3 1 )作為範例。3 2條資料線F D 0 i ( i = 〇到3 1 )經過分類而成為兩組資料線群組，即，根據記憶體儲存格位置連接到資

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料線FDOi (i-0到31)的上層貧料線(i = 〇到is)及下岸資料線F D 0 i (i = 1 6到3 1 )。因此，上層資料線f D 〇 i (丨=〇到 1 5 )連接到第一比較器單元3 0，並由第一比較器單元3 〇接收。然後，互相比較上層資料線FDO i ( i = 〇到1 5 )的資料線對，並產生上層比較資料FCOAi (i = 〇到7)，作為比較的处

第一比較器單元3 0包括8個比較器3 1到3 8。第一比較器 31互相比車父第一及第一上層資料線FDOO及FD01。如果第上層資料線FDOO的資料與第二上層資料線FD〇1的資料都| 有相同的電位，即，邏輯高電位，則會開啟連接到接地ς 源的電晶體Τ Ν 2及Τ Ν 3，使節點Α的電位變成邏輯低電位。兒有兩個輸入之「反及」（NAND)閘ND1的輸出變成邏輯高電位，第一上層比較資料F CO A 0的電位變成邏輯低電位了二不論第一比較信號UPDQ的電位為何。如果第一上層資料 FDOO的資料與第二上層資料線FD01的資料都具有二的電位，即，邏輯低電位，則會開啟連接到接地的電晶體了^^ 及TN4，使節點A的電位變成邏輯低電位。有兩個輸入之「反及」（NAND)閘ND1的輸出變成邏輯高電位。因&此，一上層比較資料FCOAO的電位變成邏輯低電位。於是，，羅輯低電位的上層比較資料FCOAO表示第一上層資料^fd〇^ 的資料與第二上層資料線FD01的資料相同。

另一方面，如果第一上層資料線”⑽的資料在邏輯高電位狀態，且第二上層資料線FD〇l的資料在邏輯低電位二迅態，則會開啟連接到電源供應電壓（vcc)的電晶^ΤΡ2及 ΤΡ3，使節點Α的電位變成邏輯高電位。有兩個@輸入之「反

O:\61\61649-910527.ptc 第12頁 508441 修正 _案號 88121173 五、發明說明（8) 及」（NAND)閘ND1的輸出變成邏輯低電位，第一上層比較資料FCOAO的電位變成邏輯高電位，以回應第一比較信號 UPDQ及節點Α的高電位狀態。如果第一上層資料線F D0 0的資料是邏輯低電位，且第二上層資料線FD01的資料是邏輯高電位，則會開啟連接到電源供應電壓（v c c )的電晶體TP 1 及TP4，使節點A的電位變成邏輯高電位，有兩個輸入之「反及」（NAND)閘ND1的輸出變成邏輯低電位，以回應第一比較信號UPDQ及節點A的邏輯高電位狀態。因此，上層比較資料FCOAO的電位變成邏輯高電位。於是，邏輯高電位的上層比較資料FCOAO表示第一上層資料線FDOO的資料與第二上層資料線FD01的資料不同。接著，當第一比較信號UPDQ在邏輯低電位狀態時，無論第一上層資料線FDOO與第二上層資料線FD01的比較值為何，第一比較器3 1會輸出邏輯低電位狀態的上層比較資料 FCOAO。運用表示第一上層資料線FDOO的資料與第二上層資料線FD01的資料相同的邏輯低電位狀態之上層比較資料 FCOAO，使輸出驅動器50 (請參閱圖2)能夠輕易地確定連接到上層資料線與下層資料線的記憶體儲存格是否已產生缺陷。即，邏輯低電位狀態的上層比較資料FCqaO表示連接到上層資料線FD〇 i ( i =〇到1 5 )的記憶體儲存格沒有缺陷。參照圖5，圖2的第二比較器單元4 0的操作與上文說明之圖4的第一比較器單元3 〇的操作幾乎相同，除'了第二比較器單元40回應第二比較信號])0WNDQ，及比較下層資料線乂 FDOi (i = 16到32)以外。因為，為避免重複解說' 將不說

508441 案號 88121173 曰修正五'發明說明（9) 明第二比較器單元40。簡s之’第二比較器單元4 〇比較下層資料線ρ d 〇丨（丨=1 6 到3 2)的資料線對，以回應邏輯高電位狀態的第二比較信號D0WNDQ，並產生下層比較資料FC〇Bi ( i = 〇到7)。無論對邏輯低電位之第二比較信號DOWNDQ回應之比較下層資料線F D 0 i ( i = 1 6到3 1 )所取得的比較值為何，下層比較資料 FCOBO會在邏輯低電位狀態。當圖2的輸出驅動器5〇決定連接到上層資料線或下層資料線的記憶體儲存格是否已產生缺陷時，邏輯低電位的下層比較資料FCOBO表示連接到下層資料線F D 0 i ( i = 1 6到3 1 )的記憶體儲存格沒有缺陷。請參閱圖6，圖2的輸出驅動器5 0比較上層比較資料 FCOAi ( i=0到7)與下層比較資料FCOBi ( i = 〇到7)，並產生作為比較結果的合併資料T D 0 k ( k = 0到7 )，以回應輸出驅動器啟動#號F R T S C。現在將以第一輸出驅動器5 1作為範例，來說明輸出驅動器5 0的操作。第一，當第一上層比較資料F C 0 A 0的電位及下層比較資料FCOBO的電位在邏輯低電位狀態時，在第一輸出驅動器 51中的節點B (作為有兩個輸入之「反或」（n〇r)閘NR1的輸出）變成在邏輯高電位狀態。將開啟電晶體T N 1 0，以回應節點B及輸出驅動器啟動信號FRTSC的邏輯高電位狀態，使合併資料T D 0 0在邏輯低電位狀態。邏輯低電位狀態的合併資料T D 0 0代表連接到上層比較資料ρ C 〇 A 0的電位及下層比較資料FCOBO的記憶體儲存格沒有任何缺陷。第二，當上層比較資料FCOAO的電位在邏輯高電位狀態且下層比較資料F C 0 B 0的電位在邏輯低電位狀態時，在第

O:\61\6l649-910527.ptc 第14頁 508441 _案號88121173 车jT月夕日修正五、發明說明（10)

一輸出驅動器51中的節點B (作為有兩個輸入之「反或」 (N0R)閘NR1的輸出）變成在邏輯低電位狀態。將開啟電晶體TP1 0，以回應邏輯低電位狀態的節點b及邏輯高電位狀態的輸出驅動器啟動信號FRTSC，使合併資料TDOO在邏輯高電位狀態。邏輯高電位狀態的合併資料T D 0 0代表連接到上層比較資料FCOAO的記憶體儲存格及/或連接到下層比較賓料FCOBO的§己憶體儲存格有缺陷。如上文有關圖5的第二比較器單元4 0中的說明，邏輯低電位之第二比較信號 D0WNDQ代表連接到下層資料線FDOi ( i = 1 6到31 )的記憶體儲存格沒有缺陷，所以顯然地，連接到上層比較資料 F C 0 A 0的記憶體儲存格有缺陷。弟二，與上層比較資料FCOAO的電位在邏輯高電位狀態且下層比較資料FCOBO的電位在邏輯低電位狀態時相似，

當上層比較資料F C 0 A 0的電位在邏輯低電位狀態且下層比較資料FCOBO的電位在邏輯高電位狀態時，在第一輸出驅動器51中的節點B (作為有兩個輸入之「反或」（n〇r)閘 N R 1的輸出）變成在邏輯高電位狀態。在此情況下，邏輯高電位狀態的合併資料TDOO代表連接到上層比較資料“^^ 的記憶體儲存格及/或連接到不層比較資料FC〇B〇的記憶體儲存格有缺陷。如上文有關圖4的第一比較器單元3 〇中的說明，邏輯低電位之第一比較信號UPDQ代表連接到上層資料線FDO i ( i =0到1 5 )的記憶體儲存格沒有缺陷，所以顯然地，連接到下層比較資料FCOB〇的記憶體儲存格有缺陷。一最後，與上層比較資料Fc〇A〇的電位在邏輯高電位狀態且下層比較貢料FCOBO的電位在邏輯低電位狀態時相似，

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第15頁 508441 __案號88121173 车丨月〇?7曰倏正_ 五、發明說明（11)

當上層比較資料FCOAO的電位及下層比較資料pcOBO的電位都是在邏輯高電位狀態時，來自第一輸出驅動器51中的合併資料TDOO在邏輯高電位狀態。同樣地，在此情況下，邏輯高電位狀態的合併資料TDOO代表連接到上層比較資料 FCOAO的記憶體儲存格及/或連接到下層比較資料代〇^〇的記憶體儲存格有缺陷。但是，與上文有關圖4的第一比較器單元30中的說明及上文有關圖5的第一比較器單元4〇中的說明形成對比，而與傳統平行位元測試方法相似，其缺陷產生的程序為：為了回應同步測試信號MDq_W的邏輯低電位狀態，圖2的比較信號產生器2 〇會產生邏輯高電位狀態的第一及第二比較信號UPDQ及DOWNDQ，由邏輯高電位狀態的第一及第二比較信號UPDQ及D0WNDQ啟動第一及第二比較器單元30及40，再由第一及第二比較器單元3〇及4〇提供上層比較資料FCOAi (i = 〇到7)及下層比較資料pcoBi (丨=〇到7 )，由上層比較資料FCOA i ( i =0到7 )及下層比較資料 F C 0 B 1 ( 1 = 〇到7 )得知已產生缺陷。因此，難以確定連接到上層資料線F D 0 i ( i = 〇到1 5 )的記憶體儲存格或連接到下層資料線F DO i (i = 1 6到3 1 )的記憶體儲存格是否有產生的缺陷。、此處’利用由比較信號產生有缺陷的方式，輪流撤銷第一 DOWNDQ而成為邏輯低電位狀態低電位狀態時，代表接到上層憶體儲存格沒有缺陷，所以可缺陷。第二比較信號D0WNDQ在器2 0決定記憶體儲存格是否及第二比較信號UPDQ及。第一比較信號UPDQ在邏輯資料線F D 〇 i (丨=〇到1 5 )的記確定下層比較資料FCOB0有邏輯低電位狀態時，代表接

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到上層資料線F D〇 i ( i =丨6到3丨）的記憶體儲存格沒有缺陷’所以可確定上層比較資料FCOAO有缺陷。、之後’將合併資料TDOk (k=0到7)經由資料線切換單元6 傳輸到資料輸出緩衝器8，並輸出到輸出暫存區D〇ui。現在將請考圖2，說明合併資料線測試電路丨〇用以測試多條資料線F D 0 i ( i = 〇到3 1 )所執行的測試方法。第一步驟，比較信號產生器20起動第一及第二比較信號 UPDQ及DOWNDQ，以回應用以指示測試的合併測試模式信號 P M D Q及用以指不同時測試資料線D 0 i ( i = 〇到3 1 )的同步測試信號MDQ_W。第二步驟，用以回應第一及第二比較信號UPDq &d〇WNDq 的第一及第二比較器30及40同時比較資料線FDO i (卜〇到 31 第三步驟，經由輸出驅動器5 0產生作為第二步驟中比較結果的合併資料TDOk (k = 0到7)。此處，當確定資料TDOk (k = 0到7 )良好時，即完成合併資料線測試電路1 〇的測試。但是，當確定資料T D 0 k (k = 0到7 )有缺陷時，則執行第四步驟。第四步驟，比較信號產生器2 0輪流啟動第一及第二比較信號UPDQ及D0WNDQ，以回應合併測試模式信號PMDQ及分離測試信號UPD0WNDQ，以便分離並測試資料線FDOi ( i = 〇到 3 1 )。因此，將根據輪流啟動的第一及第二比較信號UPDQ 及D0WNDQ，產生上層比較資料FCOAi (i = 0到7)及下層比較資料FCOBi ( i = 0 到 7)。最後的步驟，根據第一及第二比較器的輸出（即，上層

O:\61\61649-910527.ptc 第17頁 508441 修正案號 88121173 五、發明說明（13) 比較資料FCOAi (i = 0到7)及下層比較資料FCOBi (i=0到 7))，輸出合併資料TDOk (k = 0到7)，以便確定缺陷儲存格的位置。如上文所述，用以組合及測試多條資料線之合併資料線測試電路，以及由該電路執行之測試方法，藉由同時測試信號來同時測試多條資料線，並偵測到缺陷時，將藉由分離測試信號將資料線分類成上層及下層資料線，藉此輕易地確定缺陷儲存格的位置。

雖然已參照特定具體實施例來說明本發明，但是顯而易見，熟知技藝的人士可對說明之具體實施例進行各種修改，而不脫離本發明的範疇與精神。例如，根據本發明的合併資料線測試電路中，3 2條資料線可分類成1 6條上層資料線及1 6條下層資料線，且成對地比較1 6條上層資料線，並將單階段比較結果作為上層比較資料輸出。然而，當資料線的數量增加時，可藉由像是兩階段或三階段之類的多階段比較的方.式，在某一階段中將比較結果連續互相比較，並且可作為上層比較資料輸出。因此，本發明依法有效的技術保護範圍必須由隨附的申請專利範圍決定。

O:\61\61649-910527.ptc 第18頁 508441 案號 88121173 7/年3月〇? 7曰修正圖式簡單說明元件符號說明表 1 同步半導體記憶體裝置 2 記憶體儲存格陣列區塊 4 感測放大器 6 資料線切換單元 8 資料出缓衝器 10 合併資料線測言式電路 20 比較信號產生器 30 第一比較器單元 3卜 -38 比較器 40 第比較器單元 4卜 -48 比較器 50 輸出驅動器 51 第 —^ 輸出驅動器

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Claims

508441 _案號88121173 f/年夕月日 ’修正_ 六、申請專利範圍 1 . 一種合併資料線測試電路，用以將多條資料線分類為上層及下層貧料線’並測試貧料分類之貨料線’該電路包括：一比較信號產生器，用以產生第一及第二比較信號’以回應用以指不將貢料線分成上層及下層資料線’然後測試的分離測試信號，及用以指示組合測試的合併測試模式信號；一第一比較器，用以比較上層資料線群組中的資料線，以回應第一比較信號；一第二比較器，用以比較下層資料線群組中的資料線，以回應第二比較信號；以及一驅動器，用以根據第一及第二比較單元的輸出將合併之資料輸出，以回應合併測試模式信號。 2. 如申請專利範圍第1項的合併資料線測試電路，其中分離測試信號是外部輸入，並用來輪流起動第一及第二比較信號。 3. 如申請專利範圍第1項的合併資料線測試電路，其中比’較信號產生器起動第一及第二比較信號，以回應合併測試模式信號，及用以指示同時測試資料線的同時測試信號。 4. 如申請專利範圍第1項的合併資料線測試電路，其中第一及第二比較器在啟動起動第一及第二比較信號時，互相比較上層資料線中的資料模式，並互相比較下層資料線中的資料模式，且當資料模型彼此不一致時，第一及第二

O:\61\61649-910527.ptc 第20頁 508441 案號 88121173 7/年夕月曰修正六、申請專利範圍比較單元產生信號，指示連接到上層或下層資料線的記憶體儲存格有缺陷。 5. —種由合併資料線測試電路執行的測試方法，用以組合及測試多條資料線，該方法包括下列的步驟： (a) 起動第一及第二比較信號，以回應用以指示組 ~ 合測試的合併測試模式信號，及回應用以指示同時測試資 . 料線的同時測試信號； (b) 利用回應第一及第二比較信號的第一及第二比較器同時比較資料線； (c) 輪流起動第一及第二比較信號，以回應用以指示將資料線分成上層及下層資料線，然後測試的分離測試馨信號，及用以指示組合測試的合併測試模式信號；以及 (d) 使用回應合併測試模式信號的驅動器，根據第一及苐二比較器的輸出將合併資料輸出。

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