KR20160004620A - 반도체 메모리 장치 - Google Patents

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KR20160004620A KR1020140083176A KR20140083176A KR20160004620A KR 20160004620 A KR20160004620 A KR 20160004620A KR 1020140083176 A KR1020140083176 A KR 1020140083176A KR 20140083176 A KR20140083176 A KR 20140083176A KR 20160004620 A KR20160004620 A KR 20160004620A
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Abstract

외부 명령 및 리프레쉬 제어 신호에 응답하여 제 1 리프레쉬 모드 신호 및 제 2 리프레쉬 모드 신호를 생성하는 리프레쉬 모드 선택부, 뱅크 어드레스 및 상기 제1 리프레쉬 모드 신호에 응답하여 제 1 로우 어드레스 증가 신호를 생성하는 제 1 리프레쉬 모드 제어부, 상기 제 2 리프레쉬 신호에 응답하여 제 2 로우 어드레스 증가 신호를 생성하는 제 2 리프레쉬 모드 제어부, 및 상기 제 1 및 제 2 로우 어드레스 증가 신호에 응답하여 로우 어드레스를 생성하는 로우 어드레스 생성부를 포함하며, 상기 제 1 리프레쉬 모드 제어부는 상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스가 지정하는 설정된 모든 뱅크가 활성화된 이후 상기 제 1 로우 어드레스 증가 신호를 인에이블시킨다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 메모리 장치는 데이터를 저장하는 방식에 따라 데이터를 유지하기 위한 동작을 수행하는 휘발성 메모리와 데이터를 유지하기 위한 동작이 불필요한 비휘발성 메모리로 분류할 수 있다.
휘발성 메모리를 포함하는 반도체 메모리 장치는 리프레쉬 동작을 수행함으로써, 데이터를 유지한다.
반도체 메모리 장치가 데이터를 안정적으로 유지하기 위한 리프레쉬 동작의 개발이 진행되고 있다.
본 발명은 안정적으로 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부 명령 및 리프레쉬 제어 신호에 응답하여 제 1 리프레쉬 모드 신호 및 제 2 리프레쉬 모드 신호를 생성하는 리프레쉬 모드 선택부; 뱅크 어드레스 및 상기 제1 리프레쉬 모드 신호에 응답하여 제 1 로우 어드레스 증가 신호를 생성하는 제 1 리프레쉬 모드 제어부; 상기 제 2 리프레쉬 신호에 응답하여 제 2 로우 어드레스 증가 신호를 생성하는 제 2 리프레쉬 모드 제어부; 및 상기 제 1 및 제 2 로우 어드레스 증가 신호에 응답하여 로우 어드레스를 생성하는 로우 어드레스 생성부를 포함하며, 상기 제 1 리프레쉬 모드 제어부는 상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스가 지정하는 설정된 모든 뱅크가 활성화된 이후 상기 제 1 로우 어드레스 증가 신호를 인에이블시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 뱅크 어드레스가 지정할 수 있는 모든 뱅크가 모두 지정되면 로우 어드레스 증가 신호를 인에이블시키는 리프레쉬 모드 제어부; 및 상기 로우 어드레스 증가 신호가 인에이블되면 로우 어드레스의 값을 증가시키는 로우 어드레스 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 리프레쉬 동작을 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 리프레쉬 모드 선택부의 구성도,
도 3은 도2의 제 1 리프레쉬 모드 제어부의 구성도,
도 4는 도 3의 뱅크 어드레스 생성부의 구성도,
도 5는 도 3의 로우 어드레스 제어부의 구성도,
도 6은 도 5의 뱅크 어드레스 비교부의 구성도,
도 7은 도 6의 비교 그룹 및 펄스 생성 그룹의 구성도,
도 8은 도 6의 래치 그룹의 구성도,
도 9는 도 7의 제 1 펄스 생성부의 구성도,
도 10은 도 5의 로우 어드레스 증가 제어부의 구성도,
도 11은 도 5의 로우 어드레스 증가 신호 생성부의 구성도,
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 리프레쉬 모드 선택부(100), 제 1 리프레쉬 모드 제어부(200), 제 2 리프레쉬 모드 제어부(300), 및 로우 어드레스 생성부(400)를 포함한다.
상기 리프레쉬 모드 선택부(100)는 외부 명령(CMD) 및 리프레쉬 제어 신호(REF_c)에 응답하여 상기 제 1 리프레쉬 모드 신호(REF_s) 및 제 2 리프레쉬 모드 신호(REF_a)를 생성한다. 예를 들어, 상기 리프레쉬 모드 선택부(100)는 상기 외부 명령(CMD)이 리프레쉬 명령이고 상기 리프레쉬 제어 신호(REF_c)가 인에이블되면 상기 제 1 리프레쉬 모드 신호(REF_s)를 인에이블시킨다. 상기 리프레쉬 모드 선택부(100)는 상기 외부 명령(CMD)이 리프레쉬 명령이고 상기 리프레쉬 제어 신호(REF_c)가 디스에이블되면 상기 제 2 리프레쉬 모드 신호(REF_a)를 인에이블시킨다. 이때, 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 반도체 메모리 장치는 뱅크 어드레스(BA<0:2>)에 의해 지정되는 뱅크의 리프레쉬 동작을 수행하는 싱글 뱅크 리프레쉬 모드일 수 있고, 상기 제 2 리프레쉬 모드 신호(REF_a)가 인에이블되면 반도체 메모리 장치는 동시에 모든 뱅크의 리프레쉬 동작을 수행하는 올 뱅크 리프레쉬 모드일 수 있다. 반도체 메모리 장치가 싱글 뱅크 리프레쉬 모드일 경우 상기 뱅크 어드레스(BA<0:2>)가 지정하는 뱅크의 로우 어드레스에 대한 리프레쉬 동작을 수행하고, 모든 뱅크의 동일한 로우 어드레스에 대한 리프레쉬 동작이 수행된 이후 로우 어드레스를 증가시켜 다시 리프레쉬 동작을 수행한다. 한편, 반도체 메모리 장치가 올 뱅크 리프레쉬 모드일 경우 동시에 모든 뱅크에 관해 리프레쉬 동작을 수행한다.
상기 제 1 리프레쉬 모드 제어부(200)는 상기 뱅크 어드레스(BA<0:2>) 및 상기 제 1 리프레쉬 모드 신호(REF_s)에 응답하여 제1 로우 어드레스 증가 신호(RRA_inc1)를 생성한다. 예를 들어, 상기 제 1 리프레쉬 모드 제어부(200)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>)가 지정하는 설정된 모든 뱅크가 활성화된 이후 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다. 더욱 상세히 설명하면, 실시예로서 설명하는 상기 뱅크 어드레스(BA<0:2>)는 8개의 뱅크를 지정할 수 있다. 그러므로, 도 1에 실시예로서 도시된 상기 제1 리프레쉬 모드 제어부(200)는 상기 뱅크 어드레스(BA<0:2>)가 지정할 수 있는 8개의 뱅크가 모두 활성화되면 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다. 또한 상기 제 1 리프레쉬 모드 제어부(200)는 상기 제 2 리프레쉬 모드 신호(REF_a)가 인에이블되면 초기화된다.
상기 제 2 리프레쉬 모드 제어부(300)는 상기 제 2 리프레쉬 모드 신호(REF_a)가 인에이블되면 제 2 로우 어드레스 증가 신호(RRA_inc2)를 인에이블시킨다.
상기 로우 어드레스 생성부(400)는 상기 제 1 및 제 2 로우 어드레스 증가 신호(RRA_inc1, RRA_inc2) 중 하나가 인에이블되면 로우 어드레스(RRA<0:N>)의 값을 증가시킨다.
상기 리프레쉬 모드 선택부(100)는 도 2에 도시된 바와 같이, 디코딩부(110), 및 선택 출력부(120)를 포함한다.
상기 디코딩부(110)는 상기 외부 명령(CMD)을 디코딩하여 상기 외부 명령(CMD)이 리프레쉬 명령일 경우 리프레쉬 신호(REF)를 인에이블시킨다.
상기 선택 출력부(120)는 상기 리프레쉬 제어 신호(REF_c)에 응답하여 인에이블된 상기 리프레쉬 신호(REF)를 상기 제 1 및 제 2 리프레쉬 모드 신호(REF_s, REF_a) 중 하나로서 출력한다. 예를 들어, 상기 선택 출력부(120)는 상기 리프레쉬 제어 신호(REF_c)가 인에이블되면 인에이블된 상기 리프레쉬 신호(REF)를 상기 제 1 리프레쉬 모드 신호(REF_s)로서 출력하고, 상기 리프레쉬 제어 신호(REF_c)가 디스에이블되면 인에이블된 리프레쉬 신호(REF)를 상기 제 2 리프레쉬 모드 신호(REF_a)로서 출력한다. 상기 선택 출력부(120)는 디먹스(demux)를 포함할 수 있다.
상기 제 1 리프레쉬 모드 제어부(200)는 도 3에 도시된 바와 같이, 뱅크 어드레스 생성부(210), 및 로우 어드레스 제어부(220)를 포함한다.
상기 뱅크 어드레스 생성부(210)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>)를 래치하여, 래치된 뱅크 어드레스(BA<0:2>)를 뱅크 어드레스(BA_REF<0:2>)로서 출력한다. 예를 들어, 상기 뱅크 어드레스 생성부(210)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>)의 각 비트를 래치하여 상기 뱅크 어드레스(BA_REF<0:2>)의 각 비트로서 출력하는 복수개의 래치부(도 4에 도시, 211, 212, 213)를 포함할 수 있다. 상기 뱅크 어드레스 생성부(210)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 래치부(211~213)를 포함할 수 있다.
상기 제 1 래치부(211)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>) 중 첫번째 비트(BA<0>)를 래치하여, 상기 뱅크 어드레스(BA_REF<0:2>) 중 첫번째 비트(BA_REF<0>)로서 출력한다.
상기 제 2 래치부(212)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>) 중 두번째 비트(BA<1>)를 래치하여 상기 뱅크 어드레스(BA_REF<0:2>) 중 두번재 비트(BA_REF<1>)로서 출력한다.
상기 제 3 래치부(213)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA<0:2>) 중 세번째 비트(BA<2>)를 래치하여 상기 뱅크 어드레스(BA_REF<0:2>) 중 세번째 비트(BA_REF<2>)로서 출력한다.
상기 로우 어드레스 제어부(220)는 상기 제1 리프레쉬 모드 신호(REF_s)가 인에이블되면 상기 뱅크 어드레스(BA_REF<0:2>)의 값이 복수개의 설정된 고정 코드(도 5에 도시, F_c0<0:2> ~ F_c7<0:2>)의 값들과 모두 일치하면 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다.
상기 로우 어드레스 제어부(220)는 도 5에 도시된 바와 같이, 뱅크 어드레스 비교부(221), 로우 어드레스 증가 제어부(222), 지연부(223), 및 로우 어드레스 증가 신호 생성부(224)를 포함한다.
상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 설정된 코드 값을 갖는 제 1 내지 제 8 고정 코드(F_c0<0:2>, F_c1<0:2>, F_c2<0:2>, F_c3<0:2>, F_c4<0:2>, F_c5<0:2>, F_c6<0:2>, F_c7<0:2>)의 값이 동일한지를 판단하여 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)를 생성한다. 예를 들어, 상기 리프레쉬 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 1 내지 제 8 고정 코드(F_c0<0:2> ~ F_c7<0:2>)의 값이 동일하면 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>) 중 해당하는 뱅크 어드레스 래치 신호를 인에이블시키고, 래치하여 출력하며, 어드레스 증가 판단 신호(RRA_d)가 인에이블되고 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:2>)가 모두 인에이블된 이후 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)를 모두 디스에이블시킨다. 더욱 상세히 설명하면 다음과 같다. 본 발명의 실시예에 따른 반도체 메모리 장치는 8개의 뱅크를 포함한다고 가정하고, 8개의 뱅크를 지정할 수 있는 3비트의 뱅크 어드레스(BA<0:2>)를 예로 하여 설명할 뿐 이에 한정하지 않는다. 상기 제 1 내지 제 8 고정 코드(F_c0<0:2> ~ F_c7<0:2>)는 8개의 뱅크와 대응된다. 상기 제 1 고정 코드(F_c0<0:2>)는 (0,0,0)의 값을 갖는다. 상기 제 2 고정 코드(F_c1<0:2>)는 (0,0,1)의 값을 갖는다. 상기 제 3 고정 코드(F_c2<0:2>)는 (0,1,0)의 값을 갖는다. 상기 제 4 고정 코드(F_c3<0:2>)는 (0,1,1)의 값을 갖는다. 상기 제 5 고정 코드(F_c4<0:2>)는 (1,0,0)의 값을 갖는다. 상기 제 6 고정 코드(F_c5<0:2>)는 (1,0,1)의 값을 갖는다. 상기 제 7 고정 코드(F_c6<0:2>)는 (1,1,0)의 값을 갖는다. 상기 제 8 고정 코드(F_c7<0:2>)는 (1,1,1)의 값을 갖는다. 예를 들어, 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 1 고정 코드(F_c0<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,0,0)이면 상기 제 1 뱅크 어드레스 래치 신호(BA_Lat<0>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 2 고정 코드(F_c1<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,0,1)이면 상기 제 2 뱅크 어드레스 래치 신호(BA_Lat<1>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 3 고정 코드(F_c2<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,1,0)이면 상기 제 3 뱅크 어드레스 래치 신호(BA_Lat<2>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 4 고정 코드(F_c3<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,1,1)이면 상기 제 4 뱅크 어드레스 래치 신호(BA_Lat<3>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 5 고정 코드(F_c4<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,0,0)이면 상기 제 5 뱅크 어드레스 래치 신호(BA_Lat<4>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 6 고정 코드(F_c5<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,0,1)이면 상기 제 6 뱅크 어드레스 래치 신호(BA_Lat<5>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 7 고정 코드(F_c6<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,1,0)이면 상기 제 7 뱅크 어드레스 래치 신호(BA_Lat<6>)를 인에이블시킨다. 상기 뱅크 어드레스 비교부(221)는 상기 뱅크 어드레스(BA_REF<0:2>)가 상기 제 8 고정 코드(F_c7<0:2>)와 동일하면 즉, 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,1,1)이면 상기 제 8 뱅크 어드레스 래치 신호(BA_Lat<7>)를 인에이블시킨다.
상기 로우 어드레스 증가 제어부(222)는 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)가 모두 인에이블되면 상기 어드레스 증가 판단 신호(RAA_d)를 인에이블시킨다. 이때, 상기 뱅크 어드레스 비교부(221)는 상기 어드레스 증가 판단 신호(RAA_d)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)를 초기화 즉, 디스에이블시킨다.
상기 지연부(223)는 상기 제1 리프레쉬 모드 신호(REF_s)를 지연시켜 지연 신호(REF_d)로서 출력한다.
상기 로우 어드레스 증가 신호 생성부(224)는 상기 지연 신호(REF_d)와 상기 어드레스 증가 판단 신호(RRA_d)가 모두 인에이블되면 상기 제 1 로우 어드레스 증가 신호(RAA_inc1)를 인에이블시킨다.
상기 뱅크 어드레스 비교부(221)는 도 6에 도시된 바와 같이, 비교 그룹(221-1), 펄스 생성 그룹(221-2), 래치 그룹(221-3), 및 래치 제어부(221-4)를 포함한다.
상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 1 내지 제 8 고정 코드(F_c0<0:2> ~ F_c7<0:2>) 각각의 값을 비교하여 제 1 내지 제 8 뱅크 감지 신호(BA_dec<0:7>)를 생성한다.
상기 비교 그룹(221-1)은 도 7에 도시된 바와 같이, 제 1 내지 제 8 비교부(221-1-1, 221-1-2, 221-1-3, 221-1-4, 221-1-5, 221-1-6, 221-1-7, 221-1-8)를 포함한다.
상기 제 1 비교부(221-1-1)은 상기 뱅크 어드레스(BA_REF<0:2)와 상기 제 1 고정 코드(F_c0<0:2>)가 동일하면 상기 제 1 뱅크 감지 신호(BA_dec<0>)를 인에이블시킨다.
상기 제 2 비교부(221-1-2)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 2 고정 코드(F_c1<0:2>)가 동일하면 상기 제 2 뱅크 감지 신호(BA_dec<1>)를 인에이블시킨다.
상기 제 3 비교부(221-1-3)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 3 고정 코드(F_c2<0:2>)가 동일하면 상기 제 3 뱅크 감지 신호(BA_dec<2>)를 인에이블시킨다.
상기 제 4 비교부(221-1-4)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 4 고정 코드(F_c3<0:2>)가 동일하면 상기 제 4 뱅크 감지 신호(BA_dec<3>)를 인에이블시킨다.
상기 제 5 비교부(221-1-5)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 5 고정 코드(F_c4<0:2>)가 동일하면 상기 제 5 뱅크 감지 신호(BA_dec<4>)를 인에이블시킨다.
상기 제 6 비교부(221-1-6)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 6 고정 코드(F_c5<0:2>)가 동일하면 상기 제 6 뱅크 감지 신호(BA_dec<5>)를 인에이블시킨다.
상기 제 7 비교부(221-1-7)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 7 고정 코드(F_c6<0:2>)가 동일하면 상기 제 7 뱅크 감지 신호(BA_dec<6>)를 인에이블시킨다.
상기 제 8 비교부(221-1-8)는 상기 뱅크 어드레스(BA_REF<0:2>)와 상기 제 8 고정 코드(F_c7<0:2>)가 동일하면 상기 제 8 뱅크 감지 신호(BA_dec<7>)를 인에이블시킨다. 이때, 상기 제 1 내지 제 8 비교부(221-1-1 ~221-1-8)는 디코더로 구성될 수 있다.
상기 펄스 생성 그룹(221-2)은 상기 제 1 내지 제 8 뱅크 감지 신호(BA_dec<0:7>) 각각의 라이징 에지 및 폴링 에지에서 제 1 내지 제 8 라이징 펄스(Dec_R<0:7>), 및 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>)를 생성한다.
상기 펄스 생성 그룹(221-2)은 도 7에 도시된 바와 같이, 제 1 내지 제 8 펄스 생성부(221-2-1, 221-2-2, 221-2-3, 221-2-4, 221-2-5, 221-2-6, 221-2-7, 221-2-8)를 포함한다.
상기 제 1 펄스 생성부(221-2-1)는 상기 제 1 뱅크 감지 신호(BA_dec<0>)의 라이징 에지에서 상기 제 1 라이징 펄스(Dec_R<0>)를 생성하고, 상기 제 1 뱅크 감지 신호(BA_dec<0>)의 폴링 에지에서 상기 제 1 폴링 펄스(Dec_F<0>)를 생성한다.
상기 제 2 펄스 생성부(221-2-2)는 상기 제 2 뱅크 감지 신호(BA_dec<1>)의 라이징 에지에서 상기 제 2 라이징 펄스(Dec_R<1>)를 생성하고, 상기 제 2 뱅크 감지 신호(BA_dec<1>)의 폴링 에지에서 상기 제 2 폴링 펄스(Dec_F<1>)를 생성한다.
상기 제 3 펄스 생성부(221-2-3)는 상기 제 3 뱅크 감지 신호(BA_dec<2>)의 라이징 에지에서 상기 제 3 라이징 펄스(Dec_R<2>)를 생성하고, 상기 제 3 뱅크 감지 신호(BA_dec<2>)의 폴링 에지에서 상기 제 3 폴링 펄스(Dec_F<2>)를 생성한다.
상기 제 4 펄스 생성부(221-2-4)는 상기 제 4 뱅크 감지 신호(BA_dec<3>)의 라이징 에지에서 상기 제 4 라이징 펄스(Dec_R<3>)를 생성하고, 상기 제 4 뱅크 감지 신호(BA_dec<3>)의 폴링 에지에서 상기 제 4 폴링 펄스(Dec_F<3>)를 생성한다.
상기 제 5 펄스 생성부(221-2-5)는 상기 제 5 뱅크 감지 신호(BA_dec<4>)의 라이징 에지에서 상기 제 5 라이징 펄스(Dec_R<4>)를 생성하고, 상기 제 5 뱅크 감지 신호(BA_dec<4>)의 폴링 에지에서 상기 제 5 폴링 펄스(Dec_F<4>)를 생성한다.
상기 제 6 펄스 생성부(221-2-6)는 상기 제 6 뱅크 감지 신호(BA_dec<5>)의 라이징 에지에서 상기 제 6 라이징 펄스(Dec_R<5>)를 생성하고, 상기 제 6 뱅크 감지 신호(BA_dec<5>)의 폴링 에지에서 상기 제 6 폴링 펄스(Dec_F<5>)를 생성한다.
상기 제 7 펄스 생성부(221-2-7)는 상기 제 7 뱅크 감지 신호(BA_dec<6>)의 라이징 에지에서 상기 제 7 라이징 펄스(Dec_R<6>)를 생성하고, 상기 제 7뱅크 감지 신호(BA_dec<6>)의 폴링 에지에서 상기 제 7 폴링 펄스(Dec_F<6>)를 생성한다.
상기 제 8 펄스 생성부(221-2-8)는 상기 제 8 뱅크 감지 신호(BA_dec<7>)의 라이징 에지에서 상기 제 8 라이징 펄스(Dec_R<7>)를 생성하고, 상기 제 8 뱅크 감지 신호(BA_dec<7>)의 폴링 에지에서 상기 제 8 폴링 펄스(Dec_F<7>)를 생성한다.
상기 래치 그룹(221-3)은 래치 제어 신호(Lat_c)에 따라 상기 제 1 내지 제 8 라이징 펄스(Dec_R<0:7>)의 인에이블 구간을 각각 래치하여 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)로서 출력한다. 상기 래치 그룹(221-3)은 상기 래치 제어 신호(Lat_c)가 디스에이블되면 상기 제 1 내지 제 8 라이징 펄스(Dec_R<0:7>)의 인에이블 구간을 래치하여 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)로서 출력하고, 상기 래치 제어 신호(Lat_c)가 인에이블되면 자신이 래치하고 있는 값을 초기화 즉, 디스에이블시킨다.
상기 래치 그룹(221-3)은 도8에 도시된 바와 같이, 제 1 내지 제 8 래치부(221-3-1 ~ 221-3-8)를 포함한다.
상기 제 1 래치부(221-3-1)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 1 라이징 펄스(Dec_R<0>)가 인에이블되면, 즉 하이 레벨이 되면 상기 제 1 뱅크 어드레스 래치 신호(BA_Lat<0>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 1 뱅크 어드레스 래치 신호(BA_Lat<0>)의 인에이블 상태를 유지한다.
상기 제 2 래치부(221-3-2)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 2 라이징 펄스(Dec_R<1>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 2 뱅크 어드레스 래치 신호(BA_Lat<1>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 2 뱅크 어드레스 래치 신호(BA_Lat<1>)의 인에이블 상태를 유지한다.
상기 제 3 래치부(221-3-3)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 3 라이징 펄스(Dec_R<2>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 3 뱅크 어드레스 래치 신호(BA_Lat<2>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 3 뱅크 어드레스 래치 신호(BA_Lat<2>)의 인에이블 상태를 유지한다.
상기 제 4 래치부(221-3-4)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 4 라이징 펄스(Dec_R<3>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 4 뱅크 어드레스 래치 신호(BA_Lat<3>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 4 뱅크 어드레스 래치 신호(BA_Lat<3>)의 인에이블 상태를 유지한다.
상기 제 5 래치부(221-3-5)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 5 라이징 펄스(Dec_R<4>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 5 뱅크 어드레스 래치 신호(BA_Lat<4>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 5 뱅크 어드레스 래치 신호(BA_Lat<4>)의 인에이블 상태를 유지한다.
상기 제 6 래치부(221-3-6)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 6 라이징 펄스(Dec_R<5>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 6 뱅크 어드레스 래치 신호(BA_Lat<5>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 6 뱅크 어드레스 래치 신호(BA_Lat<5>)의 인에이블 상태를 유지한다.
상기 제 7 래치부(221-3-7)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 7 라이징 펄스(Dec_R<6>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 7 뱅크 어드레스 래치 신호(BA_Lat<6>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 7 뱅크 어드레스 래치 신호(BA_Lat<6>)의 인에이블 상태를 유지한다.
상기 제 8 래치부(221-3-8)는 상기 래치 제어 신호(Lat_c)가 디스에이블되고 상기 제 8 라이징 펄스(Dec_R<7>)가 인에이블되면 즉, 하이 레벨이 되면 상기 제 8 뱅크 어드레스 래치 신호(BA_Lat<7>)를 인에이블시키고, 상기 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 8 뱅크 어드레스 래치 신호(BA_Lat<7>)의 인에이블 상태를 유지한다. 이때, 상기 제 1 내지 제 8 래치부(221-3-1 ~ 221-3-8) 각각은 SR 래치 회로를 포함할 수 있다.
상기 래치 제어부(221-4)는 상기 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>) 중 가장 나중에 생성된 폴링 펄스를 상기 래치 제어 신호(Lat_c)로서 출력하거나, 상기 제 2 리프레쉬 모드 신호(REF_a)를 상기 래치 제어 신호(Lat_c)로서 출력한다. 예를 들어, 상기 래치 제어부(221-4)는 상기 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>) 및 상기 어드레스 증가 판단 신호(RRA_d)에 응답하여 상기 래치 제어 신호(Lat_c)를 생성한다. 상기 래치 제어부(221-4)는 상기 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>) 중 상기 어드레스 증가 판단 신호(RRA_d)의 인에이블 구간과 인에이블 구간이 겹치는 폴링 펄스를 상기 래치 제어 신호(Lat_c)로서 출력한다. 또한 상기 래치 제어부(221-4)는 상기 제 2 리프레쉬 모드 신호(REF_a)를 상기 래치 제어 신호(Lat_c)로서 출력한다.
상기 래치 제어부(221-4)는 제 1 및 제 2 노어 게이트(NOR1, NOR2), 제 1 내지 제 3 인버터(IV1, IV2, IV3), 및 제 1 낸드 게이트(ND1)를 포함한다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 노어 게이트(NOR1)의 출력 신호를 입력 받아 폴링 신호(F_s)로서 출력한다. 상기 제 1 낸드 게이트(ND1)는 상기 어드레스 증가 판단 신호(RRA_d) 및 상기 폴링 신호(F_s)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받는다. 상기 제 2 노어 게이트(NOR2)는 상기 제 2 인버터(IV2)의 출력 신호와 상기 제2 리프레쉬 모드 신호(REF_a)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 노어 게이트(NOR2)의 출력 신호를 입력 받아 상기 래치 제어 신호(Lat_c)로서 출력한다.
상기 제 1 내지 제 8 펄스 생성부(221-2-1 ~ 221-2-8) 각각은 구성이 동일하며 다만, 입력되는 신호와 출력되는 신호만이 다를 뿐이다. 상기 제 1 펄스 생성부(221-2-1)의 구성만을 설명함으로써, 나머지 펄스 생성부(221-2-2 ~ 221-2-8)의 구성 설명을 대신한다.
상기 제 1 펄스 생성부(221-2-1)는 도 9에 도시된 바와 같이, 지연부(221-2-1-1), 제 4 및 제 5 인버터(IV4, IV5), 제 2 낸드 게이트(ND2), 제 3 노어 게이트(NOR3)를 포함한다. 상기 지연부(221-2-1-1)는 상기 제 1 뱅크 감지 신호(BA_dec<0>)를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 지연부(221-2-1-1)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 뱅크 감지 신호(BA_dec<0>) 및 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 제 1 라이징 펄스(Dec_R<0>)를 출력한다. 상기 제 3 노어 게이트(NOR3)는 상기 제 1 뱅크 감지 신호(BA_dec<0>) 및 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 제 1 폴링 펄스(Dec_F<0>)를 출력한다.
상기 제 1 펄스 생성부(221-2-1)는 상기 제 1 뱅크 감지 신호(BA_dec<0>)의 라이징 타이밍에 인에이블되는 상기 제1 라이징 펄스(Dec_R<0>)를 생성하고, 상기 제 1 뱅크 감지 신호(BA_dec<0>)의 폴링 타이밍에 인에이블되는 상기 제 1 폴링 펄스(Dec_F<0>)를 생성한다.
도 5에 도시된 상기 로우 어드레스 증가 제어부(222)는 도 10에 도시된 바와 같이, 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)가 모두 인에이블되면 상기 어드레스 증가 판단 신호(RRA_d)를 인에이블시킨다. 더욱 상세히 설명하면, 상기 로우 어드레스 증가 제어부(222)는 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)의 인에이블 구간이 모두 겹치는 인에이블 구간을 갖는 상기 어드레스 증가 판단 신호(RRA_d)를 생성한다.
상기 로우 어드레스 증가 제어부(222)는 제 3 낸드 게이트(ND3) 및 제 6 인버터(IV6)를 포함한다. 상기 제 3 낸드 게이트(ND3)는 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 어드레스 증가 판단 신호(RRA_d)를 출력한다.
도 5에 도시된 상기 로우 어드레스 증가 신호 생성부(224)는 상기 어드레스 증가 판단 신호(RRA_d)와 상기 지연 신호(REF_d)가 모두 인에이블되면 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다. 상기 로우 어드레스 증가 신호 생성부(224)는 도 11에 도시된 바와 같이, 제 4 낸드 게이트(ND4) 및 제 7 인버터(IV7)를 포함한다. 상기 제 4 낸드 게이트(ND4)는 상기 어드레스 증가 판단 신호(RRA_d) 및 상기 지연 신호(REF_d)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받아 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 12을 참조하여 설명하면 다음과 같다.
도 12에서는 뱅크 어드레스(BA<0:2>)를 십진수로 표현하였다. BA가 0이면 뱅크 어드레스(BA<0:2>)가 (0,0,0)의 값을 갖고, BA가 1이면 뱅크 어드레스(BA<0:2>)가 (0,0,1)의 값을 갖는다는 것을 의미한다.
커맨드(CMD)가 리프레쉬 명령이고 리프레쉬 제어 신호(REF_c)가 인에이블되면 제 1 리프레쉬 모드 신호(REF_s)를 인에이블시킨다. 상기 리프레쉬 제어 신호(REF_c)가 인에이블된 상태에서 리프레쉬 명령인 상기 커맨드(CMD)가 연속적으로 입력되어 도 10과 같이 상기 제 1 리프레쉬 모드 신호(REF_s)가 반복적으로 인에이블된다.
도 3의 뱅크 어드레스 생성부(210)는 상기 제 1 리프레쉬 모드 신호(REF_s)가 인에이블될 때마다 상기 뱅크 어드레스(BA<0:2>)를 래치하여 뱅크 어드레스(BA<0:2>)로서 출력한다.
도 6의 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)와 제 1 내지 제 8 고정 코드(F_c0<0:2> ~ F_c7<0:2>) 각각을 비교하여 제 1 내지 제 8 뱅크 감지 신호(BA_dec<0:7>)를 생성한다. 상기 제 1 내지 제 8 고정 코드(F_c0<0:2> ~ F_c7<0:2>)는 (0,0,0) ~ (1,1,1)의 값을 갖는다.
그러므로, 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,0,0)의 값(십진수: 0)일 경우 상기 제 1 뱅크 감지 신호(BA_dec<0>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,0,1)의 값(십진수: 1)일 경우 상기 제 2 뱅크 감지 신호(BA_dec<1>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,1,0)의 값(십진수: 2)일 경우 상기 제 3 뱅크 감지 신호(BA_dec<2>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (0,1,1)의 값(십진수: 3)일 경우 상기 제 4 뱅크 감지 신호(BA_dec<3>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,0,0)의 값(십진수: 4)일 경우 상기 제 5 뱅크 감지 신호(BA_dec<4>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,0,1)의 값(십진수: 5)일 경우 상기 제 6 뱅크 감지 신호(BA_dec<5>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,1,0)의 값(십진수: 6)일 경우 상기 제 7 뱅크 감지 신호(BA_dec<6>)를 인에이블시킨다. 상기 비교 그룹(221-1)은 상기 뱅크 어드레스(BA_REF<0:2>)가 (1,1,1)의 값(십진수: 7)일 경우 상기 제 8 뱅크 감지 신호(BA_dec<7>)를 인에이블시킨다.
상기 펄스 생성 그룹(221-2)은 상기 제 1 내지 제 8 뱅크 감지 신호(BA_dec<0:7>) 각각의 라이징 에지와 폴링 에지에서 제 1 내지 제 8 라이징 펄스(Dec_R<0:7>) 및 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>)를 생성한다. 도 10에서는 제 1 및 제 8 라이징 펄스(Dec_R<0>, Dec_R<7>) 및 제 1 및 제 8 폴링 펄스(Dec_F<0>, Dec_F<7>)만을 도시하였다.
상기 래치 그룹(221-3)은 상기 제 1 내지 제 8 라이징 펄스(Dec_R<0:7>) 각각이 인에이블되면 해당하는 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)가 인에이블된다. 이때, 상기 래치 그룹(221-3)은 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)가 인에이블되면 래치 제어 신호(Lat_c)가 인에이블될 때까지 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)의 인에이블 상태를 유지시킨다.
도 5의 로우 어드레스 증가 제어부(222)는 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)의 인에이블 구간이 모두 오버랩(overlap)되는 인에이블 구간을 갖는 어드레스 증가 판단 신호(RRA_d)를 생성한다. 즉 상기 리프레쉬 로우 어드레스 증가 제어부(222)는 상기 제1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)가 모두 인에이블되면 상기 어드레스 증가 판단 신호(RRA_d)를 인에이블시킨다.
다시 설명하면, 도 5의 로우 어드레스 증가 제어부(222)는 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>) 중 제일 나중에 인에이블되는 뱅크 어드레스 래치 신호(도 10에서는 제 8 뱅크 어드레스 래치 신호(BA_Lat<7>)를 상기 어드레스 증가 판단 신호(RRA_d)로서 출력한다.
도 6의 래치 제어 신호 생성부(221-4)는 상기 제 1 내지 제 8 폴링 펄스(Dec_F<0:7>) 중 상기 어드레스 증가 판단 신호(RRA_d)의 인에이블 구간에서 생성된 폴링 펄스(도 10에서는 제일 나중에 생성된 제 7 폴링 펄스(Dec_F<7>))를 상기 래치 제어 신호(Lat_c)로서 출력한다.
상기 래치 제어 신호(Lat_c)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스 래치 신호(BA_Lat<0:7>)은 모두 디스에이블된다.
도 5에 도시된 로우 어드레스 증가 신호 생성부(223)는 지연 신호(REF_d)와 상기 어드레스 증가 판단 신호(RRA_d)가 모두 인에이블되면 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다. 즉, 상기 로우 어드레스 증가 신호 생성부(223)는 상기 어드레스 증가 판단 신호(RRA_d)의 인에이블 구간과 인에이블 구간이 겹치는 상기 지연 신호(REF_d)를 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)로서 출력한다.
도 12을 참조하면, 뱅크 어드레스(BA<0:2>)가 0~3까지 증가한 이후 0이 되었다가 4~7까지 증가한 것을 볼 수 있다.
이때, 본 발명의 실시예에 따른 반도체 메모리 장치는 제일 처음 뱅크 어드레스(BA<0:2>)가 0일 경우 상기 제 1 뱅크 어드레스 래치 신호(BA_Lat<0>)를 인에이블시켜 유지함으로써, 다시 뱅크 어드레스(BA<0:2>)가 0의 값을 갖더라도 상기 제 1 뱅크 어드레스 래치 신호(BA_Lat<0>)는 인에이블 상태를 유지한다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 뱅크 어드레스가 중복된 값을 갖더라도 설정된 값들을 모두 만족시키고, 그 중 제일 나중에 설정된 값을 갖는 뱅크 어드레스가 입력되면 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시킨다. 상기 제 1 로우 어드레스 증가 신호(RRA_inc1)가 인에이블되면 도 1에 도시된 로우 어드레스 생성부(400)는 로우 어드레스(RRA<0:N>)의 값을 증가시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 정리하면 다음과 같다.
커맨드(CMD)가 리프레쉬 명령일 경우 리프레쉬 제어 신호(REF_c)에 따라 제 1 리프레쉬 모드 신호(REF_s) 및 제 2 리프레쉬 모드 신호(REF_a)가 선택적으로 인에이블된다. 이때, 상기 제 1 리프레쉬 모드 신호(REF_s)는 뱅크 어드레스(BA<0:2>)에 의해 지정되는 뱅크를 리프레쉬하도록 하는 것이고, 상기 제 2 리프레쉬 모드 신호(REF_a)는 모든 뱅크를 동시에 리프레쉬하도록 하는 것이다. 그러므로, 상기 제 2 리프레쉬 모드 신호(REF_a)가 인에이블될 때마다 제 2 리프레쉬 모드 제어부(300)는 제 2 로우 어드레스 증가 신호(RRA_inc2)를 인에이블시켜 로우 어드레스(RAA<0:N>)를 증가시킨다. 또한 상기 제 1 리프레쉬 모드 신호(REF_s)는 상기 뱅크 어드레스(BA<0:2>)가 모든 뱅크들을 지정한 이후 제 1 로우 어드레스 증가 신호(RRA_inc1)를 인에이블시켜 상기 로우 어드레스(RAA<0:N>)를 증가시킨다. 예를 들면, 상기 제 1 리프레쉬 모드 신호(REF_s)에 의한 리프레쉬 동작은 순차적으로 모든 뱅크에 동일한 로우 어드레스에 관한 리프레쉬 동작이 모두 수행된 이후 로우 어드레스를 증가시켜 다시 순차적으로 모든 뱅크에 증가된 로우 어드레스에 관한 리프레쉬 동작을 수행하는 것이다. 상기 제 1 리프레쉬 모드 신호(REF_s)에 관한 리프레쉬 동작이 수행될 때 중복되는 뱅크 어드레스는 리프레쉬 동작에 아무런 영향을 끼치지 않는다. 그러므로, 본 발명의 실시예에 따른 반도체 메모리 장치는 안정된 리프레쉬 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 외부 명령 및 리프레쉬 제어 신호에 응답하여 제 1 리프레쉬 모드 신호 및 제 2 리프레쉬 모드 신호를 생성하는 리프레쉬 모드 선택부;
    뱅크 어드레스 및 상기 제1 리프레쉬 모드 신호에 응답하여 제 1 로우 어드레스 증가 신호를 생성하는 제 1 리프레쉬 모드 제어부;
    상기 제 2 리프레쉬 모드 신호에 응답하여 제 2 로우 어드레스 증가 신호를 생성하는 제 2 리프레쉬 모드 제어부; 및
    상기 제 1 및 제 2 로우 어드레스 증가 신호에 응답하여 로우 어드레스를 생성하는 로우 어드레스 생성부를 포함하며,
    상기 제 1 리프레쉬 모드 제어부는 상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스가 지정하는 설정된 모든 뱅크가 활성화된 이후 상기 제 1 로우 어드레스 증가 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 리프레쉬 모드 제어부는
    상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스를 래치하여, 래치된 상기 뱅크 어드레스를 뱅크 어드레스로서 출력하는 뱅크 어드레스 생성부, 및
    상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스의 값이 복수개의 설정된 고정 코드의 값들과 모두 일치하면 상기 제 1 로우 어드레스 증가 신호를 인에이블시키는 로우 어드레스 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 뱅크 어드레스 생성부는
    상기 제 1 리프레쉬 모드 신호가 인에이블되면 상기 뱅크 어드레스의 각 비트를 래치하여 상기 뱅크 어드레스의 각 비트로서 출력하는 복수개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 로우 어드레스 제어부는
    상기 뱅크 어드레스와 상기 복수개의 설정된 고정 코드의 값이 동일한지를 판단하여 복수개의 뱅크 어드레스 래치 신호를 생성하는 뱅크 어드레스 비교부,
    상기 복수개의 뱅크 어드레스 래치 신호에 응답하여 어드레스 증가 신호를 생성하는 로우 어드레스 증가 제어부,
    상기 제 1 리프레쉬 모드 신호를 지연시켜 지연 신호를 생성하는 지연부, 및
    상기 어드레스 증가 신호와 상기 지연 신호가 모두 인에이블되면 상기 제 1 로우 어드레스 증가 신호를 인에이블시키는 로우 어드레스 증가 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 뱅크 어드레스 비교부는
    상기 뱅크 어드레스와 상기 복수개의 설정된 고정 코드의 값이 동일하면 상기 복수개의 뱅크 어드레스 래치 신호 중 해당하는 신호를 인에이블시키고, 래치하여 출력하며,
    상기 어드레스 증가 판단 신호가 인에이블되고 상기 복수개의 뱅크 어드레스 래치 신호가 모드 인에이블된 이후 상기 복수개의 뱅크 어드레스 래치 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 뱅크 어드레스 비교부는
    상기 뱅크 어드레스와 상기 복수개의 설정된 고정 코드 각각의 값을 비교하여 복수개의 뱅크 감지 신호를 생성하는 복수개의 비교부를 포함하는 비교 그룹,
    상기 복수개의 뱅크 감지 신호 각각의 라이징 에지 및 폴링 에지에서 복수개의 라이징 펄스 및 복수개의 폴링 펄스를 생성하는 복수개의 펄스 생성부를 포함하는 펄스 생성 그룹,
    래치 제어 신호에 따라 상기 복수개의 라이징 펄스의 인에이블 구간을 각각 래치하여 상기 복수개의 뱅크 어드레스 래치 신호로서 출력하는 복수개의 래치부를 포함하는 래치 그룹, 및
    상기 어드레스 증가 판단 신호에 응답하여 상기 복수개의 폴링 펄스 중 가장 나중에 생성된 폴링 펄스를 래치 제어 신호로서 출력하는 래치 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수개의 래치부 각각은
    상기 래치 제어 신호가 디스에이블되면 상기 라이징 펄스의 인에이블 구간을 래치하여 상기 뱅크 어드레스 래치 신호로서 출력하고, 상기 래치 제어 신호가 인에이블되면 자신이 래치하고 있는 값을 초기화시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 로우 어드레스 증가 제어부는
    상기 복수개의 뱅크 어드레스 래치 신호가 모두 인에이블되면 상기 어드레스 증가 판단 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 리프레쉬 동작시 뱅크 어드레스가 지정할 수 있는 모든 뱅크가 모두 지정되면 로우 어드레스 증가 신호를 인에이블시키는 리프레쉬 모드 제어부; 및
    상기 로우 어드레스 증가 신호가 인에이블되면 로우 어드레스의 값을 증가시키는 로우 어드레스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 리프레쉬 모드 제어부는
    리프레쉬 모드 신호가 인에이블될 때마다 상기 뱅크 어드레스를 래치하여 뱅크 어드레스를 생성하는 뱅크 어드레스 생성부, 및
    상기 뱅크 어드레스 및 상기 리프레쉬 모드 신호에 응답하여 상기 로우 어드레스 증가 신호를 생성하는 로우 어드레스 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 로우 어드레스 제어부는
    상기 뱅크 어드레스와 복수개의 고정 코드를 비교하여 복수개의 뱅크 어드레스 래치 신호를 생성하는 뱅크 어드레스 비교부,
    상기 복수개의 뱅크 어드레스 래치 신호가 모두 인에이블되면 어드레스 증가 판단 신호를 인에이블시키는 로우 어드레스 증가 제어부,
    상기 리프레쉬 모드 신호를 지연시켜 지연 신호를 생성하는 지연부, 및
    상기 지연 신호와 상기 어드레스 증가 판단 신호가 모두 인에이블되면 상기 로우 어드레스 증가 신호를 인에이블시키는 로우 어드레스 증가 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 뱅크 어드레스 비교부는
    상기 뱅크 어드레스가 상기 복수개의 고정 코드 각각과 일치할 때마다 상기 복수개의 뱅크 어드레스 래치 신호 중 해당하는 뱅크 어드레스 래치 신호를 인에이블시키고, 상기 어드레스 증가 판단 신호가 인에이블되 때까지 인에이블된 뱅크 어드레스 래치 신호를 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 뱅크 어드레스 비교부는
    상기 뱅크 어드레스와 상기 복수개의 고정 코드 각각을 비교하여 복수개의 뱅크 감지 신호를 생성하는 복수개의 비교부를 포함하는 비교 그룹,
    상기 복수개의 뱅크 감지 신호의 라이징 에지 및 폴링 에지에서 복수개의 라이징 펄스 및 복수개의 폴링 펄스를 생성하는 복수개의 펄스 생성부를 포함하는 펄스 생성 그룹,
    상기 복수개의 라이징 펄스의 인에이블 레벨을 래치하여 상기 복수개의 뱅크 어드레스 래치 신호로서 출력하고, 래치 제어 신호에 응답하여 상기 복수개의 뱅크 어드레스 래치 신호를 모두 디스에이블시키는 복수개의 래치부를 포함하는 래치 그룹, 및
    상기 복수개의 폴링 펄스 중 상기 어드레스 증가 판단 신호의 인에이블 구간과 인에이블 구간이 겹치는 폴링 펄스를 상기 래치 제어 신호로서 출력하거나 상기 제 2리프레쉬 신호를 상기 래치 제어 신호로서 출력하는 래치 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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