JPS58100290A - Ｃｍｏｓ−ｒａｍ - Google Patents
Ｃｍｏｓ−ｒａｍInfo
- Publication number
- JPS58100290A JPS58100290A JP56198546A JP19854681A JPS58100290A JP S58100290 A JPS58100290 A JP S58100290A JP 56198546 A JP56198546 A JP 56198546A JP 19854681 A JP19854681 A JP 19854681A JP S58100290 A JPS58100290 A JP S58100290A
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- JP
- Japan
- Prior art keywords
- circuit
- type mosfet
- signal
- memory
- address
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＯＭＯ＋３（相桶型金城絶杆物牛導本）で
構成されたスタティック型ＲＡＭ（ランタム・アクセス
−メモリ）に関する。
構成されたスタティック型ＲＡＭ（ランタム・アクセス
−メモリ）に関する。
０ＭＯ８−ＲＡＭのアドレスバッファ（ロ）路として、
第１図に示すような回路が考えられている。
第１図に示すような回路が考えられている。
この回路は、外部端子からのアドレスＱ号會受けるｎチ
ャンネルＭＯ８ＦＫＴＱ、 とｐチャンネルＭＯ８Ｆ
ｆｆｉＴＱ、とて構成さｊｑ、１ａｕｏｓインバ一タ回
路と、上記ＭＯ８ＦＦｌｉＴＱ、、Ｖｃｆｉ列接続され
たｎチャンネルＭ Ｏ８Ｆ Ｅ Ｔ ＱＢ と、上Ｗｌ
’ｊ ’０８ Ｆ Ｅｌｌ Ｔ Ｑ 、と電源１圧”Ｄ
Ｄとの間に直列接離されたｐチャンネルＭＯ８ＦＢｎＴ
Ｇ１４どで構成され、上＠（ｊＭＯ８ＦＥＴＱ、、Ｑ４
のゲートには、チップ選択信号ＯＦｉが目」加されてい
る。
ャンネルＭＯ８ＦＫＴＱ、 とｐチャンネルＭＯ８Ｆ
ｆｆｉＴＱ、とて構成さｊｑ、１ａｕｏｓインバ一タ回
路と、上記ＭＯ８ＦＦｌｉＴＱ、、Ｖｃｆｉ列接続され
たｎチャンネルＭ Ｏ８Ｆ Ｅ Ｔ ＱＢ と、上Ｗｌ
’ｊ ’０８ Ｆ Ｅｌｌ Ｔ Ｑ 、と電源１圧”Ｄ
Ｄとの間に直列接離されたｐチャンネルＭＯ８ＦＢｎＴ
Ｇ１４どで構成され、上＠（ｊＭＯ８ＦＥＴＱ、、Ｑ４
のゲートには、チップ選択信号ＯＦｉが目」加されてい
る。
これらのＭＯ８ＦＥｉＴＱｌ 、Ｑ４を設けた理由は、
次のとおりである。すなわち、ＲＡＭのバッテリーバッ
クアップ時等において、チップ治択毎号Ｏｆｆがハイレ
ベルにされることによってＭＯ８’” ＴＱ４ が、ｔ
７にされ、ＭＯ８Ｆ’ＥＴＱ、がオンにされることにな
る。そのために、上記チップ選択信号ＣＥのハイレベル
により、アドレス信号の受は付けが禁止されることにな
りメモリ保持動作を行なわせることができるようになる
。また外部端子Ａ１から人力される＠Ｆ廿によＱＩＣ内
部回路が応答してしまうことが防止され、軸米とじて内
部回路の消費電流が大きくなることを防止することがで
きるようになる。
次のとおりである。すなわち、ＲＡＭのバッテリーバッ
クアップ時等において、チップ治択毎号Ｏｆｆがハイレ
ベルにされることによってＭＯ８’” ＴＱ４ が、ｔ
７にされ、ＭＯ８Ｆ’ＥＴＱ、がオンにされることにな
る。そのために、上記チップ選択信号ＣＥのハイレベル
により、アドレス信号の受は付けが禁止されることにな
りメモリ保持動作を行なわせることができるようになる
。また外部端子Ａ１から人力される＠Ｆ廿によＱＩＣ内
部回路が応答してしまうことが防止され、軸米とじて内
部回路の消費電流が大きくなることを防止することがで
きるようになる。
しかし、この回路にあっては、通常の動作において次の
ような望ましくない動作が住する。
ような望ましくない動作が住する。
すなわち、第２図に示すように、アドレス信号Ａ１が人
力きれた時点から読出信号り。ＵＴが得られる１でのア
クセスタイムｔ ｔＡＡとし、チップ選択１ｇ号ＯＦが
入力された時点から読出信号り。Ｕ。
力きれた時点から読出信号り。ＵＴが得られる１でのア
クセスタイムｔ ｔＡＡとし、チップ選択１ｇ号ＯＦが
入力された時点から読出信号り。Ｕ。
が倚られるまでのアクセスタイムをｔＡＯ８とすると、
とのｔＡＯＩが次式（１）のように一義的に決定されて
しまうようになる。
とのｔＡＯＩが次式（１）のように一義的に決定されて
しまうようになる。
ｔムＯｍ≧″ＡＡ ・・・・・
（１）これは、アドレス１ｄ号Ａ１をチッグ還択侶号Ｏ
Ｒに先立って見かけ上入力するものとしても、チップ選
択１ｇ号ＯＦｉがハイレベルにされている限り上述の回
ｖ５構成によって、アドレスバッファ回路がせることか
できない。
（１）これは、アドレス１ｄ号Ａ１をチッグ還択侶号Ｏ
Ｒに先立って見かけ上入力するものとしても、チップ選
択１ｇ号ＯＦｉがハイレベルにされている限り上述の回
ｖ５構成によって、アドレスバッファ回路がせることか
できない。
この発明の目的は、出力コントロール機能を犠牲にする
ことなく、バッテリーバックアップ時のメモリ保讃及び
低消費電力化を図った０ＭＯ８−ＲＡＭを提供すること
におる。
ことなく、バッテリーバックアップ時のメモリ保讃及び
低消費電力化を図った０ＭＯ８−ＲＡＭを提供すること
におる。
この発明の他の目的は、以下の説明及び図面から明らか
となるであろう。
となるであろう。
＠３図は、この発明の一実施例の０ＭＯ８−ＲＡＭのブ
ロック図を示している。
ロック図を示している。
第３図の０ＭＯ８−ＲＡＭは、公知の半専体果槓回路技
術によって１つの半導体基板（ＩＣ）において形成され
る。端子ＡＩ、ないしＡＸｋ、ＡＹＩないしＡＹ 、
Ｄ 、０１ｌｉｆ、ＷＥ、Ｄ 、ＶＩ
ＯＵＴ ｉｎ
ＤＤ及びｖｓｓは、その外部端子とされる。図示の
ＲＡＭは、その＊ｍ端子ＶＤＤと接地端子ｖｓｓとの間
に外部ｌＩ詠装置ｐａｗから電源電圧が供給熟れること
によって動作させられる。この外部電源装置ＰＯＷには
、バッテリーバックアップ＆能ヲも有するものでおる。
術によって１つの半導体基板（ＩＣ）において形成され
る。端子ＡＩ、ないしＡＸｋ、ＡＹＩないしＡＹ 、
Ｄ 、０１ｌｉｆ、ＷＥ、Ｄ 、ＶＩ
ＯＵＴ ｉｎ
ＤＤ及びｖｓｓは、その外部端子とされる。図示の
ＲＡＭは、その＊ｍ端子ＶＤＤと接地端子ｖｓｓとの間
に外部ｌＩ詠装置ｐａｗから電源電圧が供給熟れること
によって動作させられる。この外部電源装置ＰＯＷには
、バッテリーバックアップ＆能ヲも有するものでおる。
同図において、メモリアレイＭ−ＡＲＹは、公知のスタ
ティック型のメモリセルかマトリックス状に配置されて
構成されている。このメモリアレイＭ−ＡＲＹのワード
線は、Ｘアドレスデコーダ回路Ｘ−ＤＯＨの出力端子に
接続され、このＸアドレスデコーダ回路Ｘ−ＤＯＲによ
って選択される。
ティック型のメモリセルかマトリックス状に配置されて
構成されている。このメモリアレイＭ−ＡＲＹのワード
線は、Ｘアドレスデコーダ回路Ｘ−ＤＯＨの出力端子に
接続され、このＸアドレスデコーダ回路Ｘ−ＤＯＲによ
って選択される。
一万、メモリアレイＭ−ＡＲＹの複数の灼テータ線は、
それぞれカラムスイッチ０−８Ｗｉ介して共通データ線
ＣＤ、０ＤＶｃ接続されている。
それぞれカラムスイッチ０−８Ｗｉ介して共通データ線
ＣＤ、０ＤＶｃ接続されている。
このカラムスイッチａ−ＳＷの選択端子は、Ｙアドレス
デコーダ回路Ｙ−ＤＯＨの出力端子に接続され、このＹ
アドレスデコーダ回路Ｙ＝ＤＯＨによって選択される。
デコーダ回路Ｙ−ＤＯＨの出力端子に接続され、このＹ
アドレスデコーダ回路Ｙ＝ＤＯＨによって選択される。
ｌｅＸアドレスデコーダ回路Ｘ−ＤＯＨには、アドレス
バッファ回路ＢＸ、ないしＢＸｋｆ介して、アドレス入
力端子ＡＩ、ないしＡｘｋに供給されたアドレス信号が
伝えられる。
バッファ回路ＢＸ、ないしＢＸｋｆ介して、アドレス入
力端子ＡＩ、ないしＡｘｋに供給されたアドレス信号が
伝えられる。
上ＷｆＹアドレスデコーダ回路Ｙ−ＤＯＲｉＣＵ、同様
にアドレスバッファ回路ＢＹ、ないしＢＹ、 ′？ｒ：
介してアドレス入力端子ＡＹ、ないしＡＹ、に供給され
たアドレス信号が伝えられる。
にアドレスバッファ回路ＢＹ、ないしＢＹ、 ′？ｒ：
介してアドレス入力端子ＡＹ、ないしＡＹ、に供給され
たアドレス信号が伝えられる。
この夾施例では、上記アドレスバッファ回路ＢＸ、ない
しＢＸｋ及びＢＹ、ないしＢＹノには、バッテリーバッ
クアップ時婢の紙沖酊圧の低下を検ａ１する電圧検出回
路ＢＢで形成された検出信号Ｂによってアドレス信号の
受は付けを禁止する機能が設けられている。このことは
、後に第４図を参曲して詳細に説明する。
しＢＸｋ及びＢＹ、ないしＢＹノには、バッテリーバッ
クアップ時婢の紙沖酊圧の低下を検ａ１する電圧検出回
路ＢＢで形成された検出信号Ｂによってアドレス信号の
受は付けを禁止する機能が設けられている。このことは
、後に第４図を参曲して詳細に説明する。
第３図において、一対の共通データ線ＣＤ、ＣＤハ、−
万においてセンスアンプＳＡの一対の入力端子に接続さ
れ、他方において畳込回路りよりの出力端子に接続され
ている。センスアンプＳＡの出力信号は、データ出力回
路ＤＯＢの人力に伝えられる。
万においてセンスアンプＳＡの一対の入力端子に接続さ
れ、他方において畳込回路りよりの出力端子に接続され
ている。センスアンプＳＡの出力信号は、データ出力回
路ＤＯＢの人力に伝えられる。
チップ選択端子ＣＵに供給されるチップ選択１ｇ号が回
路の接地電位のようなロウレベルにされると、これに応
じて制御回路０ＯＮＴから、出力されるチッグ辿択信号
ＯＥが９０えばノ・イレペルにされる。このチッグ泗択
侶号ＯＲがセンスアンプＳＡ及びデータ出力回路ＤＯＢ
に供給される。
路の接地電位のようなロウレベルにされると、これに応
じて制御回路０ＯＮＴから、出力されるチッグ辿択信号
ＯＥが９０えばノ・イレペルにされる。このチッグ泗択
侶号ＯＲがセンスアンプＳＡ及びデータ出力回路ＤＯＢ
に供給される。
ヤの紹朱、センスアンプ８Ａが活性化石れる。
また、上記データ出力回路ＤＯＢは、実質的に出力端子
フローティング状りを含む３状伸回路がら構成される。
フローティング状りを含む３状伸回路がら構成される。
そして、制御回路０ＯＮＴがら供給される信号ＯＦｉが
、例えばロウレベルなら、上記データ出力回路ＤＯＢの
出力端子はフローテインク状態にされる。上記信号ＯＦ
がハイレベルなら上記データ出力回路ＤＯＢの出力端子
は、上記センスアンプＳＡの出力レベルに対応したロウ
レベル又ハハイレベルにされる。
、例えばロウレベルなら、上記データ出力回路ＤＯＢの
出力端子はフローテインク状態にされる。上記信号ＯＦ
がハイレベルなら上記データ出力回路ＤＯＢの出力端子
は、上記センスアンプＳＡの出力レベルに対応したロウ
レベル又ハハイレベルにされる。
書込制御端子Ｗ］ｌＣに供給される書込信号は、制御回
路０ＯＮＴｉ通して、書込回路１ＤよりＫ伝えられる。
路０ＯＮＴｉ通して、書込回路１ＤよりＫ伝えられる。
書込回路りよりは、上記書込信号によってその動作が制
御される。例えば、上記書込信号が・・イレベルなら書
込回路りよりは、不活性状紗にされる。このとき、この
書込回路りよりの出力端子は高インピーダンスとされる
。このときは、またメモリアレイＭ−ＡＲＹからカラム
スイッチＣ−５ｗ１介して一対の共通データ腓○Ｄ、Ｃ
Ｄに供給されたデータがセンスアン７ＳＡ及びデータ出
力（ロ）路ＤＯＢ’ｉ介して読み出される。上記書込毎
号がロウレベルなら、書込回路りよりが活性化応したロ
ウレベル又はハイレベル信号が書込回路をブしして共通
データ＠ＣＤ、ＣＤに伝えられる。
御される。例えば、上記書込信号が・・イレベルなら書
込回路りよりは、不活性状紗にされる。このとき、この
書込回路りよりの出力端子は高インピーダンスとされる
。このときは、またメモリアレイＭ−ＡＲＹからカラム
スイッチＣ−５ｗ１介して一対の共通データ腓○Ｄ、Ｃ
Ｄに供給されたデータがセンスアン７ＳＡ及びデータ出
力（ロ）路ＤＯＢ’ｉ介して読み出される。上記書込毎
号がロウレベルなら、書込回路りよりが活性化応したロ
ウレベル又はハイレベル信号が書込回路をブしして共通
データ＠ＣＤ、ＣＤに伝えられる。
第４図には、上記アドレスバッファ回路と、電圧検出回
路ＢＢの一実施例の回路図が示されている。
路ＢＢの一実施例の回路図が示されている。
アドレスバッファ回ｋｌｉ！！ ＢＸｌは、実質的にＣ
ＭＯ８ＮＯＲ回路から構成される。すなわちアドレスバ
ッファ回路ＢＸ１は、前記第１図と同様に、外部端子Ａ
１からのアドレス信号を受けるｎチャンネルＭＯ８Ｆ
ＥＴＱ、とｐチャンネルＭ０８ＦＦｉＴＱ。
ＭＯ８ＮＯＲ回路から構成される。すなわちアドレスバ
ッファ回路ＢＸ１は、前記第１図と同様に、外部端子Ａ
１からのアドレス信号を受けるｎチャンネルＭＯ８Ｆ
ＥＴＱ、とｐチャンネルＭ０８ＦＦｉＴＱ。
とで構成されｆＣＯＭＯＳインバータ回路と、上記Ｍ０
８ＦＥＴＱ、に並列接続さハたｎチャンネルＭＯ８ＦＪ
ｉｔＴＱｓ と、上ｍｔｕ工５ＦＥＴｑ、と直列接続さ
れ、［源端子ｖＤＤとの間に設けられたｐチャンネルＭ
０８ＦＥＴＱ４ とから構成されている。このインバー
タ回路で形成された内部アドレス信号ａ１は、−万でそ
のままアドレスデコーダＮ路に人力され、他方で０Ｍ０
Ｓインバ一タ回路工ｖＩに入力される。従ってインバー
タ［ｇＩｗ８工ｖＲから内部アドレス信号ａ１が出力さ
れる。このアドレス信号ａ１は、同様にアドレスデコー
ダ回路に入力される。
８ＦＥＴＱ、に並列接続さハたｎチャンネルＭＯ８ＦＪ
ｉｔＴＱｓ と、上ｍｔｕ工５ＦＥＴｑ、と直列接続さ
れ、［源端子ｖＤＤとの間に設けられたｐチャンネルＭ
０８ＦＥＴＱ４ とから構成されている。このインバー
タ回路で形成された内部アドレス信号ａ１は、−万でそ
のままアドレスデコーダＮ路に人力され、他方で０Ｍ０
Ｓインバ一タ回路工ｖＩに入力される。従ってインバー
タ［ｇＩｗ８工ｖＲから内部アドレス信号ａ１が出力さ
れる。このアドレス信号ａ１は、同様にアドレスデコー
ダ回路に入力される。
この実施例では、上記ＭＯ８ＦＥＴＱ３ 、Ｑ４の共
通接続されたゲートには、チップ選択信号ＯＦｉでなく
、電圧検出回路ＢＢで形成された検出信号Ｂが印加され
る。
通接続されたゲートには、チップ選択信号ＯＦｉでなく
、電圧検出回路ＢＢで形成された検出信号Ｂが印加され
る。
この電圧検出回路ＢＢは、特に制限されないが、第４図
に示すように、Ｉｆ源端子ｖＤＤと接地点との間に直列
接続され比抵抗Ｒ，，Ｒ，から構成された電源電圧分圧
回路と、この分圧電圧を受けるｎチャンネルＭＯ８ＦＫ
ＴＱ、と、このドレインに設けられた抵抗負？！？Ｒｓ
とから構成されている。
に示すように、Ｉｆ源端子ｖＤＤと接地点との間に直列
接続され比抵抗Ｒ，，Ｒ，から構成された電源電圧分圧
回路と、この分圧電圧を受けるｎチャンネルＭＯ８ＦＫ
ＴＱ、と、このドレインに設けられた抵抗負？！？Ｒｓ
とから構成されている。
上記各抵抗Ｒ，ないしＲ，は、回路の消費電力を低下さ
せるために高抵抗直にされる。これらの抵抗Ｒ−ないし
Ｒ，は例えば、ポリシリコン抵抗によって構成されて、
その抵抗圃は、数メガないし数ギガオームの抵抗値とさ
れる。
せるために高抵抗直にされる。これらの抵抗Ｒ−ないし
Ｒ，は例えば、ポリシリコン抵抗によって構成されて、
その抵抗圃は、数メガないし数ギガオームの抵抗値とさ
れる。
上記電圧検出回路ＢＥ＆ｃおいては、上砲ピＭＯ８ＦＥ
ＴＱＢのしきい直電圧Ｖｔｈ ｔ−基準電圧とし、電圧
検出動作が行なわれるようにされる。例えば電源電圧ｖ
ＤＤが規準レベル５ボルトがら１ｏに低下する下限動作
範曲では、ＭＯ８ＦＫＴＱ６がオフ状Ｍｗ維持し、かつ
電源電圧ｖＤＤが４ポル）Ｎ度以下になるとＭＯ８ＰＩ
ｉ：ＴＱ、がオフ状態となるように、抵抗Ｒ，，Ｊの分
圧比が設定される。
ＴＱＢのしきい直電圧Ｖｔｈ ｔ−基準電圧とし、電圧
検出動作が行なわれるようにされる。例えば電源電圧ｖ
ＤＤが規準レベル５ボルトがら１ｏに低下する下限動作
範曲では、ＭＯ８ＦＫＴＱ６がオフ状Ｍｗ維持し、かつ
電源電圧ｖＤＤが４ポル）Ｎ度以下になるとＭＯ８ＰＩ
ｉ：ＴＱ、がオフ状態となるように、抵抗Ｒ，，Ｊの分
圧比が設定される。
これに応じて、通常の動作状態すなわち電―端子ｖＤＤ
に５ボルトの電源電圧が供給されている状態では、ＭＯ
８ＦＢＴＱ６がオン状態にされ、バッファ回路としての
０Ｍ０Ｓインバ一タ回路Ｉ Ｖ＠ 。
に５ボルトの電源電圧が供給されている状態では、ＭＯ
８ＦＢＴＱ６がオン状態にされ、バッファ回路としての
０Ｍ０Ｓインバ一タ回路Ｉ Ｖ＠ 。
ＩＶｌ會通した検出信号Ｂが口Ｑレベルにされる。
このとき上目ピ入力回路は、インバータ回路工Ｖ、のロ
Ｑレベル出力によってそれに２けるＭＯ８Ｆ］１ｉＴＱ
４がオン状態にされ、Ｑｍがオフ状−にされるので、外
部端子ＡＸ１ｉブ「して供給されるアドレス信号に対応
し７ｃ信ぢａｉｉ出力することになる。
Ｑレベル出力によってそれに２けるＭＯ８Ｆ］１ｉＴＱ
４がオン状態にされ、Ｑｍがオフ状−にされるので、外
部端子ＡＸ１ｉブ「して供給されるアドレス信号に対応
し７ｃ信ぢａｉｉ出力することになる。
−万、規準ぼ源遮断又は商用電源停電等により外Ｓ電源
装宵ＰＯＷがバッテリーバック７ノ７゛モードで動作さ
れるようになると、これに応じて電酋週圧ＶＤＤが上記
の５ｖから２〜３ボルトのような比較的低い値に低下さ
れることになる。この場合は、低電源重圧に応じてＭＯ
８ＦＢＴＱ、がオフ状態にされ上記検出信号Ｂがハイレ
ベルに場れる。そのため、入力回路は、それにおけるＭ
Ｏ８Ｆ川ＴＱ用がオフ状酵にされ、Ｑ、がオン状態にさ
れる。これにより、前記同様にバッテリー７２２７７１
時のメモリ保持動作が保証され、また外部端子ＡＸ１か
ら入力される雑音に対する上記入力回路を含む内部回路
の応答を禁止さねその結果回路の消！ｗ電流の増大が防
止される。同様に５制御回路０ＯＮＴの入力側に設けら
ねた入力回路よりＩ。
装宵ＰＯＷがバッテリーバック７ノ７゛モードで動作さ
れるようになると、これに応じて電酋週圧ＶＤＤが上記
の５ｖから２〜３ボルトのような比較的低い値に低下さ
れることになる。この場合は、低電源重圧に応じてＭＯ
８ＦＢＴＱ、がオフ状態にされ上記検出信号Ｂがハイレ
ベルに場れる。そのため、入力回路は、それにおけるＭ
Ｏ８Ｆ川ＴＱ用がオフ状酵にされ、Ｑ、がオン状態にさ
れる。これにより、前記同様にバッテリー７２２７７１
時のメモリ保持動作が保証され、また外部端子ＡＸ１か
ら入力される雑音に対する上記入力回路を含む内部回路
の応答を禁止さねその結果回路の消！ｗ電流の増大が防
止される。同様に５制御回路０ＯＮＴの入力側に設けら
ねた入力回路よりＩ。
より２が不活性化きれることによって、制御回路０ＯＮ
ＴＫ誤った制御信号が供給されてしまうことが防止され
る。さらに、入力回路より１が不活性化されることによ
って、噛込回路りよりの望ましくない回路動作が防止さ
れる。
ＴＫ誤った制御信号が供給されてしまうことが防止され
る。さらに、入力回路より１が不活性化されることによ
って、噛込回路りよりの望ましくない回路動作が防止さ
れる。
なお、電圧検出回ＮＢＢの消費ｗＩ流は、バッテリーベ
ックアップ時には、それにおけるＭＯＢＦｊｎＴＱ、が
オフ状帖にされるのτ、抵抗Ｒ，，Ｒ。
ックアップ時には、それにおけるＭＯＢＦｊｎＴＱ、が
オフ状帖にされるのτ、抵抗Ｒ，，Ｒ。
からなる分圧回路の消費電流のみから構成される。
述のように高抵抗にされるので実質的ＶＣは無ネ〃する
ことができる。
ことができる。
通常の動作状態では、アドレス信号をチップ選択信号Ｏ
Ｆｉに無関係にアドレスデコーダに入力することができ
るので、予めアドレス信号をアドレスデコーダ゛に入力
して、所定のメモリセルの選択を行なわせておくように
させることができる。従ってチップ選択信号ＣＩ！がロ
ウレベルに変化されたとき、センスアンプＳＡ、及びデ
ータ出力回路ＤＯＢの動作時間だけの遅延時間の後に出
力信号とができる。
Ｆｉに無関係にアドレスデコーダに入力することができ
るので、予めアドレス信号をアドレスデコーダ゛に入力
して、所定のメモリセルの選択を行なわせておくように
させることができる。従ってチップ選択信号ＣＩ！がロ
ウレベルに変化されたとき、センスアンプＳＡ、及びデ
ータ出力回路ＤＯＢの動作時間だけの遅延時間の後に出
力信号とができる。
この発明は、前記実施例に限定でれない。
電圧検出回路ＢＢは、低消費ｉ［グＣの回路であれは、
何んであってもよい。
何んであってもよい。
また、０ＭＯ８−ＲＡＭを構成する各回路ブロックの具
体的回路は、極々変形できるものである。
体的回路は、極々変形できるものである。
さらに、メモリ構成は、メモリアレイ部を複藪設けて、
同時にｎビットの書込み／読み出し全行なうようにして
もよい。
同時にｎビットの書込み／読み出し全行なうようにして
もよい。
第１図は、この発明に先立って考えられている入力回路
の一例を示す回路図、第２図は、アクセスタイムを説明
するためのタイミング図、第３図は、この発明の一実施
例を示すブロック図、第４図は、その袂部−実施例を示
す回路図でめる。 Ｍ−ＡＲＹ・・・メモリアレイ、Ｘ−ＤＯＲ・・・Ｘア
ドレスデコーダ回路、Ｙ−ＤＯＲ・・・Ｘアドレスデコ
ーダ回路、ＢＸ、 〜ＢＸｋ、ＢＹ、 〜ＢＹ、 ・
・・アドレスベツファ回路、ａ−ＳＷ・・・カラムスイ
ッチ、θＡ・・・センスアンプ、Ｄより・・・書込回路
、ＤＯＢ・・・データ出力回路、０ＯＮＴ・・・制御回
路、ＢＢ・・・電圧検出回路。 第 １ 図
の一例を示す回路図、第２図は、アクセスタイムを説明
するためのタイミング図、第３図は、この発明の一実施
例を示すブロック図、第４図は、その袂部−実施例を示
す回路図でめる。 Ｍ−ＡＲＹ・・・メモリアレイ、Ｘ−ＤＯＲ・・・Ｘア
ドレスデコーダ回路、Ｙ−ＤＯＲ・・・Ｘアドレスデコ
ーダ回路、ＢＸ、 〜ＢＸｋ、ＢＹ、 〜ＢＹ、 ・
・・アドレスベツファ回路、ａ−ＳＷ・・・カラムスイ
ッチ、θＡ・・・センスアンプ、Ｄより・・・書込回路
、ＤＯＢ・・・データ出力回路、０ＯＮＴ・・・制御回
路、ＢＢ・・・電圧検出回路。 第 １ 図
Claims (1)
- アドレス信号を受けるＣＭＯＳインバータ回路と、この
インバータ回路を構成する一万のＭＯＥＩＦＩｎＴＱ、
、と同一導電型とされかつこのＭＯ８Ｆ］１ｉＴＱ、−
に並列接続された第１Ｍ０８ＦＢＴＱｓと、上記インバ
ータ回路を構成するｆｉｔ！万のＭＯＢＦＦｉＴＱ２と
同−導’ＩＩ型にされかつこのＭＯ８ＦＫＴＱ、雪と直
列接続された第２ＭＯ８，ＦＦ１ＴＱ、４と、電湯電圧
低下を検出することによって上記第ＩＭＯ８ＦＫＴＱ、
ｔオン状伸にさせ 上記第２Ｍ０ＢＦＢＴＱ＜ ’ｆ
ｌ：オフ状態にさせる電圧検出回路とを含むことを％徴
とする０ＭＯ８−ＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198546A JPS58100290A (ja) | 1981-12-11 | 1981-12-11 | Ｃｍｏｓ−ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198546A JPS58100290A (ja) | 1981-12-11 | 1981-12-11 | Ｃｍｏｓ−ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100290A true JPS58100290A (ja) | 1983-06-14 |
Family
ID=16392957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198546A Pending JPS58100290A (ja) | 1981-12-11 | 1981-12-11 | Ｃｍｏｓ−ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100290A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPS61136398U (ja) * | 1985-02-12 | 1986-08-25 | ||
| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
-
1981
- 1981-12-11 JP JP56198546A patent/JPS58100290A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPS61136398U (ja) * | 1985-02-12 | 1986-08-25 | ||
| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
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