JPH03273594A - 半導体装置 - Google Patents
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置、特に微細素子で構成され、電池動
作可能な半導体集積回路に好適な低電圧で動作する高速
、高集積の半導体装置に関する。 〔従来の技術〕 半導体集積回路（Ｌ Ｓ Ｉ ＝ Ｌａｒｇｅ Ｓｃａ
ｌｅＩｎｔｅｇｒａｔｉｏｎ ）の集積度向上は、その
構成素子であるＭＯＳトランジスタの微細化により進め
られてきた。素子の寸法が０．５ミクロン以下のいわゆ
るディープサブミクロンＬＳＩになると、素子の耐圧の
低下とともにＬＳＩの消費する電力の増大が問題になっ
てくる。このような問題に対しては、素子の微細化にと
もなって動作ｍｓ電圧を低下させることが有効な手段で
あると考えられる。 現在のＬＳＩの電源電圧としては５Ｖが主流であるため
、微細な素子でＬＳＩを構成する手段として、ＬＳＩチ
ップ上に外部電源電圧を降圧する電圧変換回路を搭載す
る技術が、アイ・イー・イー・イー・ジャーナル・オブ
・ソリッド・ステー１〜・ブーキッツ、第２１巻、第５
号、第６０５〜第６１〕頁（１９８６） （ＩＥＥＥ
Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、 ｖｏｌ、２１． Ｎｏ、５． ｐｐ、
６０５−Ｇｌｌ。 ０ｃｔｏｂｅｒ １９８６ ）において論じられている
。この場合の外部電源電圧と内部電源電圧の値は、それ
ぞれ５■と３．５■である。このように、ＬＳＩの中で
も最高集積度のダイナミックＲＡＭ（Ｄ ＲＡ Ｍ ＝
Ｄｙｎａｍｉｃ Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍ
ｅａ＋ｏｒｙ ）で消費電力の問題が顕在化しつつある
。こうした傾向に合わせて、ＬＳＩの外部電圧そのもの
を下げようという動きもある。例えば、０．３ミクロン
の加工技術を用いる６４メガビットＤＲＡＭでは外部電
源電圧は３．３Ｖ程度に低下される予定である。集積度
の向上にしたがって、外部電源電圧はさらに低下する可
能性がある。 また近年、可搬型電子機器の普及に伴い、電池動作や、
電池での情報保持が可能な低電圧・低消費電力のＬＳＩ
に対する需要が高まってきている。 このようむ用途に対しては、最小ｊ〜１．５■で動作す
るＬＳＩが必要とされる。特に、ダイナミックメモリの
場合、その集積度は既にメガビット級に達しており、従
来では磁気ディスク装置しか使用できなかった大容量記
憶装置の分野にもその半導体メモリを利用しようという
動きがでてきている。そのためには、電源をきってもデ
ータが消えないよう電池でバックアップする必要がある
。 このバックアップの期間は、通常数週間から数年間保証
する必要がある。このため、メモリの消費電流は極力小
さくする必要がある。低電力化のためには、動作電圧を
低減することが有効であるが、これを１．５Ｖ近辺とす
ればバックアップ用電源としては乾電池１個で済むため
コストも安くまた占有スペースも小さくなる。 インバータや各種デジタル論理回路だけから構成される
Ｃ Ｍ ＯＳ （Ｃｏ＋ｏｐｌｅＩｌｌｅｎｔａｒｙ
ＭＱＳ） Ｌ Ｓ Ｉ 。 例えばプロセッサなどにおいては、電Ｍ電圧を１゜５Ｖ
程度まで低下させても、Ｍｏｓ＋−ランジスタの定数と
しきい値電圧さえ適切に選べば、大幅な性能低下を招く
ことなく、Ｌ、５ＶＩｉ’、度の低い電源電圧で動作さ
せることが可能である。しかしなから、外部電源電圧（
ＶＣＣまたはＶＳＳ）の他に、それらの中間電圧やそれ
らの範囲を越えた電圧をＬＳＩ上で発生させ、それを動
作に用いるＬＳＩでは、電′ｒＸ電圧の低下は、決定的
な性能低下をもたらしていた。こうしたＬＳＩの代表が
ＤＲＡＭである。したがって、プロセッサやメモリなど
の複数種類のＬＳＩで、低電圧で動作する情報機器を構
成する場合には、ｒＪＲＡＭに代表されるように、ＬＳ
Ｉ上で電ｔＡ電圧以外の電圧を発生して動作に用いるＬ
ＳＩの低電圧動作が必須である。 ＤＲＡＭを低電圧で動作させた場合、主に従来用いられ
ていた以下の３つで問題が生じる。 （１）メモリセルから読出された微小な信号を読出す回
路。 （２）メモリセルを構成するＭＯＳトランジスタを十分
高い導通状態にして、損失無く信号を伝達するために必
要なワード線邸動用高電圧を発生する回路。 （３）メモリセル蓄積容量のプレート電極、さらにはメ
モリセルからの読み出し信号の検出に際する参照電圧と
なる中間電圧（ＶＣＣ／２）を発生する回路。 これらの従来例を、以下順に説明する。 （］）については以下のとおりである。ＬＳＩの高集積
化、大規模化にともなって、信号配線の寄生容量が増大
するため、動作速度が低下するという問題が顕現化しつ
つある。ダイナミック・メモリの場合には、各メモリセ
ルからデータ線上に読み出された微小な信号をセンスア
ンプにより増幅する速度、および、選択されたデータ線
から情報を読み出す入出力制御線（コモン１１０線）の
動作速度が、メモリ全体の動作速度の大きな割合を占め
ており、これらを高速化する技術がメモリの性能向上の
ために不可欠である。従来の入出力制御回路としては、
たとえばアイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・ブーキツツ、ニス・シー２２ （１，９８７年）第６６３頁から第６６７頁（ＩＥＥＥ
。 Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、 Ｖｏ （１）Ｓ Ｃ−２２，Ｎｏ５．
０ｃｔｏｂｅｒ、 １９８７） ｐ ｐ６６３−６６７
）において述べられているように、２つのＭ Ｉ Ｓ
（Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ）型のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い１選択信号をそ
れらのゲート電極に印加して、データ線対とコモン１１
０線対との接続を制御する方式が一般的であった。 （２）についての従来例を第９図に示す。これはＤＲＡ
Ｍのメモリセルアレー（ＭＡ）とワードドライ／＜（Ｗ
Ｄ）関連の回路を示したものである。 また、第１０図は各部の波形を示している。この回路は
、例えばＩＥＥＥ ＪＯＵＲＮＡＬ○Ｆ ５ＯＬＩ
Ｄ−８ＴＡＴＥ ＣＩ ＲＣＵ ＩＴＳ、ＶＯＬ、ｓ ｃ−２］ 、Ｎｏ
。 ３）ＪＵＮＥ １９８６．ｐｐ、 ３８１−３８
７に示されている。 （３）についての従来例は以下のとおりである。 データ線をＶＣＣ／２電圧にプリチャージする１） Ｒ
，Ａ Ｍ方式は、高速性、低消費電力、耐雑音性といっ
た特徴によって、ＣＭＯ５回路とともに１メガビツト以
降のＤＲＡＭの主流になっている。 このＶＣＣ／２ｍ！圧を発生させる従来の中間電圧発生
回路の例は、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・ブーキッッ。 第２１巻、第５号、第６４３〜第６４８頁（１９８６）
（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ−３ｔ
ａｔｅＣｉｒｃｕｉｔｓ、 ｖｏｌ、２］、Ｎｏ、５＋
ｐｐ、６４３−６４８，０ｃｔｏｂｅｒ１９８６ ）
に述べられている 〔発明が解決しようとする課題〕 以上の従来例に対して、本発明が解決しようとする課題
は以下のとおりである。 まず（１）の従来例については以下のとおりである。従
来方式の例を第２図（ａ）および（ｃ）に示す。この方
式では必要最低限の数のトランジスタで構成できるため
、メモリ全体の面積低減に（ａ）データｍ （ＤＯ，Ｄ
ｏ）の信号電圧が十分に増幅されないうちに１１０制御
用のＭＩＳＦＥＴ （Ｔ２Ｏ，Ｔ５１）を導通状態にす
ると、センスアンプＳＡＯの動作が阻害されて誤動作を
起こす。 （ｂ）上記理由により、センスアンプが動作してから選
択信号ＹＯＩを投入して上記ＭＩＳ−ＦＥＴを導通させ
るまでに時間遅れ（タイミング・マージン）を置く必要
が生じ、動作速度の低下をきたす（第２図（Ｃ））。 （ｃ）このような誤動作を防ぐために、」二記ＭＩＳ−
ＦＥＴのチャネルコンダクタンス（ドレイン ・ソース間の導電率）とセンスアンプを構成するＭＩＳ
−ＦＥＴのチャネルコンダクタンスの比には、設計上の
制約が発生する。一般的には。 前者を後者よりも小さくする必要があり、コモン１１０
線（１００，１００）（７３ＩＮ動能力ヲ大きくとるこ
とが難しい。そのため、（ｂ）に加え、さらに動作速度
が低下する。 （ｄ）メモリの集積度向上に伴って、消費電力低減、お
よび素子の耐圧低下に対処するため、内部電源電圧は低
下する傾向にある。したがって、上記ＭＩ ５−ＦＥＴ
の能動能力がさらに低下し、より動作速度が低下する。 （ｅ）主に、上記（Ｃ）の理由により、ひとつのコモン
１１０線と、それにつながる複数のデータ線との間で、
並列に書込み、あるいは読み出しを行うことが難しく、
並列度など、テスト機能の面で制約を受ける。 これらのため、従来の入出力回路方式では、低電圧でも
高速に動作する高集積メモリに適した回路方式を供する
ことができなかった。 次に、（２）の従来例については以下のとおりである。 第９図に示すようにワードドライバはトランジスタＱＤ
、ＱＴから構成される。ここでＸデコーダ出力Ｎ１がＨ
ｉ ｇ ｈ Ｌ／べ＃ （Ｖ Ｌ） ４ｍなるとＱＴを
通してＱＤのゲートＮ２が充電されＱＤがオン状態とな
る。このとき、Ｎ２の電圧はＶ Ｌ −Ｖ Ｔとなる。 次に周辺回路ＦＸで作られたワード線駆動信号 φＸ（
振幅はＶ Ｌ ＋ Ｖ ’ｒ以上）がＨｉｇｈレベルに
なるとＱＤのドレインからソースに電流が流れワードｍ
ｗをＨｉ ｇｈレベルにする。このときＱＴのゲートと
Ｎ］一の間の電位差はＯ，Ｎ２とはＶｔであるからＱＴ
はカットオフ状態となっている。従って、φＸが上昇す
るどきＮ２の電圧はＱＤのゲート、ソース間容量による
カップリングでφＸと共に上昇する。ここで、φＸが最
大値に達したときＱＤのゲート、ソース間電圧がＶＴ以
上なら、ワード線の電圧はφＸと等しくなる。一方、φ
Ｘが上昇していく途中でそれがＶＴ以下となった場合は
、ＱＤのゲート、ソ工入間容量がＯとなるのでその時点
でＮ２の上昇はとまり、第４図に示すようにＶＬ−ＶＴ
十α（ＶＬ−２ＶＴ）／ （１−ａ） となる、また
ワード線の電圧は（ＶＤＬ −２ＶＴ） ／ （１−α
）となる。ここで、αはＱＤのゲート容量とノードＮ２
の全容量の比である。 ここで、ＶＬが電池の消耗で１．ＩＶまで低下した場合
を考える。α＝０．９）ＶＴ＝０．５（Ｖ）とすれば上
式よりＮ２の電圧は１，５Ｖとなる。従って、ワード線
の電圧は１．ＯＶまでしか上昇しない６通常、メモリセ
ルのスイッチトランジスタＱＳのしきい値電圧は周辺回
路のそれよりも高＜０．５Ｖ以上になるのでメモリセル
に蓄えられる電荷量は最大値（Ｃ８Ｘ１．１）の半分以
下のｃＣｓＸｏ、５）となりソフトエラー耐性、センス
アンプのＳ／Ｈの著しい低下が生ずる。すなわち、保存
データの破壊が起こりやすくなる。 以上のように、ＤＲＡＭを従来の技術で電池動作させよ
うとした場合、電池の起電力がＭＯＳトランジスタのし
きい値電圧ＶＴの２倍近くにまで低下すると、ワードド
ライバの動作不良によりメモリセルへの書き込み電圧が
低下してデータの破壊が起こりやすくなるという問題が
あり、その解決を要する課題があった。 また、（３）に関して、低電圧化と高集積化により、従
来の中間電圧発生回路では以下の二つの問題が生じる。 （ａ）電源電圧の低下に伴い、電圧設定精度が低下し、
信号対雑音（Ｓ／Ｎ）比が悪化する。 （ｂ）素子がソース・フォロワ・モードで動作するので
応答速度がトランジスタの原動能力と負荷容量の値で決
まることになり、このため、高集積化による負荷容量の
増大と、さらには低電圧化による素子の邦動能力の低下
により、応答速度が遅くなる。 第１９図はＤＲＡＭ用中間電圧発生回路の従来例を示す
ものである。以下、第１９図を用いて上記の問題点を説
明する。第１９図において、ＴＮ５．ＴＮ６はＮチャン
ネルのＭＩＳ型ＦＥＴ、ＴＰ５．ＴＰ６はＰチャンネル
のＭＩＳ型ＦＥＴ。 Ｒ１）Ｒ２は抵抗、ＣＬは負荷容量である。第１９図の
回路は一種のコンプリメンタリ・プッシュプル回路で、
ＴＮ６とＴＰ６は電源電圧■ＣＣ（ＶＳＳは接地電位と
する）をＨＶＣの中間電圧に分圧する分圧回路を構成し
、これらのゲートにバイアス電圧を与えるためのＴＮ５
とＴＰ５がバイアス回路を構成している。ＶＣＣ／２プ
リチャージ方式のＤＲＡＭにおいては、負荷容量は全デ
ータ線容量にほぼ等しく、４メガビットＤＲＡＭでは５
〜１０ｎＦ （ナノ・ファラッド）、１６メガビツトＤ
ＲＡＭでは２０〜４０ｎＦ、６４メガビットＤＲＡＭで
は８０〜１６０ｎＦ程度の値である。この回路において
は、各ＦＥＴに微小な電流を常時流すことによって、出
力が一定の電圧になるように安定化される。電流が微小
であれば、端子２０と端子２２の電圧差すなわちＶ （
２０）−Ｖ （２２）はほぼＦＥＴ ＴＮ５のしきい
値電圧ＶＴＮに、また端子２２と端子２１の電圧差すな
わちＶ （２２） −Ｖ （２１）はほぼＦＥＴＴＰ５
のしきい値電圧の絶対値ＶＴＰに等しくなる。また、Ｆ
ＥＴ ＴＮ６およびＴＰ６のゲート幅対ゲート長比
Ｗ／Ｌは、それぞれＴＮ５およびＴＰ５のＷ／Ｌの数倍
から数１０倍になるように選ばれる。したがって、ＴＮ
６のバイアス電流はＴＮ５のバイアス電流の数倍から数
１０倍になる。 はじめに第一の問題点について説明する。今、ＦＥＴ対
ＴＮ５とＴＮ６．およびＴＰ５とＴＰ６の間の素子特性
（例えば、しきい値電圧、単位ゲート幅あたりのチャネ
ル・コンダクタンス等）に差が無いと仮定すると、出力
ＨＶＣには、端子２２の電圧に等しい電圧が得られる。 出力電圧のと表される。ここでｖＳＳは接地電位にある
とする。 標準条件下ではＶＴＮとＶＴＰの値がほぼ等しく、すな
わち、ＶＴＮとＶＴＰの値の差がｖＣＣの値に比べて無
視できる場合には ＶＯＩＶＣ） ４− ＶＣＣ となる。一般に、素子のしきい値電圧のばらつきは、高
集積化によっても小さくならず、一定であると考えられ
るため、ｖＣＣを低くするにしたがって、ｖ（１１νＣ
）の設定精度は低下する。例えば、ＶＴＮとＶＴＰがそ
れぞれ標準値に対して±Ｏ，ＩＶ変動すると仮定すると
、電源電圧が５Ｖ （ＨＶＣが２．５Ｖ）のときには、
中間電圧の変動は約±４％であるのに対して、電源電圧
が１．５Ｖ（ＨＶＣが０．７５Ｖ）のときには、中間電
圧の変動は約±１３％に達し、メモリの安定な動作に支
障がでる。 次に、第二の問題点について説明する。負荷の充放電に
際し、出力のＭＩＳＦＥＴは飽和領域で動作するため、
そのドレイン電流ＩＤはβ Ｉ Ｄ＝−（ＶＧ ５−ＶＴ）” と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭ Ｉ Ｓ ＦＥＴのゲートしきい値電圧、βは
素子の構造や寸法によって決まる定数である。 今、従来回路において負荷（負荷容量＝ＣＬ）の電圧を
Ｏ■から中間電圧ＶＣＣ／２の９０％まで立ち上げるの
に要する時間 （、ｒは と表される。一つのデータ線に接続されるメモリセルの
数を２５６）一つのデータ線あたりの容量値を０．５ｐ
Ｆ、と仮定する。メモリの高集積化に伴ってこれらの値
はほぼ一定であるから、負荷容量の値は世代毎に４倍ず
つ大きくなる。例えば、４ＭビットＤＲＡＭではＣＬ宗
８．２ｎＦ。 １６ＭビットではＣＩ、’＝３３ｎＦ、６４Ｍビットで
はＣＬ”ｒ１３１ｎＦとなる。これに対して、電源電圧
が５Ｖ→３．３■→１．５■と世代毎に低下すると、Ｍ
Ｉ、５ＦＥＴのβが１０ｍＡ／Ｖ”で一定の場合、立上
り時間ｔｒは５．９μＳ→３６μＳ→３１４μＳと世代
毎に約１０倍ずつ増えることになる。応答速度を一定に
保つためには。 ＭＩＳＦＥＴのβを世代毎に１０倍にしていく必要があ
るが、レイアウト面積の増大や、定常電流の増大を招く
という副作用があるため、実際には立上り時間ｔｒを一
定に保つのは不可能である。 以上述べた従来の問題を解決し、低電圧でも高速に、か
つ安定に動作する半導体装置を提供することが本発明の
目的である。より具体的には以下の３つを目的としてい
る。 （１）低電圧でも高速に動作し、かつ動作安定性に優れ
、さらには並列テスト機能を併せ持った。 超高集積のメモリの入出力制御回路の方式を提供するこ
と。 （２）電池の起電力が低下してもデータ破壊が生じない
ように、充分に高いワード線電圧を発生することができ
る回路を提供すること。 （３）高集積、低電源電圧のＬＳＩにおいても高精度で
、かつ高速に動作する電圧供給回路（電圧フォロワ）を
提供すること。 〔課題を解決するための手段〕 前述した（１）の目的を達成するため、データ線からの
情報の読み出し、あるいは、データ線への情報の書込み
を行う入出力制御回路を、メモリアレーの左右に交互に
配置し、かつ、コモン１１０線をとデータ線の間の伝達
インピーダンスを、情報の読み出し時と書込み時とで変
化させるような回路構成とした。また、読出し線（ＲＯ
線）の信号を検出するセンス回路として、選択用のＭＩ
ＳＦＥＴと相補のＭＩＳＦＥＴによる電流電圧変換手段
を設けた。本手段は、低電圧でも高速に動作するように
するためのものである。 また（２）の目的を達成するため、特許請求の範囲に記
載のように１次の手段を講じた。すなわち、 （ａ）メモリセルアレーとデータ線に印加する最低の動
作電圧としてメモリセルアレーのスイッチトランジスタ
のしきい値電圧の１．５乃至２倍の電圧をデータ線に与
えるデータｌｅｔ源の出力とワードドライバとを有する
半導体集積回路において５データＩＩＡ電源電圧を、デ
ータ線電圧よりメモリセルアレーのスイッチトランジス
タのしきいＩｔ圧分以上高い電圧に変換する電圧変換回
路と、該電圧変換回路の出力を電源として動作するスタ
ティック型ワードドライバとを備えてワード、ｍｕ動を
することとした。 （ｂ）上記第１項の手段の電圧変換回路は、チャージポ
ンプ回路と整流回路との構成を備えることとした。 （ｃ）上記第２項の手段におけるチャージポンプ回路は
、第１．第２）第３）第４のＭＯＳ）−ランジスタと第
１．第２のコンデンサを含み、該第２）第３．第４のＭ
ＯＳトランジスタのドレインは電源に、第２のＭＯＳト
ランジスタのゲートは第４）のＭＯＳトランジスタのソ
ースに、第３のＭＯＳトランジスタのソースは第２のＭ
ＯＳトランジスタのソースに、第３）第４のＭＯＳトラ
ンジスタのゲートは電源に接続され、第１のコンデンサ
の１つの端子は第４のＭＯＳトランジスタのソースに、
第２のコンデンサの１つの端子は第２のＭＯＩ−ランジ
スタのソースに接続され、該第１）第２のコンデンサの
他の１端はそれぞれ逆相のパルスが入力されるようにな
されたチャージポンプ回路において、さらに第１のＭＯ
Ｓトランジスタのドレインを電源に、ソースを第４のＭ
ＯＳトランジスタのソースに、ゲートを第２のＭＯＳ
ｌ−ランジスタのソースに結合することとした。 本手段は低電源電圧でもチャージポンプ回路の立ち上げ
を一層速め、またその出力電圧を一層高くするものであ
る。 （ｃ＋）上記第２項の手段における整流回路は、整流素
子がＭＯＳトランジスタにより構成され、該ＭＯ５１−
ランジスタのドレインを入力、ソースを出力とし、該入
力には上記第３項記載のチャージポンプ回路、ソースに
は該出力から電荷を伝達する回路とその電荷を蓄えるコ
ンデンサおよびその電荷を電源に伝達する回路が接続さ
れ、該入力の電圧が高レベルの時は該コンデンサの１端
を高レベルにして該ＭＯＳトランジスタのゲート電圧を
入力電圧とＭＯＳトランジスタのしきい値電圧の和以上
にし、該入力の電圧が低レベルの時は該コンデンサの１
端を低レベルにすると同時に該ＭＯＳトランジスタのゲ
ート電圧を電源電圧にすることとした。 本手段は整流用トランジスタの電圧降下を低減させ高い
出力電圧を得るものである。 （ｅ）上記第１項乃至第２項の手段において、メモリセ
ルアレーとワードドライバと電圧変換回路に用いるＭＯ
Ｓトランジスタのしきい値を３種類とし、メモリセルア
レーのものを最も高く、ワードドライバのものを中間に
、電圧変換回路のものを最も低くすることとしたｉ 本手段は低電源電圧においても集積回路としてさらに一
層の安定化、高速化、低消費電力化を達成するものであ
る。 さらに、前記（３）の目的を達成するため、本発明の半
導体装置では、中間電圧に等しい基準電圧の人力と、同
一負荷に対して出力を並列接続する少なくとも二つの第
一および第二のコンプリメンタリ・プッシュプル回路と
、基準電流を増幅して出力するプッシュプル電流増幅回
路とを備え、第一のコンプリメンタリ・プッシュプル回
路は。 そのバイアス回路に、上記基準電圧の入力と該入力に付
加するバイアス電圧源を備えて、該プッシュプル回路の
分圧用トランジスタのゲートにバイアス電圧を印加する
とともに、該プッシュプル回路の分圧回路は上記電流増
幅回路の基？！！電流回路を形成し、かつ該電流増幅回
路の出力端を」二記第二のコンプリメンタリ・プッシュ
プル回路のバイアス回路に接続することを特徴とする。 すなわち、中間電圧に等しい基準電圧の発生部をコンプ
リメンタリ・プッシュプル回路のバイアス回路から分け
て独立に設けるとともに、少なくとも二つのコンプリメ
ンタリ・プッシュプル回路で並列に負荷を駆動するする
ようにし、出力電圧と入力電圧の差を一つのプッシュプ
ル回路に流れる電流として検出し、かつ、その電流にほ
ぼ比例する増幅電流でもう一方のプッシュプル回路を駆
動するものである。 ここで上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しくすることが好ましい、このことは定常状態にお
いてこれらのトランジスタを流れる電流を低い値に抑え
るものである。 あるいは上記電流増幅回路をカレントミラー型のプッシ
ュプル増幅回路によることにすれば、簡単な回路構成で
高い駆動能力がばらつきが少なく容易にえられる。 またあるいは、上記第一および第二のコンプリメンタリ
・プッシュプル回路を電界効果トランジスタにより構成
することが低い電源電圧で動作させられるので好ましい
。 前記（３）の目的をさらに効果的に達成するための本発
明の半導体装置では、中間電圧に等しい基準電圧の入力
と、同一負荷に対して出力を並列接続する少なくとも二
つの第一および第二のコンプリメンタリ・プッシュプル
回路およびトライステート鄭動回路と、基準電流を増幅
して出力するプッシュプル電流増幅回路とを備え、第一
のコンプリメンタリ・プッシュプル回路は、そのバイア
ス回路に、上記基準電圧の入力と該入力に付加するバイ
アス電圧源を備えるとともに、該プッシュプル回路の分
圧回路は上記電流増幅回路の基準電流回路を形成し、か
つ該電流増幅回路の出力端を上記第二のコンプリメンタ
リ・プッシュプル回路のバイアス回路に接続すること、
さらに」二記トライステート邸動回路は、上記入力の電
圧よりも低い第一の判定電圧と上記入力の電圧よりも高
い第二の判定電圧とを備え、出力電圧が第一の判定電圧
よりも低いときには出力を充電し、出力電圧が第二の判
定電圧よりも高いときには出力を放電する手段を備える
ことを特徴とする。 すなわち本発明ではトライステート駆動回路をコンプリ
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続してプッシュプル回路による駆動能力を補うもの
である。 ここで、上記第一および第二のコンプリメンタリ・プッ
シュプル回路のバイアス電圧は、該電圧を印加する該プ
ッシュプル回路のトランジスタのゲートしきい値電圧に
ほぼ等しい電圧にすること、あるいは上記電流増幅回路
をカレントミラー型のプッシュプル増幅回路とすること
、あるいは上記第一および第二のコンプリメンタリ・プ
ッシュブル回路を電界効果トランジスタにより構成する
ことが好ましいことは前述のとうりである。 ここで、上記の入力および出力の電圧を電源電圧の二分
の−にすれば、ＤＲＡＭのような回路への適用上好まし
い。 さらに、複数の同種のブロックを少なくとも含み、動作
時においては、ブロック選択信号によって選択した一つ
または複数のブロックを動作状態にする集積回路（ＬＳ
Ｉ）と、ブロックを負荷として電圧供給し駆動する手段
を有する半導体装置の場合においては、高速応答を達成
するために。 ブロックを駆動する上記駆動手段として、第一および第
二の駆動回路と、各ブロック毎に設けられ動作状態にあ
るブロックを第一の駆動回路に、非動作状態にあるブロ
ックを第二の駆動回路に、それぞれ接続する切換手段と
を備えることとする。 このような手段は、大容量のダイナミックメモリのよう
な集積回路に対して好適である。 そのような場合に、上記ブロックはメモリセルアレーを
少なくとも含み、かつ上記負荷としてはメモリセル蓄積
容量の対向電極およびメモリセルから信号検知回路に信
号を伝達するデータ線のプリチャージ電圧供給線とを少
なくとも含むようにするのがよい。 ここで上記駆動回路を電源電圧の二分の一の電圧を発生
するものとすることがＤＲＡＭへの適応上好ましい。 さらに上記駆動回路として本発明の半導体装置を用いれ
ば、大容量のＬＳＩに対しても高精度化、高速化を達成
できる。 〔作用〕 （１）については、上記構成により、入出力制御回路を
、データ線ピッチの２倍のピッチでレイアウトできるた
め、従来に比べて、チップ面積を大きく増大させること
なく、最適な入出力回路構成をとることができる。これ
により、入出力回路の動作マージンが格段に向上し、低
い電圧でも。 安定かつ高速に動作させることができる。また。 並列に書込み、読み出しを行っても安定に動作するため
、高い並列度の並列テストが可能となる。 （２）については、スタティック型のワードドライバは
電源側にはＰチャネルトランジスタ、グランド側にはＮ
チャネルトランジスタが接続されている。このため、ワ
ード線匪動時にゲートをグランドレベル（ＯＶ）にすれ
ば、電源電圧がしきい値電圧ＶＴ以上であればＰチャネ
ルトランジスタが常にオン状態になり、その出力電圧は
電源電圧まで上昇する。このように上記スタティック型
のワードドライバは、ドライブトランジスタのゲート電
圧がＬｏｗレベルで動作するので低電源電圧に対しても
安定に動作する。 したがってワードドライバの電源として上記電圧変換回
路の出力を用いることにより、ワード線電圧としてデー
タ線電圧よりメモリセルアレーのスイッチトランジスタ
のしきい値電圧用以上高い電圧を印加することが可能に
なり、これにより、電源電圧が１ｖ程度にまで低下して
もメモリ動作を安定にすることが可能になる。 さらに本発明のチャージポンプ回路は、その出力電圧を
プリチャージトランジスタに帰還するもので、これを電
圧変換回路に用いることにより、低い電源電圧に対して
も速い立上りと高い出力電圧を得ることが可能になる。 また上記手段の第４項の整流回路は、整流用トランジス
タのゲート電圧をチャージポンプ回路の出力電圧と同期
させ、その出力がすなわちトランジスタのドレイン電圧
がＨｉ ｇ ｋｒレベルのときはゲート電圧をそれより
しきい値電圧分繊］二高くし、Ｌｏｗレベルのときは両
者間レベル番こするもので、これにより整流用トランジ
スタの電圧降下を低減させ、電荷の逆流も防ぐことが可
能になる。 トランジスタのしきい値電圧を低電圧化すると一般にト
ランジスタの非動能力が増加する。したがって上記手段
の第５項のように、規模のあまり大きくない電圧変換回
路にはこのようなトランジスタを用いると効果がある。 しかし後述するように、ワードドライバのように多量の
トランジスタを用いるようなものの場合は逆に、トラン
ジスタのオフ状態で流れる漏れ電流が無視できなくなる
のでしきい値電圧として標準のものを用いる。またメモ
リセルアレーのトランジスタを低しきい値電圧化すると
後述のようにリフレッシュ間隔を短くすることから消費
電力の増加を招くことになり、したがって、これにはＪ
ＩＲ準より高いものを用いるのが好ましい。 すなわち上記手段の第５項は、低電源電圧においても集
積回路を一層安定化し、高速化し、低消費電力化するよ
う作用するものである。 （３）については、中間電圧に等しい基準電圧の発生部
をコンプリメンタリ・プッシュプル回路のバイアス回路
から分けることにより、バイアス回路とは独立して電圧
を設定することができ、中間電圧の出力を高精度化する
ことが可能になる。 また、入力と出力の電圧差を上記第一のコンプリメンタ
リ・プッシュプル回路のトランジスタを介して電流に変
換し、その電流に比例する増ＩｉＴ＠流で第二のコンプ
リメンタリ・プッシュプル回路を駆動することにより、
入出力間に電圧差がある間は、プッシュプル回路の駆動
能力を高くして。 高速に負荷容量に対して充放電を行なうことになる。ま
たその際の充電と放電の駆動能力を揃えることができ、
したがって低電圧でも、高速かつ安定に動作する電圧供
給回路（電圧フォロワ）を提供することが可能になる。 さらに上記のようにコンプリメンタリ・プッシュプル回
路のバイアス電圧を電圧印加トランジスタのしきい値電
圧にほぼ等しくして該プッシュプル回路の電流を低い値
に抑えれば、これにより半導体装置の定常時電力を小さ
くしなから、出力電圧の変動時には高い駆動能力を得る
ようにすることが可能になる。 また電流増幅回路にカレントミラー型の増幅回路を用い
れば、簡単な回路構成で電流増幅が可能になるだけでな
く、同一の特性を要するミラー回路相互のトランジスタ
に同種の素子を用いることにより、高い駆動能力をばら
つき少なく容易に得ることが可能になる。 電界効果トランジスタは不純物濃度を制御することによ
ってゲートしきい値電圧を下げることができるので、第
一および第二のコンプリメンタリ・プッシュプル回路を
電界効果トランジスタで構成することにより、電源電圧
が低くなっても所要の動作が得やすくなる。 さらにトライステート駆動回路をコンプリメンタリ・プ
ッシュプル回路とともに負荷に対して並列に接続する上
記の手段によれば、入出力間の電圧誤差が上記の判定電
圧以上に大きくなった場合には負荷容量を充電または放
電することにより電圧誤差を判定電圧以内に収束するよ
う動作し、これによりプッシュプル回路動作を補って過
渡時の、応答速度をさらに高めるよう作用することにな
る。 また集積回路の中に複数の同種のブロックを含み、その
一部を動作させる場合に、動作状態のブロックのみを負
荷として選択するよう切り換える本発明の手段によれば
、大容量のＤＲＡＭのような場合にもその一部の負荷を
実質的に担うことになるため大きな過渡電流を流すこと
なく高速応答が可能になる。そのうえ、この駆動回路に
本発明の装置を用いれば、前記したようにさらに効果的
に高精度高速応答性を得ることが可能になる。 〔実施例〕 以下実施例により本発明を具体的に説明する。 なお、以下の説明では１本発明をダイナミックメモリ（
ＤＲＡＭ）に適用した例について説明するが、これ以外
の、例えば、スタティックメモリ（ＳＲＡＭ）やリード
・オンリ・メモリ（ＲＯＭ）についても同様に適用でき
る。また、ＭＩＳ型のＦＥＴ素子を用いたメモリ以外に
も、バイポーラ素子を用いたメモリ、バイポーラ素子と
ＭＩＳ−ＦＥＴとを組み合わせた、いわゆる ＢｉＣＭＯ８型のメモリ、さらには、シリコン以外の半
導体材料を用いたメモリについても、同様に適用するこ
とができる。 第１図は本発明のメモリ回路の一実施例である。 第１図中、ＭＡは１つのＭＩＳ−ＦＥＴと１つの蓄積容
量からなるメモリセルを二次元的に複数個配列したメモ
リセルアレー、ＧＫＴＯ，ＧＫ’Ｉ’１はメモリセル信
号を検知したり、読出し線または書込み線を通して、メ
モリ外部と情報をやりとりするための入出力制御回路、
ＤｏとＤｏ、ＤｉとＤｌはメモリセルと上記入出力制御
回路の間で信号の伝送を行うためのデータ線対、ＷＤは
メモリセルアレーのうちの行アドレスを指定して１本の
ワード線に駆動信号を与えるためのワード線邸動回路、
ＷＯ”Ｗｍはワード線、ＹＤはメモリセルアレーのうち
の列アドレスを指定するためのＹ（列）デコーダ、ＹＯ
ｌは列選択信号線、をそれぞれ表している。また、入出
力制御回路の中で、５ＡＯ１ＳＡＩはデータ線上の微小
な信号電圧を検知するための検知回路（センスアンプ）
。 Ｃ３ＮＯとＣ３ＰＯ，Ｃ３ＮＩとＣ３ＰＩは、それぞれ
検知回路ＳＡＯ，ＳＡＩの駆動信号線。 ＣＤＯあるいはＣＤＩは検知回路の駆動信号発生回路、
ＰＲＯ，ＰＲＩは、非動作状態において、データ線対を
短轄するとともにセンスアンプの動作に都合の良い電圧
に設定するためのプリチャージ回路、ＲＧＯあるいはＲ
ＧＩはデータ線対に現れた信号（電圧差）をメモリアレ
ー外部に読みだすための読みだしゲート、Ｔ１〜Ｔ４は
読みだしゲートを構成するＮチャネルＭＩＳ−ＦＥＴ、
ＷＧＯあるいはＷ（Ｅｌは外部の情報に従ってデータ線
を駆動する書き込みゲート、Ｔ５〜Ｔ８は１つの書き込
みゲートを構成するＮチャネルＭＩＳは書込み制御線、
をそれぞれ示している。また、５ＷＲＯ，５ＷＲＩは読
みだし線から共通の読みだし線ＣＲＯ，ＣＲＯへ接続す
るためのスイッチ回路、５ＷＷＯ，５ＷＷＩは書き込み
線と共通の書き込み線ＣＷＩ、ＣＷＩを接続するための
スイッチ回路、５ＥＬＯ，５ＥＬＩは左右いずれかのス
イッチを選択する信号、ＡＭＰはＣＲＯ２ＣＲＯへ現れ
た信号を検知増幅するためのセンス増幅器、ＤＯＢは出
力バッファ、ＩｏＢは入力バッファである。本実施例で
は、入出力制御回路ＣＫＴＯ，ＣＫＴＩをデータ線対毎
にメモリセルアレーの左右に交互に配置しており、かつ
入出力制御回路内のＩ １０！を読みだし線（ＲＯＭ）
と書き込み、１ｉｔ（Ｗｌ、１ｆｆ）に分離している。 以下これらの具体的な構成と効果を説明する。 第１図（ｂ）には読みだしゲートおよび書き込みゲート
回路の平面レイアウト図を示す。一般的には、メモリの
高集積化が進むとともに入出力制御回路Ｃｉをデータ線
ピッチでレイアウトすることが困難になってくる。しか
し本実施例のように入出力制御回路をメモリセルアレー
の左右に交互に配置することで入出力制御回路のレイア
ウトピッチはデータ線対ピッチの２倍、すなわち、２ｄ
ｙにできるのでチップ面積を大きく増大させること無し
にレイアウトが可能になる。高集積メモリにおいては、
たとえばアイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・ブーキツツ、２３（１９８８年）
第１１１３頁から１１１９頁（ＩＥＥＥ、 Ｊｏｕｒｎ
ａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ。 ｖｏｌ、２３．＆５，０ｃｔｏｂｅｒ ｌ ９８８．
ｐｐｌ １１３−１１１９）に述べられているように、
隣接するデータ線間の容量結合により信号対雑音比が著
しく低下するという問題がある。メモリセルアレー部分
の容量結合雑音はデータ線をメモリセルアレーの途中で
交差する等の方法により低減できることは知られている
が、入出力制御回路部においては隣接データ線間の結合
容量が場所により不均一であるため雑音を低減すること
が十分に行えなかった。本実施例では入出力制御回路の
データ線対間にシールド用の配線を配することにより、
従来に比べて著しく線間容量結合雑音を低減することが
できる。以下、これについて説明する。第１図（ｂ）に
示すような入出力ＩＩＪ９１１回路部のレイアウトにお
いて、データ線対間にデータ線と同時に形成される他の
信号配線を配置している。ここでは、例えば、読みだし
ゲートＲＧｉ部でデータ線と直行して配線された読みだ
しＭＲ○、ＲＯ及び読みだし制御線ＲＣ８，ＲＣ８はス
ルーホールを通してデータ線と同時に形成される配線材
に接続され、データ線と平行に配置される。このように
することで、データ線と隣接データ線間の寄生容量を低
減することができ、読みだし動作に伴う雑音を最低限に
抑え、安定な動作を期すことができる。 次に、読出しスイッチ５ＷＲＯ１書込みスイッチｓｗｗ
ｏ、センス増幅回路ＡＭＯの具体的な構成を説明する。 第１図（Ｃ）は読出しスイッチ５ＷＲｉ（ｉ＝０．１）
の構成例である。この回路は、複数の読出し線ＲＯｉ、
ＲＯｊの内の１つを共通読出し線ＣＲＯ，ＣＲＯに選択
的に接続するとともに、選択されたメモリブロックの読
出し制御線ＲＣ５ｉ、ＲＣ５ｉの電圧を制御して、読出
し線に信号を取り出すようにしている。同図において、
Ｔ１０−Ｔ１７はＮチャネルＭＩＳＦＥＴ、ＩＮＶｌｏ
ｏはインバータ、ＮＡＮＤｌは入力が共に高レベルの組
合せのときのみ低レベルを出力する２人力の反転論理積
回路、をそれぞれ示している。メモリブロックが選択さ
れて選択信号５ＥＬｉが高レベル、かつメモリが読出し
状態にあって書込み信号ＷＥが高レベルになると、ＭＩ
ＳＦＥＴ Ｔ１０−Ｔ１３が導通、Ｔ１４〜Ｔ１７が
非導通となる。したがって、読出し線ＲＯｉ、ＲＯｉは
それぞれ共通読出し４ｉＣＲＯ１ＣＲＯに接続されると
ともに、読出し制御線ＲＣ８ｉ、ＲＣ５ｉは接地される
。これにより、例えば第１図（ａ）において列選択信号
ＹＯＩが高レベルになると、Ｔ３およびＴ４が導通し、
データ線対Ｄｏ、Ｄｏの電圧差に応じて読出し線ＲＯＯ
，ＲＯＯから読出し制御線ＲＣ８Ｏ１ＲＣ８Ｏに流れる
電流の差として信号が得られる。ここで、読出し制御Ｉ
ＲＣ８Ｏ，ＲＣ８Ｏは、読出し動作だけを考えると、必
ずしも分離する必要はないが、後述するように並列テス
トを行なう場合には５分離が不可欠である。 メモリブロックが非選択となり、選択信号５ＥＬｉが低
レベル、またはメモリが書込み状態にあって書込み信号
ＷＥが低レベルになると。 ＭＩＳＦＥＴ Ｔ１４〜Ｔ１７が非導通、Ｔ１．４〜
Ｔ１７が導通となる。したがって、読出し線ＲＯｉ、Ｒ
Ｏｉおよび読出し制御線ＲＣ８ｉ、ＲＣ５ｉは同一の電
圧（ここでは中間電圧ＨＶＬ）に接続される。これによ
り１例えば第１図（ａ）において列選択信号Ｙ０１が高
レベルになってＴ３およびＴ４が導通しても、読出しＪ
＠ＲＯｉ、■く○ｉから読出し制御線ＲＣ８ｉ、ＲＣ８
ｉに電流が流れることがないため、例えば第４図におい
て述べるように、１本の列選択信号線で複数のメモリブ
ロック（選択ブロックと非選択ブロックを含む）の列ア
ドレスを選択するような場合に都合がよい。 第１図（ｄ）は書込みスイッチ５ＷＷｉ（ｉ＝０．１）
の構成例である。この回路は、複数の書込み線Ｗ Ｉ
ｉ 、 Ｗ Ｉ ｉの内の１つを共通書込み１１ｃＷＩ
、ＣＷＩに選択的に接続するとともに、選択されたメモ
リブロックの書込み制御線ＷＲｉを高レベルにして、書
込みを行なうようにしている。同図において、Ｔ２０．
Ｔ２３〜Ｔ２６はＮチャネルＭＩＳＦＥＴ、Ｔ２１．
Ｔ２２はＰチャネ／Ｌ／ＭＩＳＦＥＴ、ＴＮＶＩＯＩ
〜ＩＮＶ１０３はインバータ、ＮＡＮＤ２は２人力の反
転論理積回路、をそれぞれ示している。メモリブロック
が選択されて選択信号５ＥＬｉが高レベル、かつメモリ
が書込み状態にあって書込み信号ＷＥが高レベルになる
と、ＭＩＳＦＥＴ Ｔ２０〜Ｔ２３が導通、Ｔ２．４
〜Ｔ２６が非導通となる９したがって、書込みｇｗＩｉ
、ＷＩ ｉはそれぞれ共通書込、７Ｊ＋ＩＣＷ Ｉ 、
ＣＷ Ｉに接続されるとともに、書込み制御線ＷＲｉ
には高レベルが出力される。これにより１１例えば第１
図（ａ）において列選択信号ＹＯＩが高レベルになると
、１゛５およびｒ６が導通し、データ線対ＤＯ，ＤＯは
書込みｇｗｉ：ｏ。 ＷＨＯに接続され、書込み線上の書込み情報はデータ線
に書き込まれる。 メモリブロックが非選択となり、選択信号５ＥＬｉが低
レベル、またはメモリが読出し状態にあって書込み信号
ＷＥが低レベルになると、ＭＩＳＦＥＴ Ｔ２０〜Ｔ
２３が非導通、Ｔ２４〜Ｔ２６が導通となる。したがっ
て、書込み線ＷＩｉ、ＷＩｉは同一の電圧（ここでは中
間電圧ＨＶＬ）に接続されるとともに、書込み制御縁Ｗ
Ｒｉは低レベルになる。これにより１例えば第１図（ａ
）において列選択信号ＹＯＩが高レベルになってＴ５お
よびＴ６が導通しても、データ線と書込み線とは導通し
ないため、例えば第４図において述べるように、１本の
列選択信号線で複数のメモリブロック（選択ブロックと
非選択ブロックを含む）の列アドレスを選択するような
場合に都合がよい。 次に、第１図（ｅ）は共通読出しｇｃＲｏ。 ＣＲＯに読みだされた信号を増幅するためのセン、大増
幅回路の構成を示している。同図において、ａｍｐ １
は共通読出し線ＣＲＯ，ＣＲＯを入力、ｄｉ、ｄｉを出
力とする第一のセンス増幅回路。 ａｍｐ２はｄｉ、ｄｉを人力、ｄ２．ｄ２を出力とする
第二のセンス増幅回路、ａｍｐ３はｄ２゜ｄ２を入力、
ｄ３．ｄ３を出力とする第三のセンス増幅回路、Ｔ４２
．Ｔ４３は第三のセンス増幅回路を動作前に初期化する
ためのＭＩＳＦＥＴである。第一のセンス増幅回路ａｍ
ｐ １は同じ構成の２つの電流電圧変換回路で構成され
る。電流電圧変換回路は差動増幅回路ＤＡ１．．Ｐチャ
ネルＭＩＳＦＥＴ Ｔ２Ｏ，Ｎチャネル ＭＩＳＦＥＴ Ｔａ２とからなる。また、第二のセン
ス増幅回路ａ ｒｎ ｐ ２は同し構成の２つの差動増
幅回路ＤＡ３．ＤＡ４で構成される。第三のセンス増幅
回路ａｍｐ３は２つの反転論理和回路ＭＯＲ１，Ｎ０Ｒ
２，２つのインバータＩＮＶ１０５．ＩＮＶ１０６で構
成される。 次に１本実施例の動作を第１図（ｆ）および（ｇ）の動
作波形を用いて説明する。なお、ここでは、データ線Ｄ
ｏ、Ｉ）Ｏに読出された情報を読出したり、外部からの
情報をＤＯ，Ｄｏに書き込む場合の例について説明する
が、同様の動作はメモリアレー内の全てのメモリセルに
対して選択的に行なうことができるのは自明である。ま
た、ここでは動作電圧が１．５Ｖの場合について説明し
ているが、これに限らず他の電圧で動作させても、本発
明は同様に適用でき、かつ同様の効果を得ることができ
る。 まずはじめに読出し動作を第１図（ｆ）により説明する
。プリチャージ回路部ＰＲＯの制御信号ＰＣが時間１０
で立ち下がり、データ線への予備充電動作が終了する。 続いて選択されたワード線ＷＯがｔＬ で立上り、メモ
リセルからデータ線Ｄｏ、ＤＯに信号が読みだされる。 次に、ｔ３にセンスアンプ駆動信号Ｃ８Ｐを中間電位か
らＨｉｇｔ＋レベルへ、Ｃ５Ｎを中間電位からＬｏｗ
レベルにし、センスアンプＳＡＯを駆動する。これによ
り、データ線に読みだされた信号がセンスアンプにより
Ｈｉｇｈ、 Ｌｏ−に増幅される。ここで１本実施例で
は、データ線は読みだしゲートＲＧＯ中のトランジスタ
Ｔｌ、Ｔ２のゲートに接続され、トランジスタＴ３．Ｔ
４を通して、読出し線ＲＯＯ。 ＲＯＯへ接続しである。選択された入出力回路ＣＫＴＯ
の読出し制御１９１Ｒｃｓｏ、ＲＣ５Ｏばｔｌにおいて
Ｌｏｗに駆動される。この構成によりデータ線と読出し
線は分離されるため、データ線がＨｉｇｈ、 Ｌｏｗ
レベルに確定する前の増幅途中において、ここではｔ３
において、列選択信号線ＹＯＩを入力してもデータ線
の情報を破壊することかない。したがって、データ線の
情報を破壊すること無しに読出し線へ伝達することがで
きるので、読みだし動作の高速化が図れる。なお、従来
に比べて高速化できる理由、および効果については後で
詳しく述べる。ここで、読出し線および共通読出し線の
信号電圧、すなわちＲＯＯとＲ００およびＣＲＯとＣＲ
Ｏの電圧差は約２０ ｒｎ Ｖ程度、第一のセンス増幅
回路の出力信号振幅（ｄｉとｄｌの電圧差）は約２００
ｍＶ程度、第二のセンス増幅回路の出力信号振幅（ｄ２
とｄ２の電圧差）は１〜１．５Ｖ程度である。すなオ）
ち、第一のセンス増幅回路の電圧増幅率は約１０程度、
第二のセンス増幅回路の電圧増幅率は約５〜７程度であ
る。第三のセンス増幅回路の電圧増幅率は１〜２程度で
ある。但し、第三のセンス増幅回路には出力情報を記憶
する機能、いわゆるラッチ機能がある。すなわち、入力
の信号を増幅した後に入力をともにｌｏｗにすることに
より１次の入力が入るまでは先の入力に応じた出力が保
持される。これにより、第一から第三の増幅回路の全て
を常に動作状態にする必要がなく、出力された後には、
第一あるいは第二あるいはその両方の増幅回路を非動作
状態として、消費電力を低減することができる。 この図では、一つの情報の読出しの後、列アドレスを切
り換えて他の情報を読出すようにした、いわゆるスタテ
ィックカラム動作の例も示している。すなわち１列選択
信号Ｙ０１の次にＹ２３を立ち上げて情報を読出してい
る。本実施例によれば、後述するようにセンス増幅回路
の入力を電流とすることにより、読出し線および共通読
出し線の電圧振幅は２ Ｑ ｒｎ Ｖと従来の１／１０
に低減している。これにより、読出し線および共通読出
し線の寄生容量の充放電に要する時間を約１／１０に短
縮することができ、アドレスを切り換えてから情報を出
力するまでの遅延を極めて小さくすることができる。 つぎに、読出し動作に続いて書き込み動作を行なう場合
の例を第１図（ｇ）を用いて説明する。 同図において、最初の読出し動作は第１図（ｆ）と同じ
である。ｔ４においてＷＥがｈ ｉ ｇ ）ｉになると
列選択信号ｍＹＯ１がＨｉｇｈのままで。 ＲＧＯ（７）制御信号線ＲＣＳＯがＨＶＬ（０゜７５Ｖ
）、書き込みゲートＷＧＯの制御信号線ＷＲＯが旧ｇｈ
になる。これとともに書き込み用の入出力線ＷＩＯ，Ｗ
ＩＯに書き込みのデータを与えると、書き込みゲートＷ
ＧＯ内のトランジスタＴ５）Ｔ７．およびＴ６）Ｔ８を
通してデータＭＤＯ，Ｄｏヘデータが書き込まれる９以
上の例に示したように、書き込み動作と読みだし動作で
１１０線とデータ線間の伝達インピーダンスを変化させ
る一手段として、読みだし線と書き込み線を分離するこ
とで、読みだし動作マージンと書き込み動作マージンを
おのおの個別に設定することができるので、低電圧動作
においても動作の高速化及び安定化を図ることができる
３次に、本実施例で用いたセンス増幅回路の効果を第２
図により説明する。第２図（ａ）は従来のセンス増幅回
路、（ｂ）は本発明によるセンス増幅回路の構成を模式
的に示したものである。また第２図（ｃ）は従来のセン
ス増幅＠路と１本発明によるセンス増Ｉ！１回路の動作
波形を模式的に示したものである。従来回路では、メモ
リセルＭＣから、データ線（Ｄｏ、Ｄｏ）に読出された
微小信号は、センスアンプＳＡＯで増幅された後、列選
択信号ＹＯＩで制御されるＭＩＳＦＥＴ Ｔ２Ｏ。 〒１「「をオンニシテ、読出し線（ＩＯｏ、１００）に
伝えられていた。従来回路には、高速化を妨げる２つの
問題がある。１つは５センスアンプで十分に増幅された
後、ＭＩＳＦＥＴをオンにする必要があることである。 そうしないと、データ線（ＣＤ約０．３ｐＦ）と読出し
線（ＣＲ約８ｐＦ）に、数１０倍の容量差があるため、
大きな電荷が読出し線から流れ込んで、せっかく増幅し
かけた情報が破壊されてしまうためである。もう１つは
、駆動能力の小さなセンスアンプで、大きな寄生容量の
読出し線を２００ｍＶという大きな電圧まで増幅する必
要があることである。これは、次段の第二のセンス増幅
回路の信号検出感度のためである。 そこで１本発明では、データ線の信号をゲートで受けた
ＮＭＯＳトランジスタＴｌ、Ｔ２を設け。 センスアンプと読出し線を分離した。これによって、デ
ータ線が十分増幅されるのを待たずに１列選択（８号で
制御されるＭＩＳＦＥＴ Ｔ３．Ｔ４をオンにできる
ため、データ線の電圧情報を、電流情報に変換して、高
速に読みだすことができる。 さらに、低電圧動作に適するように、ＰチャネルのＭ
Ｉ Ｓ Ｉ” Ｅ Ｔと増幅回路により構成した、電流
センス回路を設け、電流入力に比例した電圧出力を得ら
れるようにした。電流入力とすることにより、信号線の
電圧振幅は、従来に比べて、約１桁（２００ｍＶ→２０
ｍＶ）小さく抑えることができ、寄生容量ＣＲの充放電
に要する時間が大幅に短縮されて高速化される。 第２図（ｄ）は、従来のセンス増幅回路と本発明による
センス増幅回路の動作速度を計算機シミュレーション結
果をもとに比較したものである。 ここでセンス時間とは、センスアンプを起動するための
信号Ｃ８Ｎ、Ｃ５Ｐが投入されてから、１１０線に２０
０ｍＶの信号電圧が得られるまで（従来の場合）の遅延
時間、あるいは第一のセンス増幅回路の出力に２００ｍ
Ｖの出力が得られるまで（本発明の場合）の遅延時間で
定義している。 本発明の回路により、１．５ｖで従来に比べて２０ｎ
ｓ高速化されることから、本発明が低電圧でかつ高速に
動作することが示された。 以上述べたように本実施例では、入出力制御回路をメモ
リセルアレーの左右に交互に配置し、かつ読みだし用と
書き込み用の入出力線を分離することで、低電圧動作に
おいても動作の高速化及び安定化を図ることができる。 さらには、読出し線の信号を検出する第一のセンス増幅
回路を電流電圧変換回路で構成し、かつ読出し線翻動用
のＭＩＳＦＥＴとデータ線の電圧を読出し線の電流に変
換するためのＭＩＳＦＥＴを相補の構成とすることによ
り、１〜２Ｖ程度の低い電源電圧でも高速に動作するセ
ンス増幅回路を提供することができる。 第３図はさらに動作の安定化を図るための実施例である
。前に述べたように、入出力制御回路部ではデータ線間
の寄生容量を低減することができた。ここではメモリセ
ルアレ一部においてデータ線間の寄生容量のバランスを
とることによりさらに動作の安定化を図っている。すな
わちデータ線を一線対ごとにメモリセルアレーの中央部
において交差させる。Ｄｉ、ＤＩとデータＡＩＸＤＯ間
の寄生容量はそれぞれＣｃＯＩＬ、Ｃｅ１１ハであるが
、ＣｃＯｌｉ、とＣｃ ＯＩ Ｒは一致するのでＤｉ。 Ｄｌとデータ線Ｄｏ間の寄生容量は等しくできる。同様
にＤｉ、ＤｉとデータＡＩＪＤ２ 間の寄生容量も等し
くできるので、対となるデータ線同志で隣接データ線と
の寄生容量のバランスをとることができる。したがって
、メモリセルアレー内においてもさらに読みだし動作の
安定化を図ることができる。 第４図は複数のメモリセルアレーが存在した場合の実施
例であり、ここでは読みだし動作を説明する。入出力制
御図ｊＩ３ｃＫＴｉｊは左右のメモリセルアレーで共用
し、ＣＫＴｉｊと各メモリセルアレーの間にはＴｏｏ−
Ｔｅ３ で示すスイッチトランジスタが接続され、それ
らのゲートにはメモリセルアレーの選択信号である５Ｈ
Ｒｉｊが入力される。Ｓ Ｗ Ｒｉは読みだし線ＲＯと
複数のＲＯ線で共用する共通読出し線ＣＲＯへ接続する
スイッチであり、このスイッチへもメモリセルアレーの
選択信号５ＨＲｉｊが入力される。 ５ＨＲｉｊはあらかじめｌｌｉｇｈにセットされており
。 たとえばメモリセルアレーＭＡ２ が選択されると、
５ＨＲＩＲ，５ＨＲ３ＬのみをＬｏｗにする。ここで、
列選択信号ＹＯＩが選択されたとするとデー１４ＩＤ１
．ＤＩ、およびＤｏ、Ｄｏ へ読みだされた信号は入出
力制御回路ＣＫＴ１２゜ＣＫＴ２３を通してＲＯ１２，
ＲＯ１２゜ＲＯ２３，ＲＯ２３へ読みだされる。これら
は。 さらにスイッチ５ＷＲＩ、５ＷＲ２を通して、共通の１
１０線ＣＲＯＯ，ＣＲＯＯ，ＣＲＯＩ。 ｃＲｏｌへ読みだされる。このように、複数のメモリセ
ルアレーが存在した場合にも、入出力制御回路をメモリ
セルアレーの左右に交互配置し左右のメモリセルアレー
で共用することはチップ面積を大きく増加させることな
く、これまで述べてきた特性の改善が実現できる。 第５図（ａ）は本発明を用いた並列テストの実施例であ
る。並列テストは列選択信号を同時に複数選択（多重選
択）することによって行う。すなわち、並列テスト時に
はテスト信号ＴＥＳＴにより１列選択信号を多重に選択
する。これにより、読みだし動作では、多重度に応して
データ線の読みだし信号が読みだし線に同時に読みださ
れる。 同時に読みだされたデータ線の情報がすべて一致してい
れば、読みだしｉＲＯとＲＯは一方が読みだし情報に応
じて“Ｉｌｉｇｈ”の電圧レベル、他方が“Ｌｏｉ＋”
の電圧レベルになる。もし１つでも誤情報が読みだされ
たとするとＲＯとＲＯ共に” Ｌｏｗ”の電圧レベルに
なる。一方、書き込み動作では。 書き込み用の入出力線から選択された書き込みゲ−ｈに
接続されたデータ線に書き込まれる。ここで、本発明で
は並列テストの場合にも新たにテスト用の１１０線を設
けること無しに並列テストが行え１通常のテストと同様
にデータ線からＡＭＰへ情報が伝えられる。また、読み
だし用の信号線と書き込み用の信号線を分離しているの
で、前述したように読みだし動作と書き込み動作で各々
個別に動作マージンを設定でき、多重度を増やす上での
制限は無くなり、高度の並列読出し／書込みが可能にな
る。同図で、読みだしゲートＲＧの騒動信号ＲＣ５は対
線とし、読みだし動作において読出し線ＲＯ，ＲＯへ接
続されるＲＣ５を分離している。これは多重度を増やし
たときにも１つの、誤読みだしを判別するためにイイ効
な手段である。 多重度を増やすとＲＯからＲＣ８へ流れる電流を増やす
必要がある。一方ＲＣ５からＧＮＤへ流れる電流は読出
し線の配線抵抗によりある一定で飽和する。いいかえれ
ば、ＲＣＳの電位が上昇する。 そのためＲＣ８を分離しないと誤読みだしがあった側の
１１０１の信号電流は多重度の上昇と共に低下し検出が
困難になる。ＲＣ５を分離することにより誤読みだしを
行った側のＲＣ５の電位は上昇せずＲＯからＲＣ，Ｓへ
流れる電流のみを検出すればよいのでより精度の高い検
出ができる。以上述べたように、本発明は高度な並列テ
ストを可能にするのでテスト時間の大幅な短縮を実現で
きる。 第５図（ｂ）は多重度を決定する具体的回路の実施例で
ある。列デコーダＹ Ｉ）へは通常ＹＯからＹｎ−１が
入力される６ Ｙ ｎ −１は列方向を２分割し、Ｙｎ
−２はさらにそれぞれを２分割し、以下同様である。Ｙ
Ｏは列選択信号ごとに” Ｏ” （１，、ｏｉｉ ）′
１′″（Ｈｉｇｈ）を繰り返す。ここではテスト信号Ｔ
ＥＳＴを旧ｇｈにし、Ｙｎ−１）Ｙｎ−１とＴＥＳＴと
のＯＲゲート出力信号をＡＹｎ−１゜ＡＹｎ−１’とし
、これをＹｎ−１，Ｙｎ−１のかわりに列デコーダに入
力することでＹｎ−１のＨｉｇｈ、Ｌｏｗにかかわらず
にＡＹｎ−１）ＡＹｎ−１′ともにｌ［ｉｇｈにでき列
選択信号を２本選択できるので多重度を２にできる。 第５図（ｃ）は多重度を４にした実施例である。 Ｙｎ−１とＹｎ−２のＮＡＮＤゲート出力をＴＥ Ｓ
ＴとともにＮＡＮＤゲートに入力し、それらの出力をＡ
Ｙｎ−２０から３とし、それらを列デコーダに入力すれ
ば多重度を４にできる。 以上、第５図（ｂ）および（ｃ）に示した実施例をもと
に並列テスト時は列デコーダを多重に選択でき１通常の
テスト時にはテスト信号ＴＥＳＴをＬｏｌＮにすること
によって１木の列選択信号を選択できる２ 第５図（ｄ
）は並列テストを実現するためのセンス増幅回路の実施
例である。並列テスト時のテスト結果を出力する方法に
ついて同図により説明する。通常の読出し動作に際して
は。 ａｍｐ２Ｔを構成する２つの差動増幅回路ＤＡ４゜ＤＡ
５の反転および非反転入力には、電流電圧変換後の出力
をそのまま入力し、それらの出力をａｍｐ３に入力する
。波列テスト時には２つの差動増幅回路ＤＡ４．ＤＡ５
の非反転入力には基準電圧としてＶＲＴを入力する。並
列テストにおいて。 多重に選択されたデータ線に１つでも誤情報が含まれて
いる場合は、ＲＯ，ＲＯにはともに電流が流れる。した
がって、第一のセンス増幅回路ａ ｍ ｐ １の電流電
圧変換出力ｄ、ｌ、ｄｉは共に低いレベルになる。一方
、基準電圧ＶＲＴを電流電圧変換出力の高レベルと低レ
ベルの間の電圧に設定しておく。こうすれば、１つでも
誤情報が含まれている場合は、２つの差動増幅回路ＤＡ
４゜Ｉ）Ａ５の出力には高レベルが出力される。すなわ
ち、ｄ２．ｄ２共に高レベルの場合には並列に読出した
情報が誤情報を含んでいると判定できる訳である。並列
デス１−時にはＴＥＳＴをＬｏｗにすることによってこ
れらの出力を判定回路Ｔ Ｅ Ｊに取り込む。ＴＥＪは
ｄ２．ｄ２の出力電圧に応じてＥＲＲにｌｌｉｇｈまた
はＬｏ−を出力する。すなわち、並列テストの結果がす
べて正しければ、ＥＲＲはＬｏｗを出力し、１つでもま
ちがっていればＩｔ ｉ ｇｈを出力する。このように
して多重度をあげた並列テスト結果の判別も本発明によ
る入出力回路方式ならびにセンス増幅回路を用いて行う
ことができる。 第５図（ｅ）は並列テストに用いる基準電圧ＶＲＴ発生
回路の実施例である。同図においても前に述べた電流−
電圧変換回路を用いており、並列テスト時には並列テス
ト信号ＴＥＳＴをＨｉｇｈにすることでＶＲＴを発生し
ている。この回路においては、電流電圧変換回路の入力
に信号電流の約半分に相当する基準電流を与えている。 これにより両方のＲＯ線に信号電流が流れると、変換後
の電圧はＶｆｌＴより小さくなる。また、並列テストの
結果が正しければ一方の変換後の電圧はＶＲＴよりも大
きくなる。したがって、変換後の電圧をＶＲＴと比較す
ることにより、テスト結果の判別が可能になる。 第５図（ｆ）は書き込みスイッチＳＷＷの具体的実施例
である。ＷＥは書き込み信号である。本、実施例は第４
図に基づいて複数のメモリセルアレ・−が存在した場合
であり、ＳＷＷの右側のメモリセルアレーが動作すると
仮定する（ＳＥＬ、Ｒが１１ｉｇｈ、 Ｓ Ｅ Ｌ Ｌ
がＬｏｗ）ｍ並列テスト時はＴＥＳＴがＬｏｗである。 読みだし動作時はＷＥが１．ｏｗであり回路ＷＳＴによ
りＷＩ、ＷＩを同電位にしておく。書き込み動作が開始
されると、ＷＥが）Ｉｉｇｈになる。ＯＲに入力する信
号は読みだし動作においてはすべて）ｌｉｇｈになるの
で、ＷＥＲはＬｏｗに。 一方のＷＥＬはＨｉｇｈになる。したがって、書き込み
制御信号ＷＲはＨｉｇｈになるとともに、ＮチャネルＭ
ＩＳＦＥＴ Ｔ７７）Ｔ７８およびＰチャネルＭＩＳ
ＦＥＴ Ｔ７５．Ｔ７６をとおしてＣＷＩ、ＣＷＩか
らＷｌ、ＷＩヘデータが書き込まれる。 第６図はメモリセルからデータ線へ読みだされた信号を
検知増幅するセンスアンプの高電圧側の電源線の電圧レ
ベルを任意に設定できるようにした実施例である。メモ
リセル八１１１１１を書き込むときの書き込み電圧レベ
ルはセンスアンプの高電圧側の電源線の電圧レベルであ
る。したがって。 高電圧側の電源線の電圧レベルを任意に設定できればよ
い。ここでは高電圧側の電源配線を２種類設け、一方の
電源配線をＶＤＬとして通常の書き込みに用いる。他方
の電源配ＭＶｏｓはたとえばチップ外部より任意に設定
できるようにする。これにより、信号ＭＴＯ，ＭＴＩを
Ｌｏｗにすればセンスアンプの能動信号Ｃ８ＰはＶｏｔ
、、反対に信号ＭＴＯ，ＭＴＩ をＨｉｇｈにすれば
センスアンプの能動信号Ｃ８ＰはＶＤＨにできる。本実
施例によれば、情報０１″の電圧レベルのみを任意に設
定できる。さらに、情報“１”の電圧レベルを一対おき
に変えて設定することもできる。したがって。 データ線間の結合雑音をテストする時のように、一対お
きに、情報が反転するぎりぎりの電圧を書き込むことが
でき、マージンテストを行いたい場合に有効である。ま
た、メモリセルの情報保持特性などのテスト時間の短縮
も図れるなどの効果もある。 第７図および第８図に、本発明によるワード駆動回路の
１実施例を示す。本実施例の特徴は、従来のダイナミッ
ク型のワードドライバに変えてＱＤＩ、ＱＤ２）ＱＰ、
ＱＴからなるスタティック型のワードドライバを用いた
ことである。またその電源として常に、データＩＩＡ電
圧ＶＬよりメモリセルのスイッチトランジスタＱＳのＶ
Ｔ分以上高い電圧を発生する電圧変換回路Ｖ ＣＨＧを
設けたことである。以下１本実施例の動作を説明する。 まず、アドレス信号ＡｉによりＸデコーダＸＤが選択さ
れるとその出力Ｎ１がＬｏｗレベルになる。そうすると
トランジスタＱＴを通してＮ２のノードの電荷が引き抜
かれＮ２もＬｏｗレベルとなる。そうするとトランジス
タＱＤＩがオンしワード線ＷをＶＣＨのレベルにまで立
ち上げる。 Ｖ Ｃ１１（７） Ｌ／ベベルＶＬ＋ＶＴ （ＱＳ）以
上であるからメモリセルＣ８には最大ＶＬの電圧が書き
込まれる。 次に、プリチャージサイクルでは、まずφＰがＬｏｗレ
ベルとなりこれによりＱＰがオンしノードＮ２をＶＣＨ
にする。そうすると、ＱＤｌがオフしＱＤ２がオンする
からワードａＷはＬｏｗレベルとなりメモリセルには電
荷が保持される。 以上のように、本実施例ではドライブトランジスタのゲ
ート電圧がＬｏｗレベルで動作するので電源電圧が低く
なってもワードドライバとして安定に動作する。 第１１図は、第７図のワード線用電圧変換回路ＶＣＨＧ
の具体的実施例を示している。また第１２図はその回路
の起動時の内部波形と入力タイミングを示している６本
実施例の特徴は、低電源電圧でも速い立上りと高い出力
電圧を得るため、チャージポンプ回路において、その出
力電圧をプリチャージトランジスタ（第１１図のＱＢ）
に帰還していることである５以下動作を説明する。 まず、入力パルスφ、φがそれぞれＨｉｇｈ。 Ｌｏｗの場合を考える。この時ノードＢの電圧はＶＬか
らＱＣを通して充電されるためＶＬ−ＶＴとなる。一方
ノードＡはコンデンサＣＡ、ＣＤに蓄えられていた電荷
とφの振幅で決まる値となる。 本実施例では、この電圧を ＶＬと仮定している。次に、φ、φの電圧が入れ替わる
とノードＢはＣＢにより昇圧されＶＬ−ＶＴ＋αＶＬと
なる。ここで、αはＣＢとノードＢの全容量の比である
。このときノードＡの電圧はＢの電圧からＱＡのＶＴだ
け下がった電圧ＶＬ−２ＶＴ＋αＶＬとなる。 次に、再びφ、φの電圧が入れ替わるとノードＡは再び
昇圧される。もし、このときそれがＶＬより６だけ高い
と、ノードＢの電圧はＱＣによりＶＬ−ＶＴにプリチャ
ージされているから、ＱＢがオンしノードＢの電圧をさ
らにδだけ」二げる。 従って１次のサイクルでノードＢはさらに高く昇圧され
、ノードＡの電圧もさらに高くなる。以上のことを繰返
しなからノードＡの電圧は上昇し。 最終的にはＶＬと２ＶＤＬの間を往復するようになる。 この出力に、２で示す整流回路すなわちダイオード接続
したＭＯＳトランジスタＱＤを接続し、さらにその出力
に平滑コンデンサＣＤをいれると、昇圧された直流電圧
ＶＣＨとなる。この出力電圧は、無負荷状態で２ＶＬ−
ＶＴとなる。 ここで、ＱＡとＣＡを接続した回路を二つに分け、それ
ぞれの回路の出力点、すなわちＱＡとＣＡとの接続点の
一方を整流回路２に、もう一方をＱＢのゲートに接続す
ればＱＢのゲートは負荷回路と分離されるので、ゲート
電圧は負荷回路に電流が流れないぶん高くなりさらに速
くノードＡの電圧を立ち上げることができる。 本回路の特徴は、先に述べたように出力電圧をプリチャ
ージ回路に帰還することによりプリチャージ電圧を高く
し低電源電圧でも高い出力電圧を得ることができること
である。例えば、ＶＬ＝０．８ （Ｖ）、ＶＴ＝０．５
（Ｖ）とすれば、帰還がない場合つまりＱＢがない場
合、ノードＢの電圧は最大１．ＩＶ （ａ＝１（１）と
き、２ＶＬ−ＶＴ）までしか上からずその結果ノードＡ
は１．４Ｖ （３ＶＬ−２ＶＴ）、ＶＣＨは０．９Ｖ（
３ＶＬ−３ＶＴ）となる、それにたいしテＱＢがある場
合は、それぞれ１．６Ｖ （２ＶＬ）、１．６Ｖ （２
ＶＬ）、ｌ、ＩＶ （２ＶＬ−ＶＴ）といずれも前者よ
り高くなる。 第１７図は、帰還用トランジスタＱＢがある場合（本発
明）と、ない場合（従来方式）との昇圧率を計算機シミ
ュレーションにより比較した結果である。ここで、実線
はトランジスタのしきい値電圧が標準のもの、破線はそ
れが低いものを示している。この図から、従来方式では
いずれもｔｆｌＸ電圧が１〜１．５ｖで急激に低下して
いるのに対し１本発明では０．８Ｖまで一定であり、低
電源電圧でも安定に動作することがわかる。なお、ここ
で整流回路ではトランジスタのしきい値電圧による電圧
降下はないものとした。 第１３図および第１４図に示す実施例は、さらに高い出
力電圧を得るための回路である。本実施例の特徴は、整
流用トランジスタでの電圧降下を低減させるためそのゲ
ート電圧をチャージポンプ回路の出力電圧と同期させて
、出力がＨｉｇｈレベル（２ＶＬ）のときはそれよりＶ
Ｔ以上高く、Ｌｏｗレベル（Ｖ Ｌ）のときはＶＬとし
たことである。 第１３図においてＣＰとＱＤは前述のチャージポンプ回
路と整流回路である。また、Ｑ１〜Ｑ１９）Ｃ１〜Ｃ４
が追加した素子で、Ｑｌは整流用トランジスタ、Ｑ３〜
ＱＩＯ，Ｃ１〜Ｃ３がＱｌのゲート電圧を制御する回路
、Ｑｌｌ〜Ｑ１３．Ｑ１５〜Ｑ１８．Ｃ４がゲート昇圧
用コンデンサＣ３の充電回路、Ｑｌ９がＶ ＣＩ−１の
立上りを早めるためのプリチャージトランジスタである
。また、ＰＡ、ＰＡはチャージポンプ回路の、ＰＢ、Ｐ
Ｂはゲート電圧制御回路の制御信号である。以下に動作
を説明する。 １は、先に述べたチャージポンプでＰＡ、ＰＡが交互に
Ｈｉｇｈ、ＬｏｗとなることによってノードＡの電圧は
昇圧されＶＬとβＶＬ（β与２）の間を往復するように
なる。このとき、ＰＡ、ＰＡは第８図に示すようにＨｉ
ｇｈの期間がお互いに重複しないようにする。これは、
第５図で上Ｈｚ Ｐ Ａに相当するφがＯｖに下がりき
らずに、ノードＢの電圧がまだＶＬ＋ＶＴ以上になって
いるときに、上記ＰＡに相当するφが立上りノードＡの
電圧が上昇するとＱＡはオン状態であるからＱＡを通し
て電源側にＣＡに貯えられた電荷がもれてしまうからで
ある。 次に、整流回路であるがＰＡ、ＰＢがＬｏｗ、■Ａ、Ｐ
ＢがＨｉｇｈのときＱ４のゲートはＣ１によりＶＬ＋Ｖ
Ｔ以上に昇圧されているからＱｌのゲートＧの電圧はＶ
Ｌに等しくなっている。このときノードＡはＶＬだから
ＶＣＨからノードＡへの逆流はない。また、Ｑｌｌのゲ
ートは、Ｑ１３．Ｑ１８によすＣ４をＶＣＨ（２ＶＬ）
−ＶＴにプリチャージしたのちＰＡ （ＶＬ）で昇圧す
るので、３ＶＬ−ＶＴとなる。従って、ＶＬ≧２ＶＴな
らばＶＣＨ（２ＶＬ） 十ＶＴ以上に昇圧されノードＣ
はＶＣＨとなる。このとき、Ｑ ］、 Ｏのゲート、ソ
ース間電圧はＶ ＣＨ−Ｖ ＬでＶＴを越えているから
オンしＱ９のゲート電圧はノードＣと等しくなる。した
がって、Ｑ９はオフしノードＣからノードＧへ電流が流
れることはない。 次に、ＰＡ、ＰＢがＨｉｇｈ、ＰＡ、ＰＢがＬｏｗとな
るとノードＡは２ＶＬ、ノードＣはＶ Ｌ 十Ｖ ＣＨ
となる。一方、Ｑ７のゲートはＣ３によりＶＬ＋ＶＴ以
上に昇圧されるからそのソースはＶＬとなる。すなわち
Ｑ９のゲートはＶＬとなるからそのゲート、ソース間電
圧はＶＣＨとなりＱ９はオンしＱｌのゲートはＶＬ＋γ
ＶＣＨ（γ兵１）となる、従って、第１１図の実施例の
ようにＶＴだけ降下することなく ２ＶＬがそのまま出
力される。 なお、この実施例ではＰＢはＰＡより先にＬｏｗレベル
となるようになっているが、これはＱｌのゲート電圧が
まだＶＬ十ＶＴ以上のときにＰＡがＬｏｗになリノード
Ａの電圧がＶＬとなり出力からノードＡに電荷が逆流す
るのを防ぐためである。また、Ｑ４．Ｑ７のソースのよ
うにゲート制御回路の最低電位をＶＬとしているのは、
トランジスタの電極間の電位差を小さくするためである
。これにより電極間の電位差は２ Ｖ Ｌ以下となり他
の部分と同じ微細トランジスタが使用可能となる。 以上が第１３図に示した実施例の特徴であるが、同図に
おいて、Ｑ７．０．１０を削除し、Ｑ９のゲートをＱ４
のゲートに接続しても同様な効果が得られる。例えば、
ＰＢがＶＬ、ＰＢがＯのときはノードＣがＶＣＨ＋ＶＬ
、Ｑ４．Ｑ９のゲートはＶＬとなるから、Ｑ４はオフ、
Ｑ９はオンし、ノードＧはＶ ＣＨ十Ｖ Ｌ トなる。 一方、ＰＢが０１ＰＢがｖＬのときは、ノードＣがＶＣ
Ｈ（２ＶＬ）、Ｑ４．Ｑ９のゲートは２ＶＬとなるから
、Ｑ４がオン、Ｑ９がオフし、ノードＧはＶＬとなる。 第１５図、第１６図は第１４図のタイミングを発生する
ための回路である。第１５図においてインバータＩ５〜
工８）抵抗Ｒ２）コンデンサＣ２）ＮＡＮＤゲー１〜Ｎ
Ａ２．ＮＯＲゲートＮＯＩはＰＡ、ＰＡの重複を防ぐた
めの回路。 Ｉ２）Ｉ３）Ｒ１）Ｃ１はＰＡとＰＢの立ち下がりの遅
延時間を決めるための回路、■９〜１１３゜ＮＡ３はＰ
Ａ、！１１．ＰＢの立ち下がり時の遅延をっくる回路で
ある。また、１１４〜Ｉ２５はバッファ用のインバータ
である。これは、段数の奇遇さえ同じなら何段あっても
よく、負荷の大きさに応じてｉＡ整すれば良い。第１６
図は前記回路の入力パルスＯ８Ｃを発生するための回路
例である。この回路は一般にリングオシレータと呼ばれ
ている。 本回路の特徴は発振周波数の電源電圧による変動を抑え
るためにＲ，Ｃの時定数をインバータの遅延時間よりも
充分大きくなるようにしたことである。このため、トラ
ンジスタのＶＴと電源電圧の比が１対３以下でインバー
タの遅延時間の電源電圧依存性が大きくても発振周波数
は安定になる。 以」二の対策に加えて、第１１図、第１３図の実施例の
トランジスタのＶＴを低くすることによりさらに低電圧
での動作が安定になる。これは、低ＶＴ化によりトラン
ジスタの駆動能力が増加するためである。低ＶＴ化によ
りサブスレッショルド電流も増加するが、！圧変検回路
の素子数は高々数１０程度度なのでチップ全体で見ると
ほとんど無視できる。一方、ワードドライバ、メモリセ
ルも低ＶＴ化により駆動能力が増加するが、前者はＭピ
ット級のＤＲＡＭで１０３〜１０４個も使用するためト
ランジスタのオフ状態で流れる漏れ電流が無視できなく
なる。また、後者では電荷の保持時間が短くなりリフレ
ッシュの間隔を短くしなければならないという問題が生
ずる。これは、最も消費電力の増加につながる。従って
、ＶＴは電圧変換回路は低く、ワードドライバは標準、
メモリセルは標準より高く設定するのが最も良いことに
なる。 以上のように本実施例によれば整流用１ヘランジスタの
ゲート電圧をそのドレイン電圧よりしきい値電圧ＶＴ以
上高くでき、さらに電荷の逆流も防ぐことができるので
その出力電圧は倍電圧発生回路の理論値である２ＶＬに
まで高めることができる。また、ＲＣ遅延を利用した発
振回路およびタイミング発生回路を用いることにより発
振周波数、タイミング相互の遅延時間が電源電圧変動に
対し安定になるので電圧変換効率を常に最良の状態にし
ておくことができる。また、トランジスタのＶＴを３種
設け、電圧変換回路は低く、ワードドライバは標準、メ
モリセルは標準より高くすることにより低電圧での安定
化と高速化、低消費電力化を図ることができる。従って
、電源電圧が電池１個分の起電力でも安定に動作する半
導体集積回路を実現できる。 次に、本発明を中間電圧発生回路に適用した実施例を説
明する。なお、以下の実施例の説明の中で、高いほうの
電源電圧を表す記号としてＶＣＣを用いているが、今ま
で用いているＶＬと異なる必要はなく、そのままＶＬ’
″Ｃ：［き換えてもなんら差し支えない。また、中間電
圧を表す記号としてＨＶＣを用いているが、今まで用い
ているＨＶＬと異なる必要はなく、そのままＨＶＬで置
き換えてもなんら差し支えない、第１８図は本発明によ
る電圧フォロワ回路の構成例である。この回路は、入力
に印加された電圧にほぼ等しい電圧を出力し、大きい負
荷容量を駆動するようにしたものである。 同図（ａ）で１は第一のコンプリメンタリ・プッシュプ
ル回路であり、ＮチャネルＭＯ８）−ランジスタＴＮ２
とＰチャネルＭＯＳトランジスタＴＰ２．およびバイア
ス用電圧源ＶＮＩ、ＶＰＩにより構成される。２はカレ
ントミラー型のプッシュプル増幅回路であり、カレント
ミラー回路を成すＮチャネルＭＯＳトランジスタ対ＴＮ
ＩとＴＮ３）ＰチャネルＭＯＳトランジスタ対ＴＰＩと
ＴＰ３）とから構成される。３は第二のコンプリメンタ
リ・プッシュプル回路であり、ＮチャネルＭＯＳトラン
ジスタＴＮ４とＰチャネルＭＯＳトランジスタＴＰ４）
およびバイアス用電圧源ＶＮ２）ＶＦ６により構成され
る。 この回路の各種トランジスタや電圧源の定数設定と定常
状態における動作を説明する。電圧源ＶＮＩとＶＰＩの
値は、それぞれトランジスタＴＮ２とＴＰ２のゲートし
きい値電圧にほぼ等しくなるように選んでいる。これに
より、どの様な動作条件下においてもトランジスタＴＮ
２とＴＰ２の両方が同時にカッ１ヘオフすることがない
ようにしている。このため、出力インピーダンスが高く
なって、電位が定まらなかったり、負荷条件によって出
力電圧がふらついたりするのを防ぐことができる６電圧
源の値をトランジスタのゲートしきい値電圧にほぼ等し
くすることにより、定常状態において二つのトランジス
タを貫通して流れる電流を低い値に抑え、集積回路の待
機時の電力を小さくしなから、高い負荷駆動能力を得る
ようにしている。このようなバイアス条件での動作は一
般にＡＢ級動作と称される。さて、ＴＮ２とＴＰ２に流
れる電流値を、それぞれＩＣＩ、ＩＤＩとすると、これ
らの電流は、それぞれＰチャネルＭＯＳトランジスタ対
ＴＰＩとＴＰ３．ＮチャネルＭＯＳトランジスタ対ＴＮ
ＩとＴＮ３とからなるカレントミラー回路により、ＴＰ
３を流れる電流ＩＣ２）ＴＮ３を流れる電流ＩＤ２に変
換される。ＩＣＩとＩＣ２の電流比は、トランジスタＴ
Ｐ１とＴＰ３（７）β比に、ＩＤＩとＩＤ２（７）電流
比（ミラー比）は、トランジスタＴＮＩとＴＮ３のβ比
に、それぞれほぼ等しくなる。すなわち、 ＩＣＩ βＴＩＩＸ ＩＤＩ βＴＮ□ である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６，７）の駆動能力を高める
ことができる。本発明では、この比を工〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＦ６の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。 さて、第一のプッシュプル回路が定常状態すなわちＩＣ
１＝ＩＤ１が成り立っている状態からずれた場合にどう
なるかを説明する。出力電圧を定常状態から強制的に電
圧δＶだけ変えたときの電流値は、以下のように表され
る。 ここに、βＮとβＰはそれぞれトランジスタＴＮ２とＴ
Ｐ２のβを、Ｉは定常状態において第一のプッシュプル
回路に流れる電流（すなわち工＝ＩＣ１＝ＩＤｌ）をそ
れぞれ示している。 今、簡単のために、ＴＮ２とＴＰ２の特性がほぼそろっ
ており、βＮとβＰが等しい（β＝βＮ＝βＰ）と仮定
すると、上式は ＩＣＩ −ＴＤＩ ’＝ −２Ｊ２ＴＩ ｘ ｉとな
る。また、二つのカレントミラー回路のミラー比が等し
い（Ｍ ＝ Ｍ Ｎ＝ Ｍ ｐ ）とすると、ＩＣ２−
ＩＯ：Ｍ−２ｘＭｘ、７２７了Ｘ δＶとなる。 例えば５Ｍ＝５）β＝ １ ＋ｍＡ／Ｖ２）Ｉ ＝０．
２ ｐＡとすると、出力電圧が０．１．Ｖ低下したとき
（δＶニー ０．Ｉ Ｖ）４：は、 ＩＣ２−１０２＝
２０ ｐＡトなる。 すなわち、出力電圧の０．１ｖの微小な変化に対しても
ＩＣ２とＩＤ２の定常電流１ μ＾（０，２μＡＸ５）
に対して十分大きな２０μＡの駆動電流が得られる。 したがって、出力電圧のわずかな変化に対しても端子６
を最小ｖＳＳまで、また端子７を最大ｖＣＣまで、電源
電圧範囲の限界まで駆動することができる。駆動する方
向は、出力電圧が低下したときには端子７がＶＣＣに、
出力電圧が上昇したときには端子６がｖＳＳに駆動され
る。これにより、出力電圧に誤差がある場合には、！Ａ
差を増幅した信号で第二のプッシュプル回路を駆動し。 出力電圧の誤差を無くすように動作する。したがって、
従来例のように単にソースフォロワ回路で駆動する場合
に比べて、格段に高い駆動能力を持たせることができる
。また、定常状態のバイアス電流を十分低い値に抑えて
も、誤差を増幅することにより高い駆動電流を得ること
ができる。また、この回路は上式からも容易にわかるよ
うに、誤差の方向に対して対称に動作するため、出力の
充電と放電に対して同じ駆動能力を得ることができる。 次に、本回路の電圧フォロワとしての精度について説明
する。本回路は、出力電圧の誤差を第一のプッシュプル
回路で検出し、それを増幅した信号で第二のプッシュプ
ル回路を駆動するようにしている。したがって、出力電
圧精度（入出力電圧差）は第一のプッシュプル回路の電
圧精度（入出力電圧差）で決定される。第一のプッシュ
プル回路において、定常状態すなわちＩ Ｃ］、 ＝
Ｉ Ｄ １が成り立つ条件を求めると、入力電圧Ｖ（Ｉ
Ｎ）と出力電圧Ｖ （ＯＵＴ）の関係が得られ、次式の
ようになる。 βＨ＋１ ここに、 であり、またＶＴＮとＶＴＰはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮｌと
ＶＰＩにそれぞれＶＴＮとＶＴＰの変化に追従して変化
する特性をもたせ。 かつトランジスタのβを適正に選ぶことにより。 製造プロセスのばらつき等によりＮチャネルトランジス
タとＰチャネルトランジスタの素子特性が独立に変化し
ても、出力と入力の電圧差を零にすることができる。上
述したような電圧源は、次の実施例で説明するように、
各チャネル導電型のＭＯＳ トランジスタのゲートとド
レインを接続し、それに所定の電流を流す事により容易
に構成することができる。一般に、異なる導電形の素子
間では特性にばらつきがあっても、同じ導電型のトラン
ジスタは同じ製造工程を経るため、素子間の特性差は十
分小さな値に抑えることができる。特に、加工形状のば
らつきなどに対しては、ゲート幅やゲート長を加工精度
に比べて十分大きな値で設計することにより、さらに、
素子対間の特性差を小さなものにすることができる。例
えば、ゲートしきい値電圧を例にとると、同し導電型の
素子対間での差は、容易に２０〜３０ｍＶ程度以下にす
ることができるが、異なる導電型の素子間では、その差
のばらつきが最大２００ｒｎＶ程度と、約−桁も大きな
値になるのが通例である。以上説明したとおり、第一の
プッシュプル回路の電圧精度（入出力電圧差）は、
ｌ−ランジスタ対のしきい値電圧差で決まる２０〜３０
ｍＶ程度と従来方式の約−桁低い値に抑えられる。 さて１次に過渡時の動作を同図（ｂ）を用いて説明する
。今、入力電圧Ｖ（ＩＮ）が時刻１０からｔｌにかけて
降下し１時刻ｔ４からｔ５にかけて上昇した場合を考え
る。入力電圧が降下した直後は出力がすぐに追従しない
ので、トランジスタＴＮ２は時刻ｔ１からｔ２にかけて
カットオフ状態となり、電流ＩＣＩの値はほぼＯとなる
。これに対してＩＤＩが増大し、端子６の電圧ｖ（６）
をほぼＶＳＳ （ＯＶ）まで引き落す。これにより。 トランジスタＴＰ４の駆動能力が増加し、出力ＯＵＴを
高速に放電する。時刻〔２を過ぎて、出力電圧と入力電
圧の差が小さくなると１−ランジスタＴＮ２が導通し始
め、最終的に入出力間の電圧差が無くなる時刻ｔ２にお
いてＩＣ１＝ＩＤ１となり、定常状態になる。入力電圧
が上昇する時には、これと対称に端子７の電圧がＶＣＣ
まで上昇し、出力を高速に充電する。 、以上説明したように１本発明によれば、製造工程のば
らつきがあっても、入出力電圧間の誤差が少なく、過渡
時においては、大容量の負荷を高速に充放電することの
できる電圧フォロワを提供することができる。なお１本
回路は電圧フォロワとしての応用以外にも、出力端子Ｏ
ＵＴに信号電流を入力し、端子６か７から出力を取り出
すことにより、高性能な電流検出回路として用いること
も可能である。 次に第２０図を用いて、先に示した回路をダイナミック
メモリの中間電圧（ＶＣＣ／２）発生回路に適用した実
施例を説明する。第２０図（ａ）は本発明による中間電
圧発生回路の構成例である。 同図において、３０は基準電圧発生回路、３１は第一の
コンプリメンタリ・プッシュプル回路。 ３２はカレン１−ミラー型増幅回路、３３は第二のコン
プリメンタリ・プッシュプル回路である。基準電圧発生
回路は１等しい抵抗値を有する二つの抵抗Ｒ３とＲ４と
によりｆ４源電圧を半分に分圧することにより、端子３
４に中間電圧を発生している。抵抗Ｒ３とＲ４に同種の
素子を用いることにより、中間電圧には、かなり精度の
高い値を得ることができる。なお、中間電圧を得るため
の素子は抵抗に限らず１例えばＭＯＳトランジスタ等を
用いても同様の回路が構成できることは自明である。第
一のプッシュプル回路は、基本的に第１８図（ａ）に示
したプッシュプル回路１と同じである。ここでは、電圧
源ＶＮＩの代わりに、抵抗Ｒ５とＮチャネルＭＯＳトラ
ンジスタＴＮＩＯを。 電圧ｇＶＰｌの代わりに、抵抗Ｒ６とＰチャネルＭＯＳ
トランジスタＴＰＩＯを、それぞれ用いている。こうす
ることにより、先の実施例でも説明したように、常に端
子３５の電圧を入力端子３４に対して、はぼＮチャネル
ＭＯＳトランジスタのゲートしきい値電圧分だけ高い値
に自動的に設定することができる。なお、Ｒ５やＲ６を
流れる電流が、Ｒ３やＲ４を流れる電流の数分の−から
十分の一程度の小さな値になるように、抵抗値を選んで
いる。これは、ＮチャネルトランジスタとＰチャネルト
ランジスタの特性が独立にばらついて。 プッシュプル回路から基準電圧発生回路に流入（あるい
は流出）する電流値が変動しても、端子３４の電圧が影
響を受けて変動しないようにするためである。３２のカ
レントミラー型増幅回路は第１８図（ａ）に示したカレ
ントミラー型増幅回路２と全く同じ構成である。第二の
プッシュプル回路は、基本的に第１８図（ａ）に示した
プッシュプル回路３と同じである。ここでは、電圧源Ｖ
Ｎ２の代わりに、ＮチャネルＭＯＳトランジスタＴＮ１
４を、電圧源ＶＰ２の代わりに、ＰチャネルＭＯＳトラ
ンジスタＴＰ１４を、それぞれ用いている。こうするこ
とにより、第一のプッシュプル回路の場合と同様、プッ
シュプル回路に流れるバイアス電流の値が、トランジス
タのしきい値電圧の変化に対して変動しＡいようにして
いる。 以上のような回路構成とすることにより、出力ＨＶＣに
は精度の高い中間電圧を得ることができ、かつ負荷容量
ＣＬを高速に充放電することができる。 第２０図（ａ）に示した本回路方式と第１９図に示した
従来回路方式の性能比較を計算機解析により求めた結果
を第２０図（ｂ）および（Ｃ）に示す。第２０図（ｂ）
において、横軸はＮチャネルトランジスタとＰチャネル
トランジスタのゲートしきい値電圧の絶対値の差、縦軸
は中間電圧の値である。この結果より、従来回路におい
ては、しきい値電圧差が±０．２Ｖ変動したときには、
出力電圧が約±１００ｍＶ （０，７５Ｖに対して約±
１３％）変動するのに対して１本発明の回路では出力電
圧変動は約±８ｍＶ （０，７５Ｖに対して約±１％）
と、従来に比べて一桁以上低減することができる。第２
０図（ｃ）は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常値の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレー１〜電極の総容
量を想定している。この解析結果からもわかるように、
本発明の回路によれば、従来回路に比べて約−桁短い時
間で負荷を立ち上げることができる。 第２１図（ａ）は本発明の他の一大線側を示す回路構成
図である。同図において、４０はコンプリメンタリ・プ
ッシュプル型の電圧フォロワ回路。 ４１はトライステート・バッファである。電圧フォロワ
回路は、基本的には第１８図（ａ）のプッシュプル回＃
８１と同じである。ここでは、プッシュプル回路の駆動
能力を補うようにトライステート・バッファが動作する
。トライステート・バッファは負荷駐動用のＰチャネル
トランジスタＴＰ２１とＮチャネルトランジスタＴＮ２
１．これらトランジスタを旋動する二つの差動型増幅口
ｍ＜コンパレータ）ＡＭＰＩとＡＭＰ２．および。 オフセット量の設定のための二つの電圧源ＶＯ３ＬとＶ
Ｏ３Ｈとから構成される。この回路の動作は次の三つの
電圧の条件のいずれにあてはまるかによってきまる。 （１） Ｖ （ＯＵＴ） ＞ Ｖ （ＩＮ） ＋ＶＯ５
Ｉ＋（２） Ｖ（ＩＮ） ＋ ＶＯ３ＩＩ＞Ｖ（ＯＵＴ
） ＞Ｖ（ＩＮ） −ＶＯ５Ｌ（３） Ｖ（ｉＮ）−Ｖ
Ｏ５Ｉ、＞Ｖ（ＯＵＴ）（１）の電圧条件においては、
端子４３の電圧よりも出力ＯＵＴの電圧が高くなり端子
４５の電圧は高い電圧レベル（ＶＣＣ）になる。また、
端子４４の電圧も高い電圧レベル（ＶＣＣ）になる。 したがって、ＮチャネルトランジスタＴＮ２１が導通、
ＰチャネルトランジスタＴＰ２１がカットオフとなり、
負荷を放電する。（２）の電圧条件においては、端子４
３の電圧よりも出力ＯＵＴの電圧が低くなり端子４５の
電圧は低い電圧レベル（ＶＳＳ）になる、また、端子４
４の電圧は高い電圧レベル（ＶＣＣ）を保つ、したがっ
て、二つのトランジスタＴＮ２１とＴＰ２１は共にカッ
トオフとなり、出力は高インピーダンス状態になる。 （３）の電圧条件においては、端子４２の電圧よりも出
力ＯＵＴの電圧が低くなり端子４４の電圧は低い電圧レ
ベル（ＶＳＳ）になる。また、端子４５の電圧は低い電
圧レベル（ＶＳＳ）を保つ。 したがって、ＮチャネルトランジスタＴＮ２１がカット
オフ、ＰチャネルトランジスタＴＰ２１が導通となり、
負荷を充電する。このように、出力の電圧が入力の電圧
を中心としたある一定範囲を越えて大きくなると放電、
一定範囲を越えて小さくなると充電、一定範囲内にあれ
ば充電も放電もしないという三つの状ｊｌｌ（トライス
テート）を有する駆動回路を実現できる。この回路の過
渡時の動作を同図（ｂ）に示す、今、入力電圧Ｖ（ＩＮ
）が時刻１０で降下し５時刻ｔ２で上昇した場合を考え
る。立ち下がり時においては、時刻１０から出力の電圧
が「（定常状態での電圧）＋ＶＯ８ＨＪに等しくなる時
刻ｔ１まで端子４５の電圧がＶＣＣになり、トランジス
タＴＮ２１を導通させ、負荷を放電する。また、立ち上
がり時においては、時刻ｔ２から出力の電圧がｒ（定常
状態での電圧）−ＶＯ８ＬＪに等しくなる時刻Ｌ３まで
端子４４の電圧がＶＳＳになり、トランジスタＴＰ２１
を導通させ、負荷を充電する。 このように、プッシュプル回路にトライステート・バッ
ファを組合せることにより、入出力間の電圧誤差がある
程度以上大きくなった時には、駆動能力の高いトランジ
スタを導通させることにより、過渡時の応答速度を高め
ることができる。オフセット量の設定のための二つの電
圧源ＶＯ８ＬとＶＯ８Ｈの値はなるべく小さな値にした
ほうが設定電圧への収束を速めることができるが、誤動
作を避けるために、差動型増幅回路（コンパレータ）Ａ
ＭＰＩとＡＭＰ２の入力オフセット電圧よりも十分大き
な値にする必要がある。、ＭＯＳトランジスタで回路を
構成する場合には、この値は５０ｍＶ以上にするのが望
ましい。なお、トライステート・バッファの回路構成は
、ここに示した例に限らず、同様の機能を実現するもの
であれば、他の方式であっても差し支えない。 次に第２２図を用いて、トライステート・バッファを用
いた電圧フォロワをダイナミックメモリの中間電圧（ｖ
ｃｃ／２）発生回路に適用した実施例を説明する。第２
２図（ａ）は本発明による中間電圧発生回路の構成例で
ある。第２２図（ａ）において、５０は基準電圧発生回
路、５１は第１８図で説明した電圧フォロワ回路、５２
はトライステート・バッファである。これは、第２Ｑ図
（ａ）に示した中間電圧発生回路にトライステーｈ・バ
ッファを付加することにより、人出カ間の電圧の誤差が
大きくなったときの復元能力を高めている。以下、トラ
イステート・バッファの構成と動作について説明する。 本実施例の特徴は、第一のプッシュプル回路をそのまま
利用し、カレントミラー回路のミラー比の差を利用して
誤差電圧を検出しトライステートバッファを起動する点
にある。第２２図（ａ）において、ＴＰ３６とＴＰ３７
はＰチャネルＭＯＳトランジスタ、ＴＭ０１とＴＭ０１
はＮチャネルＭＯＳトランジスタ、ＩＮＶＩとＩＮＶ２
はインバータ、Ｔ’ Ｐ ３８はインバータＩＮＶＩの
出力で負荷を駆動するようにしたＰチャネルＭＯＳトラ
ンジスタ、ＴＭ３８はインバータＩＮＶ２の出力で負荷
を駆動するようにしたＮチャネルＭＯ８）−ランジスタ
を、それぞれ示している。ＴＰ３２とＴＰ３６゜’ｒ
Ｐ ３２とＴＰ３７．ＴＭ０１とＴＮ３ＧＴＮ３２とＴ
Ｍ０１とが、それぞれカレン１−ミラー回路を構成して
いる。今、トランジスタＴＮ３１に流れる電流をＩＣ１
，トランジスタＴ Ｐ ３１に流れる電流をＩＤ１．ｌ
−ランジスタＴＮ３６に流れる電流をＩＤ２． トラ
ンジスタＴＰ３６に流れる電流をＩＣ２）とそれぞれ置
く。 出力電圧の誤差δ■とＩＣＩ、ＩＤＩの関係は。 先に説明したように。 ＩＣＩ −ＩＤＩ ： −２ｖ’Ｔ７Ｔ ｘ ｓｖと
近似することができる。カレントミラー回路のミラー比
を、 ＩＣ２ βＴＰ３５ とすると、下式のようになる。 ＭＰｉ ＭＮよ 今、出力にオフセット電圧Ｖｏｓを印加したときに、Ｉ
Ｃ２＝ＩＤ２となるとし、その時の電流値を■８と置く
と、オフセット電圧Ｖｏｓは。＝ ５ｆＺｆ３了、 またβは第一のプッシュプル回路を構成するトランジス
タのβ、■□は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、■工＝０．２μＡ、 Ｉ、 ＝ １ ｐＡ、 ｐ ＝ １ ｍＡ／Ｖ”、 Ｍ
ｌｌｔ ＝ １． Ｍｐ、 ＝ ０゜２とすると、オフ
セット電圧Ｖｏｓの値は１００ ｍ Ｖとなる。すなわ
ち、出力電圧が定常値から１００ｍＶ以上低下すると、
インバータＩＮＶＩの入力電圧は低レベルから高レベル
に、出力電圧は高レベルから低レベルに遷移して駆動用
のＰチャネルＭＯＳトランジスタＴＰ３８を導通させ、
負荷を充電する。これと同様に、トランジスタＴＰ３７
とＴＭ０１の定数を適当に選ぶことにより、所定のプラ
ス側のオフセットがあったときに、ＮチャネルＭＯＳト
ランジスタＴＮ３８を導通させ、負荷を放電するように
することができる。 以上、説明したように１本実施例に示したような回路構
成をとることにより、第２１図に示したのと同様な機能
を実現することができる。また。 この回路方式では、カレントミラー回路のミラー比によ
ってオフセット量を決めているため、トランジスタ対の
特性差が小さくなるように配慮すれば、オフセット量を
精度良く設定することができる。さらに、高精度の差動
型増幅回路を別に設ける必要がないため、消費電力が小
さく、かつ簡単な構成で高い性能を実現することができ
る。 本回路方式と第１９図に示した従来回路方式の性能比較
を計算機解析により求めた結果を第２２図（ｂ）に示す
。第２２図（ｂ）は電源投入後の出力電圧の立」ニリ時
間を電′ｇ電圧に対してプロットしたものである。立上
り時間は、出力の電圧が定常値の９０％に達する時間で
定義している。また、負荷容量の値には、６４ Ｍビッ
トＤＲＡＭのビット線プリチャージ電源およびプレート
電極の総容量を想定している。この解析結果からもわか
るように、本発明の回路によれば、先に第２０図（ａ）
で示した実施例よりも、さらに立上り時間を約半桁短縮
することができる。従来回路に比へると約−桁半短い時
間で負荷を立ち上げることができる０以上説明したよう
に、プッシュプル回路にトライステート・バッファを組
合せることにより、さらに高速に入力に追従することの
可能む電圧フォロワ回路を供することができるようにな
る。 なお、電圧の設定精度はプッシュプル回路によって決ま
るため、先の実施例の場合と同様、入出力間の電圧誤差
を極めて小さな値にすることができる。 以上の実施例では、集積回路（ＬＳＩ）中の大容量負荷
を高速で駆動する回路構成について説明した。しかしな
から、さらに高速に駆動しようとすると、充放電に際し
ての過渡電流が大きな問題になる。例えば、６４Ｍビッ
ト程度のＤＲＡＭの中間電圧発生回路の負荷容量は］１
５ｎｌ’１１度になるが、これを５μｓの間に振幅１Ｖ
で駆動したときの電流値は２３ｍＡに達する。これは、
ＤＲＡＭの消費電流値に匹敵する大きさであり。 これ以上高速に駆動することは、主たる回路特性への影
響、例えば電源線の雑音発生や、能動信号配線の信頼性
低下などを招く危険があるため、好ましくない。一般に
、超高集積のＬＳ １．特にメモリにおいてはＬＳＩ全
体を同種の複数のブロックで構成し、動作時においては
、それらブロックの内の一部のみを活性化するような構
成をとることが多い。こうしたＬＳＩにおいては、以下
に述べる実施例を適用することが有効である。 第２３図はダイナミック・メモリ（ＤＲＡＭ）の中間電
圧供給方式に本発明を適用した実施例を示している。同
図（ａ）において、ＭＢＯ。 ＭＢＩ〜ＭＢｉはｉ＋１個のメモリ・ブロック、６０〜
６２はワード線選択回路、６８〜７０は各メモリ・ブロ
ックからの中間電圧引出線、７６と７７は二組の中間電
圧発生回路、７４と７５は二組の中間電圧発生回路から
各メモリ・ブロックに中間電圧ＨＶＣＩとＨＶ Ｃ２を
供給する信号線、７１〜７３は二つの信号線の内のいず
れかをメモリ・ブロックに供給するように各ブロック毎
に設けたスイッチである。また、メモリ・ブロックＭＢ
Ｏは、メモリセルを二次元に配列したメモリセルアレー
ＭＡＯ，メモリセルから読出した信珍を増幅して外部に
出力したり外部からの信号をメモリセルに書き込んだり
する入出力制御回路ブロックＭＣ０１入出力回路６７等
から構成される。 ＤＬＯ，ＤＬＯ，ＤＬｊ、ＤＬｊはメモリセルに信号を
伝送するデータ線、６３は蓄積容量の対向電極を成すプ
レート電極、６４は非選択時にデータ線を中間電圧にす
るために配されたプリチャージ電圧Ｏ（給線、ＰＣはプ
リチャージ信号線。 ５ＡＯ−５Ａｊはメモリセルから読出した信号を検知増
幅するセンスアンプ、６５と６６は入出力回路６７と各
データ線との間の信号伝送を行なう共通入出力線対、１
００〜工Ｏｊはアドレス指定信号によって選択されたデ
ータ線対と共通入出力線対との間の接続を制御するＩＯ
ゲートである。 今、仮にｉ＋１個のメモリ・ブロックの内。 つのブロックＭＢＯのみが選択され、動作状態になる場
合を考える。この時、ワード線選択回路６０によってＭ
ＡＯの中の一本のワード線が選択され、高レベルに遷移
する。と同時に、スイッチ７１が制御され、中間電圧引
出線６８は中間電圧供給用の信号＃Ｉ７５に接続される
。一方、非選択状態にあるメモリ・ブロックＭＢＩ〜Ｍ
Ｂｉからの引出線６９や７０は、中間電圧供給用の信号
線７４に接続される。このようにすると、中間電圧発生
回路７６にはｉ個のメモリ・ブロックの負荷が接続され
るのに対して、中ｎＩＩ電圧発生回路７７には一つのメ
モリ・ブロックの負荷しか接続されない。例えば、１＝
１５とすると、中間電圧発生回路７７が駆動する負荷容
量は、中間電圧発生回路７６が駆動する負荷容量の１５
分の１になる。 したがって、仮に７６と７７に同し回路を用いても、選
択されたブロックＭＢＯの中間電圧は非選択ブロックの
中間電圧に比べて１５倍高速に動作するようになる。回
路の性能の点からは、非選択のメモリ・ブロックの応答
速度はメモリの性能には無関係であるから、過渡電流を
ほとんど増大させることなく、メモリ全体の性能向上を
図ることができる。第２３図（ｂ）はメモリ動作の間に
電源電圧が変動した場合の中間電圧の時間変化を示して
いる。すなわち、時刻１０からｔ２の間に電圧■ＣＣが
低下したとする。また１時刻ｔ Ｏからｔｌの間および
時刻ｔ３以後はメモリ・ブロックＭＢＯが１時刻ｔ１か
らｔ３の間はメモリ・ブロックＭＢＩが選択されるとす
る。時刻１０からｔｌの間は、ブロックＭＨＩは非選択
であるため、中ｎｊｌ電圧Ｖ（６９）はゆっくり応答し
ているのに対して、ブロックＭＢＯは選択されているた
め、中間電圧Ｖ （６８）は高速に追従している。時刻
ｔ１でブロックＭＤＩが選択、ブロックＭＢＯが非選択
に切り替わると、今度はＶ （６９）が設定すべき電圧
に向け、速やかに変化する。このように２本実施例によ
れば、ダイナミックメモリの中間電圧のような大容量の
負荷を、過渡電流をほとんど増大させることなく、実質
的に高速に駆動することが可能になる。なお、この例で
は、ダイナミックメモリの中間電圧に本発明を適用した
例について説明したが、適用範囲はこれに限るものでは
なく、同種のブロックで構成され、動１１ミ時はその内
の一部が活性化されるような集積回路一般に適用するこ
とができる。 以上、各実施例によって本発明の詳細な説明したが１本
発明の適用範囲はこれらに駆足されるものではない。例
えば、ここではＣＭＯＳトランジスタによりＬＳＩを構
Ｉ戊する場合を主に説明したが、バイポーラトランジス
タを用いたＬＳ１．接金型ＦＥＴを用いたＬＳ １．Ｃ
ＭＯ８トランジスタとバイポーラトランジスタを組合せ
たＢｉＣＭＯ８型のＬＳＩ、さらにはシリコン以外の材
料、例えばガリウム砒素などの基板に素子を形成したＬ
Ｓ Ｉなどでも、そのまま適用できる。 また本実施例の中では電流増幅回路としてカレントミラ
ー回路を用いたが、他の電流増幅回路を用いることもで
きる。 〔発明の効果〕 本発明は以上説明したように、データ線とＩ／、Ｏ線と
を接続する入出力制御回路をメモリセルアレーの左右に
交互に配置し、かつ、データ線と１１０線との伝達イン
ピーダンスを読みだし動作と書き込み動作とで変化させ
る回路構成にしたことで、低電圧でも高速にしかも安定
に動作させることができる。 また１本発明は並列テストにも適しており、テスト時間
の大幅な短縮が実現できる。 さらに、本発明によればワード線のドライブトランジス
タは、そのゲート電圧がＬｏｗレベルで動作するので、
電源電圧が低下してもワードドライバとして安定に動作
する。またデータ線電圧Ｖ Ｌを、常に、データ線電圧
ＶＬよリメモリセルのスイッチトランジスタのしきい値
電圧ＶＴ分以上高い電圧Ｖ ＣＨに昇圧してワードドラ
イバの電源として動作している電圧変換回路は、その整
流用トランジスタのゲート電圧をそのドレイン電圧より
しきい値電圧以上高くでき、さらに電荷の逆流も防ぐこ
とができるのでその出力電圧を倍？Ｙｆｌｒ発生回路の
理論値である２ＶＬにまで高めることができる。また、
ＲＣ遅延を利用した発振回路およびタイミング発生回路
を用いることにより発振周波数、タイミング相互の遅延
時間が電源電圧変動に対し安定になるので電圧変換効率
を常に最良の状態にしておくことができる。さらにトラ
ンジスタのしきい値電圧を３種に選択することにより、
低電圧での安定化、高速化、低消＊電力化を図ることが
できる。そしてこれらによって、電源電圧が電池１個分
の起電力でも安定に動作する半導体集積回路を実現でき
る、 また、さらに本発明によれは、超高集積のＬＳＴにおい
て、高い電１を精度で大きな負荷容量を高速に駆動する
回ＮＳ構成、あるいは、大きな過渡電流を流すことなく
、大きな負荷容量を高速に駆動する回路方式を提供でき
ろ。 例えば、従来回路ではトランジスタのし、きい値
電圧差が０゜２Ｖあると出力電圧が０．７５Ｖに対して
約１３％変動するような場合に、本発明によれば約１％
に抑制されるというように電圧精度が一桁以−Ｌ向上し
、また、電源投入後の出力電圧の立りり時間が従来回路
に対して約−桁以上改善されるように高速応答性が得ら
れる。 ４）
作可能な半導体集積回路に好適な低電圧で動作する高速
、高集積の半導体装置に関する。 〔従来の技術〕 半導体集積回路（Ｌ Ｓ Ｉ ＝ Ｌａｒｇｅ Ｓｃａ
ｌｅＩｎｔｅｇｒａｔｉｏｎ ）の集積度向上は、その
構成素子であるＭＯＳトランジスタの微細化により進め
られてきた。素子の寸法が０．５ミクロン以下のいわゆ
るディープサブミクロンＬＳＩになると、素子の耐圧の
低下とともにＬＳＩの消費する電力の増大が問題になっ
てくる。このような問題に対しては、素子の微細化にと
もなって動作ｍｓ電圧を低下させることが有効な手段で
あると考えられる。 現在のＬＳＩの電源電圧としては５Ｖが主流であるため
、微細な素子でＬＳＩを構成する手段として、ＬＳＩチ
ップ上に外部電源電圧を降圧する電圧変換回路を搭載す
る技術が、アイ・イー・イー・イー・ジャーナル・オブ
・ソリッド・ステー１〜・ブーキッツ、第２１巻、第５
号、第６０５〜第６１〕頁（１９８６） （ＩＥＥＥ
Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、 ｖｏｌ、２１． Ｎｏ、５． ｐｐ、
６０５−Ｇｌｌ。 ０ｃｔｏｂｅｒ １９８６ ）において論じられている
。この場合の外部電源電圧と内部電源電圧の値は、それ
ぞれ５■と３．５■である。このように、ＬＳＩの中で
も最高集積度のダイナミックＲＡＭ（Ｄ ＲＡ Ｍ ＝
Ｄｙｎａｍｉｃ Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍ
ｅａ＋ｏｒｙ ）で消費電力の問題が顕在化しつつある
。こうした傾向に合わせて、ＬＳＩの外部電圧そのもの
を下げようという動きもある。例えば、０．３ミクロン
の加工技術を用いる６４メガビットＤＲＡＭでは外部電
源電圧は３．３Ｖ程度に低下される予定である。集積度
の向上にしたがって、外部電源電圧はさらに低下する可
能性がある。 また近年、可搬型電子機器の普及に伴い、電池動作や、
電池での情報保持が可能な低電圧・低消費電力のＬＳＩ
に対する需要が高まってきている。 このようむ用途に対しては、最小ｊ〜１．５■で動作す
るＬＳＩが必要とされる。特に、ダイナミックメモリの
場合、その集積度は既にメガビット級に達しており、従
来では磁気ディスク装置しか使用できなかった大容量記
憶装置の分野にもその半導体メモリを利用しようという
動きがでてきている。そのためには、電源をきってもデ
ータが消えないよう電池でバックアップする必要がある
。 このバックアップの期間は、通常数週間から数年間保証
する必要がある。このため、メモリの消費電流は極力小
さくする必要がある。低電力化のためには、動作電圧を
低減することが有効であるが、これを１．５Ｖ近辺とす
ればバックアップ用電源としては乾電池１個で済むため
コストも安くまた占有スペースも小さくなる。 インバータや各種デジタル論理回路だけから構成される
Ｃ Ｍ ＯＳ （Ｃｏ＋ｏｐｌｅＩｌｌｅｎｔａｒｙ
ＭＱＳ） Ｌ Ｓ Ｉ 。 例えばプロセッサなどにおいては、電Ｍ電圧を１゜５Ｖ
程度まで低下させても、Ｍｏｓ＋−ランジスタの定数と
しきい値電圧さえ適切に選べば、大幅な性能低下を招く
ことなく、Ｌ、５ＶＩｉ’、度の低い電源電圧で動作さ
せることが可能である。しかしなから、外部電源電圧（
ＶＣＣまたはＶＳＳ）の他に、それらの中間電圧やそれ
らの範囲を越えた電圧をＬＳＩ上で発生させ、それを動
作に用いるＬＳＩでは、電′ｒＸ電圧の低下は、決定的
な性能低下をもたらしていた。こうしたＬＳＩの代表が
ＤＲＡＭである。したがって、プロセッサやメモリなど
の複数種類のＬＳＩで、低電圧で動作する情報機器を構
成する場合には、ｒＪＲＡＭに代表されるように、ＬＳ
Ｉ上で電ｔＡ電圧以外の電圧を発生して動作に用いるＬ
ＳＩの低電圧動作が必須である。 ＤＲＡＭを低電圧で動作させた場合、主に従来用いられ
ていた以下の３つで問題が生じる。 （１）メモリセルから読出された微小な信号を読出す回
路。 （２）メモリセルを構成するＭＯＳトランジスタを十分
高い導通状態にして、損失無く信号を伝達するために必
要なワード線邸動用高電圧を発生する回路。 （３）メモリセル蓄積容量のプレート電極、さらにはメ
モリセルからの読み出し信号の検出に際する参照電圧と
なる中間電圧（ＶＣＣ／２）を発生する回路。 これらの従来例を、以下順に説明する。 （］）については以下のとおりである。ＬＳＩの高集積
化、大規模化にともなって、信号配線の寄生容量が増大
するため、動作速度が低下するという問題が顕現化しつ
つある。ダイナミック・メモリの場合には、各メモリセ
ルからデータ線上に読み出された微小な信号をセンスア
ンプにより増幅する速度、および、選択されたデータ線
から情報を読み出す入出力制御線（コモン１１０線）の
動作速度が、メモリ全体の動作速度の大きな割合を占め
ており、これらを高速化する技術がメモリの性能向上の
ために不可欠である。従来の入出力制御回路としては、
たとえばアイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・ブーキツツ、ニス・シー２２ （１，９８７年）第６６３頁から第６６７頁（ＩＥＥＥ
。 Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、 Ｖｏ （１）Ｓ Ｃ−２２，Ｎｏ５．
０ｃｔｏｂｅｒ、 １９８７） ｐ ｐ６６３−６６７
）において述べられているように、２つのＭ Ｉ Ｓ
（Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ）型のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い１選択信号をそ
れらのゲート電極に印加して、データ線対とコモン１１
０線対との接続を制御する方式が一般的であった。 （２）についての従来例を第９図に示す。これはＤＲＡ
Ｍのメモリセルアレー（ＭＡ）とワードドライ／＜（Ｗ
Ｄ）関連の回路を示したものである。 また、第１０図は各部の波形を示している。この回路は
、例えばＩＥＥＥ ＪＯＵＲＮＡＬ○Ｆ ５ＯＬＩ
Ｄ−８ＴＡＴＥ ＣＩ ＲＣＵ ＩＴＳ、ＶＯＬ、ｓ ｃ−２］ 、Ｎｏ
。 ３）ＪＵＮＥ １９８６．ｐｐ、 ３８１−３８
７に示されている。 （３）についての従来例は以下のとおりである。 データ線をＶＣＣ／２電圧にプリチャージする１） Ｒ
，Ａ Ｍ方式は、高速性、低消費電力、耐雑音性といっ
た特徴によって、ＣＭＯ５回路とともに１メガビツト以
降のＤＲＡＭの主流になっている。 このＶＣＣ／２ｍ！圧を発生させる従来の中間電圧発生
回路の例は、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・ブーキッッ。 第２１巻、第５号、第６４３〜第６４８頁（１９８６）
（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ−３ｔ
ａｔｅＣｉｒｃｕｉｔｓ、 ｖｏｌ、２］、Ｎｏ、５＋
ｐｐ、６４３−６４８，０ｃｔｏｂｅｒ１９８６ ）
に述べられている 〔発明が解決しようとする課題〕 以上の従来例に対して、本発明が解決しようとする課題
は以下のとおりである。 まず（１）の従来例については以下のとおりである。従
来方式の例を第２図（ａ）および（ｃ）に示す。この方
式では必要最低限の数のトランジスタで構成できるため
、メモリ全体の面積低減に（ａ）データｍ （ＤＯ，Ｄ
ｏ）の信号電圧が十分に増幅されないうちに１１０制御
用のＭＩＳＦＥＴ （Ｔ２Ｏ，Ｔ５１）を導通状態にす
ると、センスアンプＳＡＯの動作が阻害されて誤動作を
起こす。 （ｂ）上記理由により、センスアンプが動作してから選
択信号ＹＯＩを投入して上記ＭＩＳ−ＦＥＴを導通させ
るまでに時間遅れ（タイミング・マージン）を置く必要
が生じ、動作速度の低下をきたす（第２図（Ｃ））。 （ｃ）このような誤動作を防ぐために、」二記ＭＩＳ−
ＦＥＴのチャネルコンダクタンス（ドレイン ・ソース間の導電率）とセンスアンプを構成するＭＩＳ
−ＦＥＴのチャネルコンダクタンスの比には、設計上の
制約が発生する。一般的には。 前者を後者よりも小さくする必要があり、コモン１１０
線（１００，１００）（７３ＩＮ動能力ヲ大きくとるこ
とが難しい。そのため、（ｂ）に加え、さらに動作速度
が低下する。 （ｄ）メモリの集積度向上に伴って、消費電力低減、お
よび素子の耐圧低下に対処するため、内部電源電圧は低
下する傾向にある。したがって、上記ＭＩ ５−ＦＥＴ
の能動能力がさらに低下し、より動作速度が低下する。 （ｅ）主に、上記（Ｃ）の理由により、ひとつのコモン
１１０線と、それにつながる複数のデータ線との間で、
並列に書込み、あるいは読み出しを行うことが難しく、
並列度など、テスト機能の面で制約を受ける。 これらのため、従来の入出力回路方式では、低電圧でも
高速に動作する高集積メモリに適した回路方式を供する
ことができなかった。 次に、（２）の従来例については以下のとおりである。 第９図に示すようにワードドライバはトランジスタＱＤ
、ＱＴから構成される。ここでＸデコーダ出力Ｎ１がＨ
ｉ ｇ ｈ Ｌ／べ＃ （Ｖ Ｌ） ４ｍなるとＱＴを
通してＱＤのゲートＮ２が充電されＱＤがオン状態とな
る。このとき、Ｎ２の電圧はＶ Ｌ −Ｖ Ｔとなる。 次に周辺回路ＦＸで作られたワード線駆動信号 φＸ（
振幅はＶ Ｌ ＋ Ｖ ’ｒ以上）がＨｉｇｈレベルに
なるとＱＤのドレインからソースに電流が流れワードｍ
ｗをＨｉ ｇｈレベルにする。このときＱＴのゲートと
Ｎ］一の間の電位差はＯ，Ｎ２とはＶｔであるからＱＴ
はカットオフ状態となっている。従って、φＸが上昇す
るどきＮ２の電圧はＱＤのゲート、ソース間容量による
カップリングでφＸと共に上昇する。ここで、φＸが最
大値に達したときＱＤのゲート、ソース間電圧がＶＴ以
上なら、ワード線の電圧はφＸと等しくなる。一方、φ
Ｘが上昇していく途中でそれがＶＴ以下となった場合は
、ＱＤのゲート、ソ工入間容量がＯとなるのでその時点
でＮ２の上昇はとまり、第４図に示すようにＶＬ−ＶＴ
十α（ＶＬ−２ＶＴ）／ （１−ａ） となる、また
ワード線の電圧は（ＶＤＬ −２ＶＴ） ／ （１−α
）となる。ここで、αはＱＤのゲート容量とノードＮ２
の全容量の比である。 ここで、ＶＬが電池の消耗で１．ＩＶまで低下した場合
を考える。α＝０．９）ＶＴ＝０．５（Ｖ）とすれば上
式よりＮ２の電圧は１，５Ｖとなる。従って、ワード線
の電圧は１．ＯＶまでしか上昇しない６通常、メモリセ
ルのスイッチトランジスタＱＳのしきい値電圧は周辺回
路のそれよりも高＜０．５Ｖ以上になるのでメモリセル
に蓄えられる電荷量は最大値（Ｃ８Ｘ１．１）の半分以
下のｃＣｓＸｏ、５）となりソフトエラー耐性、センス
アンプのＳ／Ｈの著しい低下が生ずる。すなわち、保存
データの破壊が起こりやすくなる。 以上のように、ＤＲＡＭを従来の技術で電池動作させよ
うとした場合、電池の起電力がＭＯＳトランジスタのし
きい値電圧ＶＴの２倍近くにまで低下すると、ワードド
ライバの動作不良によりメモリセルへの書き込み電圧が
低下してデータの破壊が起こりやすくなるという問題が
あり、その解決を要する課題があった。 また、（３）に関して、低電圧化と高集積化により、従
来の中間電圧発生回路では以下の二つの問題が生じる。 （ａ）電源電圧の低下に伴い、電圧設定精度が低下し、
信号対雑音（Ｓ／Ｎ）比が悪化する。 （ｂ）素子がソース・フォロワ・モードで動作するので
応答速度がトランジスタの原動能力と負荷容量の値で決
まることになり、このため、高集積化による負荷容量の
増大と、さらには低電圧化による素子の邦動能力の低下
により、応答速度が遅くなる。 第１９図はＤＲＡＭ用中間電圧発生回路の従来例を示す
ものである。以下、第１９図を用いて上記の問題点を説
明する。第１９図において、ＴＮ５．ＴＮ６はＮチャン
ネルのＭＩＳ型ＦＥＴ、ＴＰ５．ＴＰ６はＰチャンネル
のＭＩＳ型ＦＥＴ。 Ｒ１）Ｒ２は抵抗、ＣＬは負荷容量である。第１９図の
回路は一種のコンプリメンタリ・プッシュプル回路で、
ＴＮ６とＴＰ６は電源電圧■ＣＣ（ＶＳＳは接地電位と
する）をＨＶＣの中間電圧に分圧する分圧回路を構成し
、これらのゲートにバイアス電圧を与えるためのＴＮ５
とＴＰ５がバイアス回路を構成している。ＶＣＣ／２プ
リチャージ方式のＤＲＡＭにおいては、負荷容量は全デ
ータ線容量にほぼ等しく、４メガビットＤＲＡＭでは５
〜１０ｎＦ （ナノ・ファラッド）、１６メガビツトＤ
ＲＡＭでは２０〜４０ｎＦ、６４メガビットＤＲＡＭで
は８０〜１６０ｎＦ程度の値である。この回路において
は、各ＦＥＴに微小な電流を常時流すことによって、出
力が一定の電圧になるように安定化される。電流が微小
であれば、端子２０と端子２２の電圧差すなわちＶ （
２０）−Ｖ （２２）はほぼＦＥＴ ＴＮ５のしきい
値電圧ＶＴＮに、また端子２２と端子２１の電圧差すな
わちＶ （２２） −Ｖ （２１）はほぼＦＥＴＴＰ５
のしきい値電圧の絶対値ＶＴＰに等しくなる。また、Ｆ
ＥＴ ＴＮ６およびＴＰ６のゲート幅対ゲート長比
Ｗ／Ｌは、それぞれＴＮ５およびＴＰ５のＷ／Ｌの数倍
から数１０倍になるように選ばれる。したがって、ＴＮ
６のバイアス電流はＴＮ５のバイアス電流の数倍から数
１０倍になる。 はじめに第一の問題点について説明する。今、ＦＥＴ対
ＴＮ５とＴＮ６．およびＴＰ５とＴＰ６の間の素子特性
（例えば、しきい値電圧、単位ゲート幅あたりのチャネ
ル・コンダクタンス等）に差が無いと仮定すると、出力
ＨＶＣには、端子２２の電圧に等しい電圧が得られる。 出力電圧のと表される。ここでｖＳＳは接地電位にある
とする。 標準条件下ではＶＴＮとＶＴＰの値がほぼ等しく、すな
わち、ＶＴＮとＶＴＰの値の差がｖＣＣの値に比べて無
視できる場合には ＶＯＩＶＣ） ４− ＶＣＣ となる。一般に、素子のしきい値電圧のばらつきは、高
集積化によっても小さくならず、一定であると考えられ
るため、ｖＣＣを低くするにしたがって、ｖ（１１νＣ
）の設定精度は低下する。例えば、ＶＴＮとＶＴＰがそ
れぞれ標準値に対して±Ｏ，ＩＶ変動すると仮定すると
、電源電圧が５Ｖ （ＨＶＣが２．５Ｖ）のときには、
中間電圧の変動は約±４％であるのに対して、電源電圧
が１．５Ｖ（ＨＶＣが０．７５Ｖ）のときには、中間電
圧の変動は約±１３％に達し、メモリの安定な動作に支
障がでる。 次に、第二の問題点について説明する。負荷の充放電に
際し、出力のＭＩＳＦＥＴは飽和領域で動作するため、
そのドレイン電流ＩＤはβ Ｉ Ｄ＝−（ＶＧ ５−ＶＴ）” と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭ Ｉ Ｓ ＦＥＴのゲートしきい値電圧、βは
素子の構造や寸法によって決まる定数である。 今、従来回路において負荷（負荷容量＝ＣＬ）の電圧を
Ｏ■から中間電圧ＶＣＣ／２の９０％まで立ち上げるの
に要する時間 （、ｒは と表される。一つのデータ線に接続されるメモリセルの
数を２５６）一つのデータ線あたりの容量値を０．５ｐ
Ｆ、と仮定する。メモリの高集積化に伴ってこれらの値
はほぼ一定であるから、負荷容量の値は世代毎に４倍ず
つ大きくなる。例えば、４ＭビットＤＲＡＭではＣＬ宗
８．２ｎＦ。 １６ＭビットではＣＩ、’＝３３ｎＦ、６４Ｍビットで
はＣＬ”ｒ１３１ｎＦとなる。これに対して、電源電圧
が５Ｖ→３．３■→１．５■と世代毎に低下すると、Ｍ
Ｉ、５ＦＥＴのβが１０ｍＡ／Ｖ”で一定の場合、立上
り時間ｔｒは５．９μＳ→３６μＳ→３１４μＳと世代
毎に約１０倍ずつ増えることになる。応答速度を一定に
保つためには。 ＭＩＳＦＥＴのβを世代毎に１０倍にしていく必要があ
るが、レイアウト面積の増大や、定常電流の増大を招く
という副作用があるため、実際には立上り時間ｔｒを一
定に保つのは不可能である。 以上述べた従来の問題を解決し、低電圧でも高速に、か
つ安定に動作する半導体装置を提供することが本発明の
目的である。より具体的には以下の３つを目的としてい
る。 （１）低電圧でも高速に動作し、かつ動作安定性に優れ
、さらには並列テスト機能を併せ持った。 超高集積のメモリの入出力制御回路の方式を提供するこ
と。 （２）電池の起電力が低下してもデータ破壊が生じない
ように、充分に高いワード線電圧を発生することができ
る回路を提供すること。 （３）高集積、低電源電圧のＬＳＩにおいても高精度で
、かつ高速に動作する電圧供給回路（電圧フォロワ）を
提供すること。 〔課題を解決するための手段〕 前述した（１）の目的を達成するため、データ線からの
情報の読み出し、あるいは、データ線への情報の書込み
を行う入出力制御回路を、メモリアレーの左右に交互に
配置し、かつ、コモン１１０線をとデータ線の間の伝達
インピーダンスを、情報の読み出し時と書込み時とで変
化させるような回路構成とした。また、読出し線（ＲＯ
線）の信号を検出するセンス回路として、選択用のＭＩ
ＳＦＥＴと相補のＭＩＳＦＥＴによる電流電圧変換手段
を設けた。本手段は、低電圧でも高速に動作するように
するためのものである。 また（２）の目的を達成するため、特許請求の範囲に記
載のように１次の手段を講じた。すなわち、 （ａ）メモリセルアレーとデータ線に印加する最低の動
作電圧としてメモリセルアレーのスイッチトランジスタ
のしきい値電圧の１．５乃至２倍の電圧をデータ線に与
えるデータｌｅｔ源の出力とワードドライバとを有する
半導体集積回路において５データＩＩＡ電源電圧を、デ
ータ線電圧よりメモリセルアレーのスイッチトランジス
タのしきいＩｔ圧分以上高い電圧に変換する電圧変換回
路と、該電圧変換回路の出力を電源として動作するスタ
ティック型ワードドライバとを備えてワード、ｍｕ動を
することとした。 （ｂ）上記第１項の手段の電圧変換回路は、チャージポ
ンプ回路と整流回路との構成を備えることとした。 （ｃ）上記第２項の手段におけるチャージポンプ回路は
、第１．第２）第３）第４のＭＯＳ）−ランジスタと第
１．第２のコンデンサを含み、該第２）第３．第４のＭ
ＯＳトランジスタのドレインは電源に、第２のＭＯＳト
ランジスタのゲートは第４）のＭＯＳトランジスタのソ
ースに、第３のＭＯＳトランジスタのソースは第２のＭ
ＯＳトランジスタのソースに、第３）第４のＭＯＳトラ
ンジスタのゲートは電源に接続され、第１のコンデンサ
の１つの端子は第４のＭＯＳトランジスタのソースに、
第２のコンデンサの１つの端子は第２のＭＯＩ−ランジ
スタのソースに接続され、該第１）第２のコンデンサの
他の１端はそれぞれ逆相のパルスが入力されるようにな
されたチャージポンプ回路において、さらに第１のＭＯ
Ｓトランジスタのドレインを電源に、ソースを第４のＭ
ＯＳトランジスタのソースに、ゲートを第２のＭＯＳ
ｌ−ランジスタのソースに結合することとした。 本手段は低電源電圧でもチャージポンプ回路の立ち上げ
を一層速め、またその出力電圧を一層高くするものであ
る。 （ｃ＋）上記第２項の手段における整流回路は、整流素
子がＭＯＳトランジスタにより構成され、該ＭＯ５１−
ランジスタのドレインを入力、ソースを出力とし、該入
力には上記第３項記載のチャージポンプ回路、ソースに
は該出力から電荷を伝達する回路とその電荷を蓄えるコ
ンデンサおよびその電荷を電源に伝達する回路が接続さ
れ、該入力の電圧が高レベルの時は該コンデンサの１端
を高レベルにして該ＭＯＳトランジスタのゲート電圧を
入力電圧とＭＯＳトランジスタのしきい値電圧の和以上
にし、該入力の電圧が低レベルの時は該コンデンサの１
端を低レベルにすると同時に該ＭＯＳトランジスタのゲ
ート電圧を電源電圧にすることとした。 本手段は整流用トランジスタの電圧降下を低減させ高い
出力電圧を得るものである。 （ｅ）上記第１項乃至第２項の手段において、メモリセ
ルアレーとワードドライバと電圧変換回路に用いるＭＯ
Ｓトランジスタのしきい値を３種類とし、メモリセルア
レーのものを最も高く、ワードドライバのものを中間に
、電圧変換回路のものを最も低くすることとしたｉ 本手段は低電源電圧においても集積回路としてさらに一
層の安定化、高速化、低消費電力化を達成するものであ
る。 さらに、前記（３）の目的を達成するため、本発明の半
導体装置では、中間電圧に等しい基準電圧の人力と、同
一負荷に対して出力を並列接続する少なくとも二つの第
一および第二のコンプリメンタリ・プッシュプル回路と
、基準電流を増幅して出力するプッシュプル電流増幅回
路とを備え、第一のコンプリメンタリ・プッシュプル回
路は。 そのバイアス回路に、上記基準電圧の入力と該入力に付
加するバイアス電圧源を備えて、該プッシュプル回路の
分圧用トランジスタのゲートにバイアス電圧を印加する
とともに、該プッシュプル回路の分圧回路は上記電流増
幅回路の基？！！電流回路を形成し、かつ該電流増幅回
路の出力端を」二記第二のコンプリメンタリ・プッシュ
プル回路のバイアス回路に接続することを特徴とする。 すなわち、中間電圧に等しい基準電圧の発生部をコンプ
リメンタリ・プッシュプル回路のバイアス回路から分け
て独立に設けるとともに、少なくとも二つのコンプリメ
ンタリ・プッシュプル回路で並列に負荷を駆動するする
ようにし、出力電圧と入力電圧の差を一つのプッシュプ
ル回路に流れる電流として検出し、かつ、その電流にほ
ぼ比例する増幅電流でもう一方のプッシュプル回路を駆
動するものである。 ここで上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しくすることが好ましい、このことは定常状態にお
いてこれらのトランジスタを流れる電流を低い値に抑え
るものである。 あるいは上記電流増幅回路をカレントミラー型のプッシ
ュプル増幅回路によることにすれば、簡単な回路構成で
高い駆動能力がばらつきが少なく容易にえられる。 またあるいは、上記第一および第二のコンプリメンタリ
・プッシュプル回路を電界効果トランジスタにより構成
することが低い電源電圧で動作させられるので好ましい
。 前記（３）の目的をさらに効果的に達成するための本発
明の半導体装置では、中間電圧に等しい基準電圧の入力
と、同一負荷に対して出力を並列接続する少なくとも二
つの第一および第二のコンプリメンタリ・プッシュプル
回路およびトライステート鄭動回路と、基準電流を増幅
して出力するプッシュプル電流増幅回路とを備え、第一
のコンプリメンタリ・プッシュプル回路は、そのバイア
ス回路に、上記基準電圧の入力と該入力に付加するバイ
アス電圧源を備えるとともに、該プッシュプル回路の分
圧回路は上記電流増幅回路の基準電流回路を形成し、か
つ該電流増幅回路の出力端を上記第二のコンプリメンタ
リ・プッシュプル回路のバイアス回路に接続すること、
さらに」二記トライステート邸動回路は、上記入力の電
圧よりも低い第一の判定電圧と上記入力の電圧よりも高
い第二の判定電圧とを備え、出力電圧が第一の判定電圧
よりも低いときには出力を充電し、出力電圧が第二の判
定電圧よりも高いときには出力を放電する手段を備える
ことを特徴とする。 すなわち本発明ではトライステート駆動回路をコンプリ
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続してプッシュプル回路による駆動能力を補うもの
である。 ここで、上記第一および第二のコンプリメンタリ・プッ
シュプル回路のバイアス電圧は、該電圧を印加する該プ
ッシュプル回路のトランジスタのゲートしきい値電圧に
ほぼ等しい電圧にすること、あるいは上記電流増幅回路
をカレントミラー型のプッシュプル増幅回路とすること
、あるいは上記第一および第二のコンプリメンタリ・プ
ッシュブル回路を電界効果トランジスタにより構成する
ことが好ましいことは前述のとうりである。 ここで、上記の入力および出力の電圧を電源電圧の二分
の−にすれば、ＤＲＡＭのような回路への適用上好まし
い。 さらに、複数の同種のブロックを少なくとも含み、動作
時においては、ブロック選択信号によって選択した一つ
または複数のブロックを動作状態にする集積回路（ＬＳ
Ｉ）と、ブロックを負荷として電圧供給し駆動する手段
を有する半導体装置の場合においては、高速応答を達成
するために。 ブロックを駆動する上記駆動手段として、第一および第
二の駆動回路と、各ブロック毎に設けられ動作状態にあ
るブロックを第一の駆動回路に、非動作状態にあるブロ
ックを第二の駆動回路に、それぞれ接続する切換手段と
を備えることとする。 このような手段は、大容量のダイナミックメモリのよう
な集積回路に対して好適である。 そのような場合に、上記ブロックはメモリセルアレーを
少なくとも含み、かつ上記負荷としてはメモリセル蓄積
容量の対向電極およびメモリセルから信号検知回路に信
号を伝達するデータ線のプリチャージ電圧供給線とを少
なくとも含むようにするのがよい。 ここで上記駆動回路を電源電圧の二分の一の電圧を発生
するものとすることがＤＲＡＭへの適応上好ましい。 さらに上記駆動回路として本発明の半導体装置を用いれ
ば、大容量のＬＳＩに対しても高精度化、高速化を達成
できる。 〔作用〕 （１）については、上記構成により、入出力制御回路を
、データ線ピッチの２倍のピッチでレイアウトできるた
め、従来に比べて、チップ面積を大きく増大させること
なく、最適な入出力回路構成をとることができる。これ
により、入出力回路の動作マージンが格段に向上し、低
い電圧でも。 安定かつ高速に動作させることができる。また。 並列に書込み、読み出しを行っても安定に動作するため
、高い並列度の並列テストが可能となる。 （２）については、スタティック型のワードドライバは
電源側にはＰチャネルトランジスタ、グランド側にはＮ
チャネルトランジスタが接続されている。このため、ワ
ード線匪動時にゲートをグランドレベル（ＯＶ）にすれ
ば、電源電圧がしきい値電圧ＶＴ以上であればＰチャネ
ルトランジスタが常にオン状態になり、その出力電圧は
電源電圧まで上昇する。このように上記スタティック型
のワードドライバは、ドライブトランジスタのゲート電
圧がＬｏｗレベルで動作するので低電源電圧に対しても
安定に動作する。 したがってワードドライバの電源として上記電圧変換回
路の出力を用いることにより、ワード線電圧としてデー
タ線電圧よりメモリセルアレーのスイッチトランジスタ
のしきい値電圧用以上高い電圧を印加することが可能に
なり、これにより、電源電圧が１ｖ程度にまで低下して
もメモリ動作を安定にすることが可能になる。 さらに本発明のチャージポンプ回路は、その出力電圧を
プリチャージトランジスタに帰還するもので、これを電
圧変換回路に用いることにより、低い電源電圧に対して
も速い立上りと高い出力電圧を得ることが可能になる。 また上記手段の第４項の整流回路は、整流用トランジス
タのゲート電圧をチャージポンプ回路の出力電圧と同期
させ、その出力がすなわちトランジスタのドレイン電圧
がＨｉ ｇ ｋｒレベルのときはゲート電圧をそれより
しきい値電圧分繊］二高くし、Ｌｏｗレベルのときは両
者間レベル番こするもので、これにより整流用トランジ
スタの電圧降下を低減させ、電荷の逆流も防ぐことが可
能になる。 トランジスタのしきい値電圧を低電圧化すると一般にト
ランジスタの非動能力が増加する。したがって上記手段
の第５項のように、規模のあまり大きくない電圧変換回
路にはこのようなトランジスタを用いると効果がある。 しかし後述するように、ワードドライバのように多量の
トランジスタを用いるようなものの場合は逆に、トラン
ジスタのオフ状態で流れる漏れ電流が無視できなくなる
のでしきい値電圧として標準のものを用いる。またメモ
リセルアレーのトランジスタを低しきい値電圧化すると
後述のようにリフレッシュ間隔を短くすることから消費
電力の増加を招くことになり、したがって、これにはＪ
ＩＲ準より高いものを用いるのが好ましい。 すなわち上記手段の第５項は、低電源電圧においても集
積回路を一層安定化し、高速化し、低消費電力化するよ
う作用するものである。 （３）については、中間電圧に等しい基準電圧の発生部
をコンプリメンタリ・プッシュプル回路のバイアス回路
から分けることにより、バイアス回路とは独立して電圧
を設定することができ、中間電圧の出力を高精度化する
ことが可能になる。 また、入力と出力の電圧差を上記第一のコンプリメンタ
リ・プッシュプル回路のトランジスタを介して電流に変
換し、その電流に比例する増ＩｉＴ＠流で第二のコンプ
リメンタリ・プッシュプル回路を駆動することにより、
入出力間に電圧差がある間は、プッシュプル回路の駆動
能力を高くして。 高速に負荷容量に対して充放電を行なうことになる。ま
たその際の充電と放電の駆動能力を揃えることができ、
したがって低電圧でも、高速かつ安定に動作する電圧供
給回路（電圧フォロワ）を提供することが可能になる。 さらに上記のようにコンプリメンタリ・プッシュプル回
路のバイアス電圧を電圧印加トランジスタのしきい値電
圧にほぼ等しくして該プッシュプル回路の電流を低い値
に抑えれば、これにより半導体装置の定常時電力を小さ
くしなから、出力電圧の変動時には高い駆動能力を得る
ようにすることが可能になる。 また電流増幅回路にカレントミラー型の増幅回路を用い
れば、簡単な回路構成で電流増幅が可能になるだけでな
く、同一の特性を要するミラー回路相互のトランジスタ
に同種の素子を用いることにより、高い駆動能力をばら
つき少なく容易に得ることが可能になる。 電界効果トランジスタは不純物濃度を制御することによ
ってゲートしきい値電圧を下げることができるので、第
一および第二のコンプリメンタリ・プッシュプル回路を
電界効果トランジスタで構成することにより、電源電圧
が低くなっても所要の動作が得やすくなる。 さらにトライステート駆動回路をコンプリメンタリ・プ
ッシュプル回路とともに負荷に対して並列に接続する上
記の手段によれば、入出力間の電圧誤差が上記の判定電
圧以上に大きくなった場合には負荷容量を充電または放
電することにより電圧誤差を判定電圧以内に収束するよ
う動作し、これによりプッシュプル回路動作を補って過
渡時の、応答速度をさらに高めるよう作用することにな
る。 また集積回路の中に複数の同種のブロックを含み、その
一部を動作させる場合に、動作状態のブロックのみを負
荷として選択するよう切り換える本発明の手段によれば
、大容量のＤＲＡＭのような場合にもその一部の負荷を
実質的に担うことになるため大きな過渡電流を流すこと
なく高速応答が可能になる。そのうえ、この駆動回路に
本発明の装置を用いれば、前記したようにさらに効果的
に高精度高速応答性を得ることが可能になる。 〔実施例〕 以下実施例により本発明を具体的に説明する。 なお、以下の説明では１本発明をダイナミックメモリ（
ＤＲＡＭ）に適用した例について説明するが、これ以外
の、例えば、スタティックメモリ（ＳＲＡＭ）やリード
・オンリ・メモリ（ＲＯＭ）についても同様に適用でき
る。また、ＭＩＳ型のＦＥＴ素子を用いたメモリ以外に
も、バイポーラ素子を用いたメモリ、バイポーラ素子と
ＭＩＳ−ＦＥＴとを組み合わせた、いわゆる ＢｉＣＭＯ８型のメモリ、さらには、シリコン以外の半
導体材料を用いたメモリについても、同様に適用するこ
とができる。 第１図は本発明のメモリ回路の一実施例である。 第１図中、ＭＡは１つのＭＩＳ−ＦＥＴと１つの蓄積容
量からなるメモリセルを二次元的に複数個配列したメモ
リセルアレー、ＧＫＴＯ，ＧＫ’Ｉ’１はメモリセル信
号を検知したり、読出し線または書込み線を通して、メ
モリ外部と情報をやりとりするための入出力制御回路、
ＤｏとＤｏ、ＤｉとＤｌはメモリセルと上記入出力制御
回路の間で信号の伝送を行うためのデータ線対、ＷＤは
メモリセルアレーのうちの行アドレスを指定して１本の
ワード線に駆動信号を与えるためのワード線邸動回路、
ＷＯ”Ｗｍはワード線、ＹＤはメモリセルアレーのうち
の列アドレスを指定するためのＹ（列）デコーダ、ＹＯ
ｌは列選択信号線、をそれぞれ表している。また、入出
力制御回路の中で、５ＡＯ１ＳＡＩはデータ線上の微小
な信号電圧を検知するための検知回路（センスアンプ）
。 Ｃ３ＮＯとＣ３ＰＯ，Ｃ３ＮＩとＣ３ＰＩは、それぞれ
検知回路ＳＡＯ，ＳＡＩの駆動信号線。 ＣＤＯあるいはＣＤＩは検知回路の駆動信号発生回路、
ＰＲＯ，ＰＲＩは、非動作状態において、データ線対を
短轄するとともにセンスアンプの動作に都合の良い電圧
に設定するためのプリチャージ回路、ＲＧＯあるいはＲ
ＧＩはデータ線対に現れた信号（電圧差）をメモリアレ
ー外部に読みだすための読みだしゲート、Ｔ１〜Ｔ４は
読みだしゲートを構成するＮチャネルＭＩＳ−ＦＥＴ、
ＷＧＯあるいはＷ（Ｅｌは外部の情報に従ってデータ線
を駆動する書き込みゲート、Ｔ５〜Ｔ８は１つの書き込
みゲートを構成するＮチャネルＭＩＳは書込み制御線、
をそれぞれ示している。また、５ＷＲＯ，５ＷＲＩは読
みだし線から共通の読みだし線ＣＲＯ，ＣＲＯへ接続す
るためのスイッチ回路、５ＷＷＯ，５ＷＷＩは書き込み
線と共通の書き込み線ＣＷＩ、ＣＷＩを接続するための
スイッチ回路、５ＥＬＯ，５ＥＬＩは左右いずれかのス
イッチを選択する信号、ＡＭＰはＣＲＯ２ＣＲＯへ現れ
た信号を検知増幅するためのセンス増幅器、ＤＯＢは出
力バッファ、ＩｏＢは入力バッファである。本実施例で
は、入出力制御回路ＣＫＴＯ，ＣＫＴＩをデータ線対毎
にメモリセルアレーの左右に交互に配置しており、かつ
入出力制御回路内のＩ １０！を読みだし線（ＲＯＭ）
と書き込み、１ｉｔ（Ｗｌ、１ｆｆ）に分離している。 以下これらの具体的な構成と効果を説明する。 第１図（ｂ）には読みだしゲートおよび書き込みゲート
回路の平面レイアウト図を示す。一般的には、メモリの
高集積化が進むとともに入出力制御回路Ｃｉをデータ線
ピッチでレイアウトすることが困難になってくる。しか
し本実施例のように入出力制御回路をメモリセルアレー
の左右に交互に配置することで入出力制御回路のレイア
ウトピッチはデータ線対ピッチの２倍、すなわち、２ｄ
ｙにできるのでチップ面積を大きく増大させること無し
にレイアウトが可能になる。高集積メモリにおいては、
たとえばアイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・ブーキツツ、２３（１９８８年）
第１１１３頁から１１１９頁（ＩＥＥＥ、 Ｊｏｕｒｎ
ａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ。 ｖｏｌ、２３．＆５，０ｃｔｏｂｅｒ ｌ ９８８．
ｐｐｌ １１３−１１１９）に述べられているように、
隣接するデータ線間の容量結合により信号対雑音比が著
しく低下するという問題がある。メモリセルアレー部分
の容量結合雑音はデータ線をメモリセルアレーの途中で
交差する等の方法により低減できることは知られている
が、入出力制御回路部においては隣接データ線間の結合
容量が場所により不均一であるため雑音を低減すること
が十分に行えなかった。本実施例では入出力制御回路の
データ線対間にシールド用の配線を配することにより、
従来に比べて著しく線間容量結合雑音を低減することが
できる。以下、これについて説明する。第１図（ｂ）に
示すような入出力ＩＩＪ９１１回路部のレイアウトにお
いて、データ線対間にデータ線と同時に形成される他の
信号配線を配置している。ここでは、例えば、読みだし
ゲートＲＧｉ部でデータ線と直行して配線された読みだ
しＭＲ○、ＲＯ及び読みだし制御線ＲＣ８，ＲＣ８はス
ルーホールを通してデータ線と同時に形成される配線材
に接続され、データ線と平行に配置される。このように
することで、データ線と隣接データ線間の寄生容量を低
減することができ、読みだし動作に伴う雑音を最低限に
抑え、安定な動作を期すことができる。 次に、読出しスイッチ５ＷＲＯ１書込みスイッチｓｗｗ
ｏ、センス増幅回路ＡＭＯの具体的な構成を説明する。 第１図（Ｃ）は読出しスイッチ５ＷＲｉ（ｉ＝０．１）
の構成例である。この回路は、複数の読出し線ＲＯｉ、
ＲＯｊの内の１つを共通読出し線ＣＲＯ，ＣＲＯに選択
的に接続するとともに、選択されたメモリブロックの読
出し制御線ＲＣ５ｉ、ＲＣ５ｉの電圧を制御して、読出
し線に信号を取り出すようにしている。同図において、
Ｔ１０−Ｔ１７はＮチャネルＭＩＳＦＥＴ、ＩＮＶｌｏ
ｏはインバータ、ＮＡＮＤｌは入力が共に高レベルの組
合せのときのみ低レベルを出力する２人力の反転論理積
回路、をそれぞれ示している。メモリブロックが選択さ
れて選択信号５ＥＬｉが高レベル、かつメモリが読出し
状態にあって書込み信号ＷＥが高レベルになると、ＭＩ
ＳＦＥＴ Ｔ１０−Ｔ１３が導通、Ｔ１４〜Ｔ１７が
非導通となる。したがって、読出し線ＲＯｉ、ＲＯｉは
それぞれ共通読出し４ｉＣＲＯ１ＣＲＯに接続されると
ともに、読出し制御線ＲＣ８ｉ、ＲＣ５ｉは接地される
。これにより、例えば第１図（ａ）において列選択信号
ＹＯＩが高レベルになると、Ｔ３およびＴ４が導通し、
データ線対Ｄｏ、Ｄｏの電圧差に応じて読出し線ＲＯＯ
，ＲＯＯから読出し制御線ＲＣ８Ｏ１ＲＣ８Ｏに流れる
電流の差として信号が得られる。ここで、読出し制御Ｉ
ＲＣ８Ｏ，ＲＣ８Ｏは、読出し動作だけを考えると、必
ずしも分離する必要はないが、後述するように並列テス
トを行なう場合には５分離が不可欠である。 メモリブロックが非選択となり、選択信号５ＥＬｉが低
レベル、またはメモリが書込み状態にあって書込み信号
ＷＥが低レベルになると。 ＭＩＳＦＥＴ Ｔ１４〜Ｔ１７が非導通、Ｔ１．４〜
Ｔ１７が導通となる。したがって、読出し線ＲＯｉ、Ｒ
Ｏｉおよび読出し制御線ＲＣ８ｉ、ＲＣ５ｉは同一の電
圧（ここでは中間電圧ＨＶＬ）に接続される。これによ
り１例えば第１図（ａ）において列選択信号Ｙ０１が高
レベルになってＴ３およびＴ４が導通しても、読出しＪ
＠ＲＯｉ、■く○ｉから読出し制御線ＲＣ８ｉ、ＲＣ８
ｉに電流が流れることがないため、例えば第４図におい
て述べるように、１本の列選択信号線で複数のメモリブ
ロック（選択ブロックと非選択ブロックを含む）の列ア
ドレスを選択するような場合に都合がよい。 第１図（ｄ）は書込みスイッチ５ＷＷｉ（ｉ＝０．１）
の構成例である。この回路は、複数の書込み線Ｗ Ｉ
ｉ 、 Ｗ Ｉ ｉの内の１つを共通書込み１１ｃＷＩ
、ＣＷＩに選択的に接続するとともに、選択されたメモ
リブロックの書込み制御線ＷＲｉを高レベルにして、書
込みを行なうようにしている。同図において、Ｔ２０．
Ｔ２３〜Ｔ２６はＮチャネルＭＩＳＦＥＴ、Ｔ２１．
Ｔ２２はＰチャネ／Ｌ／ＭＩＳＦＥＴ、ＴＮＶＩＯＩ
〜ＩＮＶ１０３はインバータ、ＮＡＮＤ２は２人力の反
転論理積回路、をそれぞれ示している。メモリブロック
が選択されて選択信号５ＥＬｉが高レベル、かつメモリ
が書込み状態にあって書込み信号ＷＥが高レベルになる
と、ＭＩＳＦＥＴ Ｔ２０〜Ｔ２３が導通、Ｔ２．４
〜Ｔ２６が非導通となる９したがって、書込みｇｗＩｉ
、ＷＩ ｉはそれぞれ共通書込、７Ｊ＋ＩＣＷ Ｉ 、
ＣＷ Ｉに接続されるとともに、書込み制御線ＷＲｉ
には高レベルが出力される。これにより１１例えば第１
図（ａ）において列選択信号ＹＯＩが高レベルになると
、１゛５およびｒ６が導通し、データ線対ＤＯ，ＤＯは
書込みｇｗｉ：ｏ。 ＷＨＯに接続され、書込み線上の書込み情報はデータ線
に書き込まれる。 メモリブロックが非選択となり、選択信号５ＥＬｉが低
レベル、またはメモリが読出し状態にあって書込み信号
ＷＥが低レベルになると、ＭＩＳＦＥＴ Ｔ２０〜Ｔ
２３が非導通、Ｔ２４〜Ｔ２６が導通となる。したがっ
て、書込み線ＷＩｉ、ＷＩｉは同一の電圧（ここでは中
間電圧ＨＶＬ）に接続されるとともに、書込み制御縁Ｗ
Ｒｉは低レベルになる。これにより１例えば第１図（ａ
）において列選択信号ＹＯＩが高レベルになってＴ５お
よびＴ６が導通しても、データ線と書込み線とは導通し
ないため、例えば第４図において述べるように、１本の
列選択信号線で複数のメモリブロック（選択ブロックと
非選択ブロックを含む）の列アドレスを選択するような
場合に都合がよい。 次に、第１図（ｅ）は共通読出しｇｃＲｏ。 ＣＲＯに読みだされた信号を増幅するためのセン、大増
幅回路の構成を示している。同図において、ａｍｐ １
は共通読出し線ＣＲＯ，ＣＲＯを入力、ｄｉ、ｄｉを出
力とする第一のセンス増幅回路。 ａｍｐ２はｄｉ、ｄｉを人力、ｄ２．ｄ２を出力とする
第二のセンス増幅回路、ａｍｐ３はｄ２゜ｄ２を入力、
ｄ３．ｄ３を出力とする第三のセンス増幅回路、Ｔ４２
．Ｔ４３は第三のセンス増幅回路を動作前に初期化する
ためのＭＩＳＦＥＴである。第一のセンス増幅回路ａｍ
ｐ １は同じ構成の２つの電流電圧変換回路で構成され
る。電流電圧変換回路は差動増幅回路ＤＡ１．．Ｐチャ
ネルＭＩＳＦＥＴ Ｔ２Ｏ，Ｎチャネル ＭＩＳＦＥＴ Ｔａ２とからなる。また、第二のセン
ス増幅回路ａ ｒｎ ｐ ２は同し構成の２つの差動増
幅回路ＤＡ３．ＤＡ４で構成される。第三のセンス増幅
回路ａｍｐ３は２つの反転論理和回路ＭＯＲ１，Ｎ０Ｒ
２，２つのインバータＩＮＶ１０５．ＩＮＶ１０６で構
成される。 次に１本実施例の動作を第１図（ｆ）および（ｇ）の動
作波形を用いて説明する。なお、ここでは、データ線Ｄ
ｏ、Ｉ）Ｏに読出された情報を読出したり、外部からの
情報をＤＯ，Ｄｏに書き込む場合の例について説明する
が、同様の動作はメモリアレー内の全てのメモリセルに
対して選択的に行なうことができるのは自明である。ま
た、ここでは動作電圧が１．５Ｖの場合について説明し
ているが、これに限らず他の電圧で動作させても、本発
明は同様に適用でき、かつ同様の効果を得ることができ
る。 まずはじめに読出し動作を第１図（ｆ）により説明する
。プリチャージ回路部ＰＲＯの制御信号ＰＣが時間１０
で立ち下がり、データ線への予備充電動作が終了する。 続いて選択されたワード線ＷＯがｔＬ で立上り、メモ
リセルからデータ線Ｄｏ、ＤＯに信号が読みだされる。 次に、ｔ３にセンスアンプ駆動信号Ｃ８Ｐを中間電位か
らＨｉｇｔ＋レベルへ、Ｃ５Ｎを中間電位からＬｏｗ
レベルにし、センスアンプＳＡＯを駆動する。これによ
り、データ線に読みだされた信号がセンスアンプにより
Ｈｉｇｈ、 Ｌｏ−に増幅される。ここで１本実施例で
は、データ線は読みだしゲートＲＧＯ中のトランジスタ
Ｔｌ、Ｔ２のゲートに接続され、トランジスタＴ３．Ｔ
４を通して、読出し線ＲＯＯ。 ＲＯＯへ接続しである。選択された入出力回路ＣＫＴＯ
の読出し制御１９１Ｒｃｓｏ、ＲＣ５Ｏばｔｌにおいて
Ｌｏｗに駆動される。この構成によりデータ線と読出し
線は分離されるため、データ線がＨｉｇｈ、 Ｌｏｗ
レベルに確定する前の増幅途中において、ここではｔ３
において、列選択信号線ＹＯＩを入力してもデータ線
の情報を破壊することかない。したがって、データ線の
情報を破壊すること無しに読出し線へ伝達することがで
きるので、読みだし動作の高速化が図れる。なお、従来
に比べて高速化できる理由、および効果については後で
詳しく述べる。ここで、読出し線および共通読出し線の
信号電圧、すなわちＲＯＯとＲ００およびＣＲＯとＣＲ
Ｏの電圧差は約２０ ｒｎ Ｖ程度、第一のセンス増幅
回路の出力信号振幅（ｄｉとｄｌの電圧差）は約２００
ｍＶ程度、第二のセンス増幅回路の出力信号振幅（ｄ２
とｄ２の電圧差）は１〜１．５Ｖ程度である。すなオ）
ち、第一のセンス増幅回路の電圧増幅率は約１０程度、
第二のセンス増幅回路の電圧増幅率は約５〜７程度であ
る。第三のセンス増幅回路の電圧増幅率は１〜２程度で
ある。但し、第三のセンス増幅回路には出力情報を記憶
する機能、いわゆるラッチ機能がある。すなわち、入力
の信号を増幅した後に入力をともにｌｏｗにすることに
より１次の入力が入るまでは先の入力に応じた出力が保
持される。これにより、第一から第三の増幅回路の全て
を常に動作状態にする必要がなく、出力された後には、
第一あるいは第二あるいはその両方の増幅回路を非動作
状態として、消費電力を低減することができる。 この図では、一つの情報の読出しの後、列アドレスを切
り換えて他の情報を読出すようにした、いわゆるスタテ
ィックカラム動作の例も示している。すなわち１列選択
信号Ｙ０１の次にＹ２３を立ち上げて情報を読出してい
る。本実施例によれば、後述するようにセンス増幅回路
の入力を電流とすることにより、読出し線および共通読
出し線の電圧振幅は２ Ｑ ｒｎ Ｖと従来の１／１０
に低減している。これにより、読出し線および共通読出
し線の寄生容量の充放電に要する時間を約１／１０に短
縮することができ、アドレスを切り換えてから情報を出
力するまでの遅延を極めて小さくすることができる。 つぎに、読出し動作に続いて書き込み動作を行なう場合
の例を第１図（ｇ）を用いて説明する。 同図において、最初の読出し動作は第１図（ｆ）と同じ
である。ｔ４においてＷＥがｈ ｉ ｇ ）ｉになると
列選択信号ｍＹＯ１がＨｉｇｈのままで。 ＲＧＯ（７）制御信号線ＲＣＳＯがＨＶＬ（０゜７５Ｖ
）、書き込みゲートＷＧＯの制御信号線ＷＲＯが旧ｇｈ
になる。これとともに書き込み用の入出力線ＷＩＯ，Ｗ
ＩＯに書き込みのデータを与えると、書き込みゲートＷ
ＧＯ内のトランジスタＴ５）Ｔ７．およびＴ６）Ｔ８を
通してデータＭＤＯ，Ｄｏヘデータが書き込まれる９以
上の例に示したように、書き込み動作と読みだし動作で
１１０線とデータ線間の伝達インピーダンスを変化させ
る一手段として、読みだし線と書き込み線を分離するこ
とで、読みだし動作マージンと書き込み動作マージンを
おのおの個別に設定することができるので、低電圧動作
においても動作の高速化及び安定化を図ることができる
３次に、本実施例で用いたセンス増幅回路の効果を第２
図により説明する。第２図（ａ）は従来のセンス増幅回
路、（ｂ）は本発明によるセンス増幅回路の構成を模式
的に示したものである。また第２図（ｃ）は従来のセン
ス増幅＠路と１本発明によるセンス増Ｉ！１回路の動作
波形を模式的に示したものである。従来回路では、メモ
リセルＭＣから、データ線（Ｄｏ、Ｄｏ）に読出された
微小信号は、センスアンプＳＡＯで増幅された後、列選
択信号ＹＯＩで制御されるＭＩＳＦＥＴ Ｔ２Ｏ。 〒１「「をオンニシテ、読出し線（ＩＯｏ、１００）に
伝えられていた。従来回路には、高速化を妨げる２つの
問題がある。１つは５センスアンプで十分に増幅された
後、ＭＩＳＦＥＴをオンにする必要があることである。 そうしないと、データ線（ＣＤ約０．３ｐＦ）と読出し
線（ＣＲ約８ｐＦ）に、数１０倍の容量差があるため、
大きな電荷が読出し線から流れ込んで、せっかく増幅し
かけた情報が破壊されてしまうためである。もう１つは
、駆動能力の小さなセンスアンプで、大きな寄生容量の
読出し線を２００ｍＶという大きな電圧まで増幅する必
要があることである。これは、次段の第二のセンス増幅
回路の信号検出感度のためである。 そこで１本発明では、データ線の信号をゲートで受けた
ＮＭＯＳトランジスタＴｌ、Ｔ２を設け。 センスアンプと読出し線を分離した。これによって、デ
ータ線が十分増幅されるのを待たずに１列選択（８号で
制御されるＭＩＳＦＥＴ Ｔ３．Ｔ４をオンにできる
ため、データ線の電圧情報を、電流情報に変換して、高
速に読みだすことができる。 さらに、低電圧動作に適するように、ＰチャネルのＭ
Ｉ Ｓ Ｉ” Ｅ Ｔと増幅回路により構成した、電流
センス回路を設け、電流入力に比例した電圧出力を得ら
れるようにした。電流入力とすることにより、信号線の
電圧振幅は、従来に比べて、約１桁（２００ｍＶ→２０
ｍＶ）小さく抑えることができ、寄生容量ＣＲの充放電
に要する時間が大幅に短縮されて高速化される。 第２図（ｄ）は、従来のセンス増幅回路と本発明による
センス増幅回路の動作速度を計算機シミュレーション結
果をもとに比較したものである。 ここでセンス時間とは、センスアンプを起動するための
信号Ｃ８Ｎ、Ｃ５Ｐが投入されてから、１１０線に２０
０ｍＶの信号電圧が得られるまで（従来の場合）の遅延
時間、あるいは第一のセンス増幅回路の出力に２００ｍ
Ｖの出力が得られるまで（本発明の場合）の遅延時間で
定義している。 本発明の回路により、１．５ｖで従来に比べて２０ｎ
ｓ高速化されることから、本発明が低電圧でかつ高速に
動作することが示された。 以上述べたように本実施例では、入出力制御回路をメモ
リセルアレーの左右に交互に配置し、かつ読みだし用と
書き込み用の入出力線を分離することで、低電圧動作に
おいても動作の高速化及び安定化を図ることができる。 さらには、読出し線の信号を検出する第一のセンス増幅
回路を電流電圧変換回路で構成し、かつ読出し線翻動用
のＭＩＳＦＥＴとデータ線の電圧を読出し線の電流に変
換するためのＭＩＳＦＥＴを相補の構成とすることによ
り、１〜２Ｖ程度の低い電源電圧でも高速に動作するセ
ンス増幅回路を提供することができる。 第３図はさらに動作の安定化を図るための実施例である
。前に述べたように、入出力制御回路部ではデータ線間
の寄生容量を低減することができた。ここではメモリセ
ルアレ一部においてデータ線間の寄生容量のバランスを
とることによりさらに動作の安定化を図っている。すな
わちデータ線を一線対ごとにメモリセルアレーの中央部
において交差させる。Ｄｉ、ＤＩとデータＡＩＸＤＯ間
の寄生容量はそれぞれＣｃＯＩＬ、Ｃｅ１１ハであるが
、ＣｃＯｌｉ、とＣｃ ＯＩ Ｒは一致するのでＤｉ。 Ｄｌとデータ線Ｄｏ間の寄生容量は等しくできる。同様
にＤｉ、ＤｉとデータＡＩＪＤ２ 間の寄生容量も等し
くできるので、対となるデータ線同志で隣接データ線と
の寄生容量のバランスをとることができる。したがって
、メモリセルアレー内においてもさらに読みだし動作の
安定化を図ることができる。 第４図は複数のメモリセルアレーが存在した場合の実施
例であり、ここでは読みだし動作を説明する。入出力制
御図ｊＩ３ｃＫＴｉｊは左右のメモリセルアレーで共用
し、ＣＫＴｉｊと各メモリセルアレーの間にはＴｏｏ−
Ｔｅ３ で示すスイッチトランジスタが接続され、それ
らのゲートにはメモリセルアレーの選択信号である５Ｈ
Ｒｉｊが入力される。Ｓ Ｗ Ｒｉは読みだし線ＲＯと
複数のＲＯ線で共用する共通読出し線ＣＲＯへ接続する
スイッチであり、このスイッチへもメモリセルアレーの
選択信号５ＨＲｉｊが入力される。 ５ＨＲｉｊはあらかじめｌｌｉｇｈにセットされており
。 たとえばメモリセルアレーＭＡ２ が選択されると、
５ＨＲＩＲ，５ＨＲ３ＬのみをＬｏｗにする。ここで、
列選択信号ＹＯＩが選択されたとするとデー１４ＩＤ１
．ＤＩ、およびＤｏ、Ｄｏ へ読みだされた信号は入出
力制御回路ＣＫＴ１２゜ＣＫＴ２３を通してＲＯ１２，
ＲＯ１２゜ＲＯ２３，ＲＯ２３へ読みだされる。これら
は。 さらにスイッチ５ＷＲＩ、５ＷＲ２を通して、共通の１
１０線ＣＲＯＯ，ＣＲＯＯ，ＣＲＯＩ。 ｃＲｏｌへ読みだされる。このように、複数のメモリセ
ルアレーが存在した場合にも、入出力制御回路をメモリ
セルアレーの左右に交互配置し左右のメモリセルアレー
で共用することはチップ面積を大きく増加させることな
く、これまで述べてきた特性の改善が実現できる。 第５図（ａ）は本発明を用いた並列テストの実施例であ
る。並列テストは列選択信号を同時に複数選択（多重選
択）することによって行う。すなわち、並列テスト時に
はテスト信号ＴＥＳＴにより１列選択信号を多重に選択
する。これにより、読みだし動作では、多重度に応して
データ線の読みだし信号が読みだし線に同時に読みださ
れる。 同時に読みだされたデータ線の情報がすべて一致してい
れば、読みだしｉＲＯとＲＯは一方が読みだし情報に応
じて“Ｉｌｉｇｈ”の電圧レベル、他方が“Ｌｏｉ＋”
の電圧レベルになる。もし１つでも誤情報が読みだされ
たとするとＲＯとＲＯ共に” Ｌｏｗ”の電圧レベルに
なる。一方、書き込み動作では。 書き込み用の入出力線から選択された書き込みゲ−ｈに
接続されたデータ線に書き込まれる。ここで、本発明で
は並列テストの場合にも新たにテスト用の１１０線を設
けること無しに並列テストが行え１通常のテストと同様
にデータ線からＡＭＰへ情報が伝えられる。また、読み
だし用の信号線と書き込み用の信号線を分離しているの
で、前述したように読みだし動作と書き込み動作で各々
個別に動作マージンを設定でき、多重度を増やす上での
制限は無くなり、高度の並列読出し／書込みが可能にな
る。同図で、読みだしゲートＲＧの騒動信号ＲＣ５は対
線とし、読みだし動作において読出し線ＲＯ，ＲＯへ接
続されるＲＣ５を分離している。これは多重度を増やし
たときにも１つの、誤読みだしを判別するためにイイ効
な手段である。 多重度を増やすとＲＯからＲＣ８へ流れる電流を増やす
必要がある。一方ＲＣ５からＧＮＤへ流れる電流は読出
し線の配線抵抗によりある一定で飽和する。いいかえれ
ば、ＲＣＳの電位が上昇する。 そのためＲＣ８を分離しないと誤読みだしがあった側の
１１０１の信号電流は多重度の上昇と共に低下し検出が
困難になる。ＲＣ５を分離することにより誤読みだしを
行った側のＲＣ５の電位は上昇せずＲＯからＲＣ，Ｓへ
流れる電流のみを検出すればよいのでより精度の高い検
出ができる。以上述べたように、本発明は高度な並列テ
ストを可能にするのでテスト時間の大幅な短縮を実現で
きる。 第５図（ｂ）は多重度を決定する具体的回路の実施例で
ある。列デコーダＹ Ｉ）へは通常ＹＯからＹｎ−１が
入力される６ Ｙ ｎ −１は列方向を２分割し、Ｙｎ
−２はさらにそれぞれを２分割し、以下同様である。Ｙ
Ｏは列選択信号ごとに” Ｏ” （１，、ｏｉｉ ）′
１′″（Ｈｉｇｈ）を繰り返す。ここではテスト信号Ｔ
ＥＳＴを旧ｇｈにし、Ｙｎ−１）Ｙｎ−１とＴＥＳＴと
のＯＲゲート出力信号をＡＹｎ−１゜ＡＹｎ−１’とし
、これをＹｎ−１，Ｙｎ−１のかわりに列デコーダに入
力することでＹｎ−１のＨｉｇｈ、Ｌｏｗにかかわらず
にＡＹｎ−１）ＡＹｎ−１′ともにｌ［ｉｇｈにでき列
選択信号を２本選択できるので多重度を２にできる。 第５図（ｃ）は多重度を４にした実施例である。 Ｙｎ−１とＹｎ−２のＮＡＮＤゲート出力をＴＥ Ｓ
ＴとともにＮＡＮＤゲートに入力し、それらの出力をＡ
Ｙｎ−２０から３とし、それらを列デコーダに入力すれ
ば多重度を４にできる。 以上、第５図（ｂ）および（ｃ）に示した実施例をもと
に並列テスト時は列デコーダを多重に選択でき１通常の
テスト時にはテスト信号ＴＥＳＴをＬｏｌＮにすること
によって１木の列選択信号を選択できる２ 第５図（ｄ
）は並列テストを実現するためのセンス増幅回路の実施
例である。並列テスト時のテスト結果を出力する方法に
ついて同図により説明する。通常の読出し動作に際して
は。 ａｍｐ２Ｔを構成する２つの差動増幅回路ＤＡ４゜ＤＡ
５の反転および非反転入力には、電流電圧変換後の出力
をそのまま入力し、それらの出力をａｍｐ３に入力する
。波列テスト時には２つの差動増幅回路ＤＡ４．ＤＡ５
の非反転入力には基準電圧としてＶＲＴを入力する。並
列テストにおいて。 多重に選択されたデータ線に１つでも誤情報が含まれて
いる場合は、ＲＯ，ＲＯにはともに電流が流れる。した
がって、第一のセンス増幅回路ａ ｍ ｐ １の電流電
圧変換出力ｄ、ｌ、ｄｉは共に低いレベルになる。一方
、基準電圧ＶＲＴを電流電圧変換出力の高レベルと低レ
ベルの間の電圧に設定しておく。こうすれば、１つでも
誤情報が含まれている場合は、２つの差動増幅回路ＤＡ
４゜Ｉ）Ａ５の出力には高レベルが出力される。すなわ
ち、ｄ２．ｄ２共に高レベルの場合には並列に読出した
情報が誤情報を含んでいると判定できる訳である。並列
デス１−時にはＴＥＳＴをＬｏｗにすることによってこ
れらの出力を判定回路Ｔ Ｅ Ｊに取り込む。ＴＥＪは
ｄ２．ｄ２の出力電圧に応じてＥＲＲにｌｌｉｇｈまた
はＬｏ−を出力する。すなわち、並列テストの結果がす
べて正しければ、ＥＲＲはＬｏｗを出力し、１つでもま
ちがっていればＩｔ ｉ ｇｈを出力する。このように
して多重度をあげた並列テスト結果の判別も本発明によ
る入出力回路方式ならびにセンス増幅回路を用いて行う
ことができる。 第５図（ｅ）は並列テストに用いる基準電圧ＶＲＴ発生
回路の実施例である。同図においても前に述べた電流−
電圧変換回路を用いており、並列テスト時には並列テス
ト信号ＴＥＳＴをＨｉｇｈにすることでＶＲＴを発生し
ている。この回路においては、電流電圧変換回路の入力
に信号電流の約半分に相当する基準電流を与えている。 これにより両方のＲＯ線に信号電流が流れると、変換後
の電圧はＶｆｌＴより小さくなる。また、並列テストの
結果が正しければ一方の変換後の電圧はＶＲＴよりも大
きくなる。したがって、変換後の電圧をＶＲＴと比較す
ることにより、テスト結果の判別が可能になる。 第５図（ｆ）は書き込みスイッチＳＷＷの具体的実施例
である。ＷＥは書き込み信号である。本、実施例は第４
図に基づいて複数のメモリセルアレ・−が存在した場合
であり、ＳＷＷの右側のメモリセルアレーが動作すると
仮定する（ＳＥＬ、Ｒが１１ｉｇｈ、 Ｓ Ｅ Ｌ Ｌ
がＬｏｗ）ｍ並列テスト時はＴＥＳＴがＬｏｗである。 読みだし動作時はＷＥが１．ｏｗであり回路ＷＳＴによ
りＷＩ、ＷＩを同電位にしておく。書き込み動作が開始
されると、ＷＥが）Ｉｉｇｈになる。ＯＲに入力する信
号は読みだし動作においてはすべて）ｌｉｇｈになるの
で、ＷＥＲはＬｏｗに。 一方のＷＥＬはＨｉｇｈになる。したがって、書き込み
制御信号ＷＲはＨｉｇｈになるとともに、ＮチャネルＭ
ＩＳＦＥＴ Ｔ７７）Ｔ７８およびＰチャネルＭＩＳ
ＦＥＴ Ｔ７５．Ｔ７６をとおしてＣＷＩ、ＣＷＩか
らＷｌ、ＷＩヘデータが書き込まれる。 第６図はメモリセルからデータ線へ読みだされた信号を
検知増幅するセンスアンプの高電圧側の電源線の電圧レ
ベルを任意に設定できるようにした実施例である。メモ
リセル八１１１１１を書き込むときの書き込み電圧レベ
ルはセンスアンプの高電圧側の電源線の電圧レベルであ
る。したがって。 高電圧側の電源線の電圧レベルを任意に設定できればよ
い。ここでは高電圧側の電源配線を２種類設け、一方の
電源配線をＶＤＬとして通常の書き込みに用いる。他方
の電源配ＭＶｏｓはたとえばチップ外部より任意に設定
できるようにする。これにより、信号ＭＴＯ，ＭＴＩを
Ｌｏｗにすればセンスアンプの能動信号Ｃ８ＰはＶｏｔ
、、反対に信号ＭＴＯ，ＭＴＩ をＨｉｇｈにすれば
センスアンプの能動信号Ｃ８ＰはＶＤＨにできる。本実
施例によれば、情報０１″の電圧レベルのみを任意に設
定できる。さらに、情報“１”の電圧レベルを一対おき
に変えて設定することもできる。したがって。 データ線間の結合雑音をテストする時のように、一対お
きに、情報が反転するぎりぎりの電圧を書き込むことが
でき、マージンテストを行いたい場合に有効である。ま
た、メモリセルの情報保持特性などのテスト時間の短縮
も図れるなどの効果もある。 第７図および第８図に、本発明によるワード駆動回路の
１実施例を示す。本実施例の特徴は、従来のダイナミッ
ク型のワードドライバに変えてＱＤＩ、ＱＤ２）ＱＰ、
ＱＴからなるスタティック型のワードドライバを用いた
ことである。またその電源として常に、データＩＩＡ電
圧ＶＬよりメモリセルのスイッチトランジスタＱＳのＶ
Ｔ分以上高い電圧を発生する電圧変換回路Ｖ ＣＨＧを
設けたことである。以下１本実施例の動作を説明する。 まず、アドレス信号ＡｉによりＸデコーダＸＤが選択さ
れるとその出力Ｎ１がＬｏｗレベルになる。そうすると
トランジスタＱＴを通してＮ２のノードの電荷が引き抜
かれＮ２もＬｏｗレベルとなる。そうするとトランジス
タＱＤＩがオンしワード線ＷをＶＣＨのレベルにまで立
ち上げる。 Ｖ Ｃ１１（７） Ｌ／ベベルＶＬ＋ＶＴ （ＱＳ）以
上であるからメモリセルＣ８には最大ＶＬの電圧が書き
込まれる。 次に、プリチャージサイクルでは、まずφＰがＬｏｗレ
ベルとなりこれによりＱＰがオンしノードＮ２をＶＣＨ
にする。そうすると、ＱＤｌがオフしＱＤ２がオンする
からワードａＷはＬｏｗレベルとなりメモリセルには電
荷が保持される。 以上のように、本実施例ではドライブトランジスタのゲ
ート電圧がＬｏｗレベルで動作するので電源電圧が低く
なってもワードドライバとして安定に動作する。 第１１図は、第７図のワード線用電圧変換回路ＶＣＨＧ
の具体的実施例を示している。また第１２図はその回路
の起動時の内部波形と入力タイミングを示している６本
実施例の特徴は、低電源電圧でも速い立上りと高い出力
電圧を得るため、チャージポンプ回路において、その出
力電圧をプリチャージトランジスタ（第１１図のＱＢ）
に帰還していることである５以下動作を説明する。 まず、入力パルスφ、φがそれぞれＨｉｇｈ。 Ｌｏｗの場合を考える。この時ノードＢの電圧はＶＬか
らＱＣを通して充電されるためＶＬ−ＶＴとなる。一方
ノードＡはコンデンサＣＡ、ＣＤに蓄えられていた電荷
とφの振幅で決まる値となる。 本実施例では、この電圧を ＶＬと仮定している。次に、φ、φの電圧が入れ替わる
とノードＢはＣＢにより昇圧されＶＬ−ＶＴ＋αＶＬと
なる。ここで、αはＣＢとノードＢの全容量の比である
。このときノードＡの電圧はＢの電圧からＱＡのＶＴだ
け下がった電圧ＶＬ−２ＶＴ＋αＶＬとなる。 次に、再びφ、φの電圧が入れ替わるとノードＡは再び
昇圧される。もし、このときそれがＶＬより６だけ高い
と、ノードＢの電圧はＱＣによりＶＬ−ＶＴにプリチャ
ージされているから、ＱＢがオンしノードＢの電圧をさ
らにδだけ」二げる。 従って１次のサイクルでノードＢはさらに高く昇圧され
、ノードＡの電圧もさらに高くなる。以上のことを繰返
しなからノードＡの電圧は上昇し。 最終的にはＶＬと２ＶＤＬの間を往復するようになる。 この出力に、２で示す整流回路すなわちダイオード接続
したＭＯＳトランジスタＱＤを接続し、さらにその出力
に平滑コンデンサＣＤをいれると、昇圧された直流電圧
ＶＣＨとなる。この出力電圧は、無負荷状態で２ＶＬ−
ＶＴとなる。 ここで、ＱＡとＣＡを接続した回路を二つに分け、それ
ぞれの回路の出力点、すなわちＱＡとＣＡとの接続点の
一方を整流回路２に、もう一方をＱＢのゲートに接続す
ればＱＢのゲートは負荷回路と分離されるので、ゲート
電圧は負荷回路に電流が流れないぶん高くなりさらに速
くノードＡの電圧を立ち上げることができる。 本回路の特徴は、先に述べたように出力電圧をプリチャ
ージ回路に帰還することによりプリチャージ電圧を高く
し低電源電圧でも高い出力電圧を得ることができること
である。例えば、ＶＬ＝０．８ （Ｖ）、ＶＴ＝０．５
（Ｖ）とすれば、帰還がない場合つまりＱＢがない場
合、ノードＢの電圧は最大１．ＩＶ （ａ＝１（１）と
き、２ＶＬ−ＶＴ）までしか上からずその結果ノードＡ
は１．４Ｖ （３ＶＬ−２ＶＴ）、ＶＣＨは０．９Ｖ（
３ＶＬ−３ＶＴ）となる、それにたいしテＱＢがある場
合は、それぞれ１．６Ｖ （２ＶＬ）、１．６Ｖ （２
ＶＬ）、ｌ、ＩＶ （２ＶＬ−ＶＴ）といずれも前者よ
り高くなる。 第１７図は、帰還用トランジスタＱＢがある場合（本発
明）と、ない場合（従来方式）との昇圧率を計算機シミ
ュレーションにより比較した結果である。ここで、実線
はトランジスタのしきい値電圧が標準のもの、破線はそ
れが低いものを示している。この図から、従来方式では
いずれもｔｆｌＸ電圧が１〜１．５ｖで急激に低下して
いるのに対し１本発明では０．８Ｖまで一定であり、低
電源電圧でも安定に動作することがわかる。なお、ここ
で整流回路ではトランジスタのしきい値電圧による電圧
降下はないものとした。 第１３図および第１４図に示す実施例は、さらに高い出
力電圧を得るための回路である。本実施例の特徴は、整
流用トランジスタでの電圧降下を低減させるためそのゲ
ート電圧をチャージポンプ回路の出力電圧と同期させて
、出力がＨｉｇｈレベル（２ＶＬ）のときはそれよりＶ
Ｔ以上高く、Ｌｏｗレベル（Ｖ Ｌ）のときはＶＬとし
たことである。 第１３図においてＣＰとＱＤは前述のチャージポンプ回
路と整流回路である。また、Ｑ１〜Ｑ１９）Ｃ１〜Ｃ４
が追加した素子で、Ｑｌは整流用トランジスタ、Ｑ３〜
ＱＩＯ，Ｃ１〜Ｃ３がＱｌのゲート電圧を制御する回路
、Ｑｌｌ〜Ｑ１３．Ｑ１５〜Ｑ１８．Ｃ４がゲート昇圧
用コンデンサＣ３の充電回路、Ｑｌ９がＶ ＣＩ−１の
立上りを早めるためのプリチャージトランジスタである
。また、ＰＡ、ＰＡはチャージポンプ回路の、ＰＢ、Ｐ
Ｂはゲート電圧制御回路の制御信号である。以下に動作
を説明する。 １は、先に述べたチャージポンプでＰＡ、ＰＡが交互に
Ｈｉｇｈ、ＬｏｗとなることによってノードＡの電圧は
昇圧されＶＬとβＶＬ（β与２）の間を往復するように
なる。このとき、ＰＡ、ＰＡは第８図に示すようにＨｉ
ｇｈの期間がお互いに重複しないようにする。これは、
第５図で上Ｈｚ Ｐ Ａに相当するφがＯｖに下がりき
らずに、ノードＢの電圧がまだＶＬ＋ＶＴ以上になって
いるときに、上記ＰＡに相当するφが立上りノードＡの
電圧が上昇するとＱＡはオン状態であるからＱＡを通し
て電源側にＣＡに貯えられた電荷がもれてしまうからで
ある。 次に、整流回路であるがＰＡ、ＰＢがＬｏｗ、■Ａ、Ｐ
ＢがＨｉｇｈのときＱ４のゲートはＣ１によりＶＬ＋Ｖ
Ｔ以上に昇圧されているからＱｌのゲートＧの電圧はＶ
Ｌに等しくなっている。このときノードＡはＶＬだから
ＶＣＨからノードＡへの逆流はない。また、Ｑｌｌのゲ
ートは、Ｑ１３．Ｑ１８によすＣ４をＶＣＨ（２ＶＬ）
−ＶＴにプリチャージしたのちＰＡ （ＶＬ）で昇圧す
るので、３ＶＬ−ＶＴとなる。従って、ＶＬ≧２ＶＴな
らばＶＣＨ（２ＶＬ） 十ＶＴ以上に昇圧されノードＣ
はＶＣＨとなる。このとき、Ｑ ］、 Ｏのゲート、ソ
ース間電圧はＶ ＣＨ−Ｖ ＬでＶＴを越えているから
オンしＱ９のゲート電圧はノードＣと等しくなる。した
がって、Ｑ９はオフしノードＣからノードＧへ電流が流
れることはない。 次に、ＰＡ、ＰＢがＨｉｇｈ、ＰＡ、ＰＢがＬｏｗとな
るとノードＡは２ＶＬ、ノードＣはＶ Ｌ 十Ｖ ＣＨ
となる。一方、Ｑ７のゲートはＣ３によりＶＬ＋ＶＴ以
上に昇圧されるからそのソースはＶＬとなる。すなわち
Ｑ９のゲートはＶＬとなるからそのゲート、ソース間電
圧はＶＣＨとなりＱ９はオンしＱｌのゲートはＶＬ＋γ
ＶＣＨ（γ兵１）となる、従って、第１１図の実施例の
ようにＶＴだけ降下することなく ２ＶＬがそのまま出
力される。 なお、この実施例ではＰＢはＰＡより先にＬｏｗレベル
となるようになっているが、これはＱｌのゲート電圧が
まだＶＬ十ＶＴ以上のときにＰＡがＬｏｗになリノード
Ａの電圧がＶＬとなり出力からノードＡに電荷が逆流す
るのを防ぐためである。また、Ｑ４．Ｑ７のソースのよ
うにゲート制御回路の最低電位をＶＬとしているのは、
トランジスタの電極間の電位差を小さくするためである
。これにより電極間の電位差は２ Ｖ Ｌ以下となり他
の部分と同じ微細トランジスタが使用可能となる。 以上が第１３図に示した実施例の特徴であるが、同図に
おいて、Ｑ７．０．１０を削除し、Ｑ９のゲートをＱ４
のゲートに接続しても同様な効果が得られる。例えば、
ＰＢがＶＬ、ＰＢがＯのときはノードＣがＶＣＨ＋ＶＬ
、Ｑ４．Ｑ９のゲートはＶＬとなるから、Ｑ４はオフ、
Ｑ９はオンし、ノードＧはＶ ＣＨ十Ｖ Ｌ トなる。 一方、ＰＢが０１ＰＢがｖＬのときは、ノードＣがＶＣ
Ｈ（２ＶＬ）、Ｑ４．Ｑ９のゲートは２ＶＬとなるから
、Ｑ４がオン、Ｑ９がオフし、ノードＧはＶＬとなる。 第１５図、第１６図は第１４図のタイミングを発生する
ための回路である。第１５図においてインバータＩ５〜
工８）抵抗Ｒ２）コンデンサＣ２）ＮＡＮＤゲー１〜Ｎ
Ａ２．ＮＯＲゲートＮＯＩはＰＡ、ＰＡの重複を防ぐた
めの回路。 Ｉ２）Ｉ３）Ｒ１）Ｃ１はＰＡとＰＢの立ち下がりの遅
延時間を決めるための回路、■９〜１１３゜ＮＡ３はＰ
Ａ、！１１．ＰＢの立ち下がり時の遅延をっくる回路で
ある。また、１１４〜Ｉ２５はバッファ用のインバータ
である。これは、段数の奇遇さえ同じなら何段あっても
よく、負荷の大きさに応じてｉＡ整すれば良い。第１６
図は前記回路の入力パルスＯ８Ｃを発生するための回路
例である。この回路は一般にリングオシレータと呼ばれ
ている。 本回路の特徴は発振周波数の電源電圧による変動を抑え
るためにＲ，Ｃの時定数をインバータの遅延時間よりも
充分大きくなるようにしたことである。このため、トラ
ンジスタのＶＴと電源電圧の比が１対３以下でインバー
タの遅延時間の電源電圧依存性が大きくても発振周波数
は安定になる。 以」二の対策に加えて、第１１図、第１３図の実施例の
トランジスタのＶＴを低くすることによりさらに低電圧
での動作が安定になる。これは、低ＶＴ化によりトラン
ジスタの駆動能力が増加するためである。低ＶＴ化によ
りサブスレッショルド電流も増加するが、！圧変検回路
の素子数は高々数１０程度度なのでチップ全体で見ると
ほとんど無視できる。一方、ワードドライバ、メモリセ
ルも低ＶＴ化により駆動能力が増加するが、前者はＭピ
ット級のＤＲＡＭで１０３〜１０４個も使用するためト
ランジスタのオフ状態で流れる漏れ電流が無視できなく
なる。また、後者では電荷の保持時間が短くなりリフレ
ッシュの間隔を短くしなければならないという問題が生
ずる。これは、最も消費電力の増加につながる。従って
、ＶＴは電圧変換回路は低く、ワードドライバは標準、
メモリセルは標準より高く設定するのが最も良いことに
なる。 以上のように本実施例によれば整流用１ヘランジスタの
ゲート電圧をそのドレイン電圧よりしきい値電圧ＶＴ以
上高くでき、さらに電荷の逆流も防ぐことができるので
その出力電圧は倍電圧発生回路の理論値である２ＶＬに
まで高めることができる。また、ＲＣ遅延を利用した発
振回路およびタイミング発生回路を用いることにより発
振周波数、タイミング相互の遅延時間が電源電圧変動に
対し安定になるので電圧変換効率を常に最良の状態にし
ておくことができる。また、トランジスタのＶＴを３種
設け、電圧変換回路は低く、ワードドライバは標準、メ
モリセルは標準より高くすることにより低電圧での安定
化と高速化、低消費電力化を図ることができる。従って
、電源電圧が電池１個分の起電力でも安定に動作する半
導体集積回路を実現できる。 次に、本発明を中間電圧発生回路に適用した実施例を説
明する。なお、以下の実施例の説明の中で、高いほうの
電源電圧を表す記号としてＶＣＣを用いているが、今ま
で用いているＶＬと異なる必要はなく、そのままＶＬ’
″Ｃ：［き換えてもなんら差し支えない。また、中間電
圧を表す記号としてＨＶＣを用いているが、今まで用い
ているＨＶＬと異なる必要はなく、そのままＨＶＬで置
き換えてもなんら差し支えない、第１８図は本発明によ
る電圧フォロワ回路の構成例である。この回路は、入力
に印加された電圧にほぼ等しい電圧を出力し、大きい負
荷容量を駆動するようにしたものである。 同図（ａ）で１は第一のコンプリメンタリ・プッシュプ
ル回路であり、ＮチャネルＭＯ８）−ランジスタＴＮ２
とＰチャネルＭＯＳトランジスタＴＰ２．およびバイア
ス用電圧源ＶＮＩ、ＶＰＩにより構成される。２はカレ
ントミラー型のプッシュプル増幅回路であり、カレント
ミラー回路を成すＮチャネルＭＯＳトランジスタ対ＴＮ
ＩとＴＮ３）ＰチャネルＭＯＳトランジスタ対ＴＰＩと
ＴＰ３）とから構成される。３は第二のコンプリメンタ
リ・プッシュプル回路であり、ＮチャネルＭＯＳトラン
ジスタＴＮ４とＰチャネルＭＯＳトランジスタＴＰ４）
およびバイアス用電圧源ＶＮ２）ＶＦ６により構成され
る。 この回路の各種トランジスタや電圧源の定数設定と定常
状態における動作を説明する。電圧源ＶＮＩとＶＰＩの
値は、それぞれトランジスタＴＮ２とＴＰ２のゲートし
きい値電圧にほぼ等しくなるように選んでいる。これに
より、どの様な動作条件下においてもトランジスタＴＮ
２とＴＰ２の両方が同時にカッ１ヘオフすることがない
ようにしている。このため、出力インピーダンスが高く
なって、電位が定まらなかったり、負荷条件によって出
力電圧がふらついたりするのを防ぐことができる６電圧
源の値をトランジスタのゲートしきい値電圧にほぼ等し
くすることにより、定常状態において二つのトランジス
タを貫通して流れる電流を低い値に抑え、集積回路の待
機時の電力を小さくしなから、高い負荷駆動能力を得る
ようにしている。このようなバイアス条件での動作は一
般にＡＢ級動作と称される。さて、ＴＮ２とＴＰ２に流
れる電流値を、それぞれＩＣＩ、ＩＤＩとすると、これ
らの電流は、それぞれＰチャネルＭＯＳトランジスタ対
ＴＰＩとＴＰ３．ＮチャネルＭＯＳトランジスタ対ＴＮ
ＩとＴＮ３とからなるカレントミラー回路により、ＴＰ
３を流れる電流ＩＣ２）ＴＮ３を流れる電流ＩＤ２に変
換される。ＩＣＩとＩＣ２の電流比は、トランジスタＴ
Ｐ１とＴＰ３（７）β比に、ＩＤＩとＩＤ２（７）電流
比（ミラー比）は、トランジスタＴＮＩとＴＮ３のβ比
に、それぞれほぼ等しくなる。すなわち、 ＩＣＩ βＴＩＩＸ ＩＤＩ βＴＮ□ である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６，７）の駆動能力を高める
ことができる。本発明では、この比を工〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＦ６の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。 さて、第一のプッシュプル回路が定常状態すなわちＩＣ
１＝ＩＤ１が成り立っている状態からずれた場合にどう
なるかを説明する。出力電圧を定常状態から強制的に電
圧δＶだけ変えたときの電流値は、以下のように表され
る。 ここに、βＮとβＰはそれぞれトランジスタＴＮ２とＴ
Ｐ２のβを、Ｉは定常状態において第一のプッシュプル
回路に流れる電流（すなわち工＝ＩＣ１＝ＩＤｌ）をそ
れぞれ示している。 今、簡単のために、ＴＮ２とＴＰ２の特性がほぼそろっ
ており、βＮとβＰが等しい（β＝βＮ＝βＰ）と仮定
すると、上式は ＩＣＩ −ＴＤＩ ’＝ −２Ｊ２ＴＩ ｘ ｉとな
る。また、二つのカレントミラー回路のミラー比が等し
い（Ｍ ＝ Ｍ Ｎ＝ Ｍ ｐ ）とすると、ＩＣ２−
ＩＯ：Ｍ−２ｘＭｘ、７２７了Ｘ δＶとなる。 例えば５Ｍ＝５）β＝ １ ＋ｍＡ／Ｖ２）Ｉ ＝０．
２ ｐＡとすると、出力電圧が０．１．Ｖ低下したとき
（δＶニー ０．Ｉ Ｖ）４：は、 ＩＣ２−１０２＝
２０ ｐＡトなる。 すなわち、出力電圧の０．１ｖの微小な変化に対しても
ＩＣ２とＩＤ２の定常電流１ μ＾（０，２μＡＸ５）
に対して十分大きな２０μＡの駆動電流が得られる。 したがって、出力電圧のわずかな変化に対しても端子６
を最小ｖＳＳまで、また端子７を最大ｖＣＣまで、電源
電圧範囲の限界まで駆動することができる。駆動する方
向は、出力電圧が低下したときには端子７がＶＣＣに、
出力電圧が上昇したときには端子６がｖＳＳに駆動され
る。これにより、出力電圧に誤差がある場合には、！Ａ
差を増幅した信号で第二のプッシュプル回路を駆動し。 出力電圧の誤差を無くすように動作する。したがって、
従来例のように単にソースフォロワ回路で駆動する場合
に比べて、格段に高い駆動能力を持たせることができる
。また、定常状態のバイアス電流を十分低い値に抑えて
も、誤差を増幅することにより高い駆動電流を得ること
ができる。また、この回路は上式からも容易にわかるよ
うに、誤差の方向に対して対称に動作するため、出力の
充電と放電に対して同じ駆動能力を得ることができる。 次に、本回路の電圧フォロワとしての精度について説明
する。本回路は、出力電圧の誤差を第一のプッシュプル
回路で検出し、それを増幅した信号で第二のプッシュプ
ル回路を駆動するようにしている。したがって、出力電
圧精度（入出力電圧差）は第一のプッシュプル回路の電
圧精度（入出力電圧差）で決定される。第一のプッシュ
プル回路において、定常状態すなわちＩ Ｃ］、 ＝
Ｉ Ｄ １が成り立つ条件を求めると、入力電圧Ｖ（Ｉ
Ｎ）と出力電圧Ｖ （ＯＵＴ）の関係が得られ、次式の
ようになる。 βＨ＋１ ここに、 であり、またＶＴＮとＶＴＰはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮｌと
ＶＰＩにそれぞれＶＴＮとＶＴＰの変化に追従して変化
する特性をもたせ。 かつトランジスタのβを適正に選ぶことにより。 製造プロセスのばらつき等によりＮチャネルトランジス
タとＰチャネルトランジスタの素子特性が独立に変化し
ても、出力と入力の電圧差を零にすることができる。上
述したような電圧源は、次の実施例で説明するように、
各チャネル導電型のＭＯＳ トランジスタのゲートとド
レインを接続し、それに所定の電流を流す事により容易
に構成することができる。一般に、異なる導電形の素子
間では特性にばらつきがあっても、同じ導電型のトラン
ジスタは同じ製造工程を経るため、素子間の特性差は十
分小さな値に抑えることができる。特に、加工形状のば
らつきなどに対しては、ゲート幅やゲート長を加工精度
に比べて十分大きな値で設計することにより、さらに、
素子対間の特性差を小さなものにすることができる。例
えば、ゲートしきい値電圧を例にとると、同し導電型の
素子対間での差は、容易に２０〜３０ｍＶ程度以下にす
ることができるが、異なる導電型の素子間では、その差
のばらつきが最大２００ｒｎＶ程度と、約−桁も大きな
値になるのが通例である。以上説明したとおり、第一の
プッシュプル回路の電圧精度（入出力電圧差）は、
ｌ−ランジスタ対のしきい値電圧差で決まる２０〜３０
ｍＶ程度と従来方式の約−桁低い値に抑えられる。 さて１次に過渡時の動作を同図（ｂ）を用いて説明する
。今、入力電圧Ｖ（ＩＮ）が時刻１０からｔｌにかけて
降下し１時刻ｔ４からｔ５にかけて上昇した場合を考え
る。入力電圧が降下した直後は出力がすぐに追従しない
ので、トランジスタＴＮ２は時刻ｔ１からｔ２にかけて
カットオフ状態となり、電流ＩＣＩの値はほぼＯとなる
。これに対してＩＤＩが増大し、端子６の電圧ｖ（６）
をほぼＶＳＳ （ＯＶ）まで引き落す。これにより。 トランジスタＴＰ４の駆動能力が増加し、出力ＯＵＴを
高速に放電する。時刻〔２を過ぎて、出力電圧と入力電
圧の差が小さくなると１−ランジスタＴＮ２が導通し始
め、最終的に入出力間の電圧差が無くなる時刻ｔ２にお
いてＩＣ１＝ＩＤ１となり、定常状態になる。入力電圧
が上昇する時には、これと対称に端子７の電圧がＶＣＣ
まで上昇し、出力を高速に充電する。 、以上説明したように１本発明によれば、製造工程のば
らつきがあっても、入出力電圧間の誤差が少なく、過渡
時においては、大容量の負荷を高速に充放電することの
できる電圧フォロワを提供することができる。なお１本
回路は電圧フォロワとしての応用以外にも、出力端子Ｏ
ＵＴに信号電流を入力し、端子６か７から出力を取り出
すことにより、高性能な電流検出回路として用いること
も可能である。 次に第２０図を用いて、先に示した回路をダイナミック
メモリの中間電圧（ＶＣＣ／２）発生回路に適用した実
施例を説明する。第２０図（ａ）は本発明による中間電
圧発生回路の構成例である。 同図において、３０は基準電圧発生回路、３１は第一の
コンプリメンタリ・プッシュプル回路。 ３２はカレン１−ミラー型増幅回路、３３は第二のコン
プリメンタリ・プッシュプル回路である。基準電圧発生
回路は１等しい抵抗値を有する二つの抵抗Ｒ３とＲ４と
によりｆ４源電圧を半分に分圧することにより、端子３
４に中間電圧を発生している。抵抗Ｒ３とＲ４に同種の
素子を用いることにより、中間電圧には、かなり精度の
高い値を得ることができる。なお、中間電圧を得るため
の素子は抵抗に限らず１例えばＭＯＳトランジスタ等を
用いても同様の回路が構成できることは自明である。第
一のプッシュプル回路は、基本的に第１８図（ａ）に示
したプッシュプル回路１と同じである。ここでは、電圧
源ＶＮＩの代わりに、抵抗Ｒ５とＮチャネルＭＯＳトラ
ンジスタＴＮＩＯを。 電圧ｇＶＰｌの代わりに、抵抗Ｒ６とＰチャネルＭＯＳ
トランジスタＴＰＩＯを、それぞれ用いている。こうす
ることにより、先の実施例でも説明したように、常に端
子３５の電圧を入力端子３４に対して、はぼＮチャネル
ＭＯＳトランジスタのゲートしきい値電圧分だけ高い値
に自動的に設定することができる。なお、Ｒ５やＲ６を
流れる電流が、Ｒ３やＲ４を流れる電流の数分の−から
十分の一程度の小さな値になるように、抵抗値を選んで
いる。これは、ＮチャネルトランジスタとＰチャネルト
ランジスタの特性が独立にばらついて。 プッシュプル回路から基準電圧発生回路に流入（あるい
は流出）する電流値が変動しても、端子３４の電圧が影
響を受けて変動しないようにするためである。３２のカ
レントミラー型増幅回路は第１８図（ａ）に示したカレ
ントミラー型増幅回路２と全く同じ構成である。第二の
プッシュプル回路は、基本的に第１８図（ａ）に示した
プッシュプル回路３と同じである。ここでは、電圧源Ｖ
Ｎ２の代わりに、ＮチャネルＭＯＳトランジスタＴＮ１
４を、電圧源ＶＰ２の代わりに、ＰチャネルＭＯＳトラ
ンジスタＴＰ１４を、それぞれ用いている。こうするこ
とにより、第一のプッシュプル回路の場合と同様、プッ
シュプル回路に流れるバイアス電流の値が、トランジス
タのしきい値電圧の変化に対して変動しＡいようにして
いる。 以上のような回路構成とすることにより、出力ＨＶＣに
は精度の高い中間電圧を得ることができ、かつ負荷容量
ＣＬを高速に充放電することができる。 第２０図（ａ）に示した本回路方式と第１９図に示した
従来回路方式の性能比較を計算機解析により求めた結果
を第２０図（ｂ）および（Ｃ）に示す。第２０図（ｂ）
において、横軸はＮチャネルトランジスタとＰチャネル
トランジスタのゲートしきい値電圧の絶対値の差、縦軸
は中間電圧の値である。この結果より、従来回路におい
ては、しきい値電圧差が±０．２Ｖ変動したときには、
出力電圧が約±１００ｍＶ （０，７５Ｖに対して約±
１３％）変動するのに対して１本発明の回路では出力電
圧変動は約±８ｍＶ （０，７５Ｖに対して約±１％）
と、従来に比べて一桁以上低減することができる。第２
０図（ｃ）は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常値の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレー１〜電極の総容
量を想定している。この解析結果からもわかるように、
本発明の回路によれば、従来回路に比べて約−桁短い時
間で負荷を立ち上げることができる。 第２１図（ａ）は本発明の他の一大線側を示す回路構成
図である。同図において、４０はコンプリメンタリ・プ
ッシュプル型の電圧フォロワ回路。 ４１はトライステート・バッファである。電圧フォロワ
回路は、基本的には第１８図（ａ）のプッシュプル回＃
８１と同じである。ここでは、プッシュプル回路の駆動
能力を補うようにトライステート・バッファが動作する
。トライステート・バッファは負荷駐動用のＰチャネル
トランジスタＴＰ２１とＮチャネルトランジスタＴＮ２
１．これらトランジスタを旋動する二つの差動型増幅口
ｍ＜コンパレータ）ＡＭＰＩとＡＭＰ２．および。 オフセット量の設定のための二つの電圧源ＶＯ３ＬとＶ
Ｏ３Ｈとから構成される。この回路の動作は次の三つの
電圧の条件のいずれにあてはまるかによってきまる。 （１） Ｖ （ＯＵＴ） ＞ Ｖ （ＩＮ） ＋ＶＯ５
Ｉ＋（２） Ｖ（ＩＮ） ＋ ＶＯ３ＩＩ＞Ｖ（ＯＵＴ
） ＞Ｖ（ＩＮ） −ＶＯ５Ｌ（３） Ｖ（ｉＮ）−Ｖ
Ｏ５Ｉ、＞Ｖ（ＯＵＴ）（１）の電圧条件においては、
端子４３の電圧よりも出力ＯＵＴの電圧が高くなり端子
４５の電圧は高い電圧レベル（ＶＣＣ）になる。また、
端子４４の電圧も高い電圧レベル（ＶＣＣ）になる。 したがって、ＮチャネルトランジスタＴＮ２１が導通、
ＰチャネルトランジスタＴＰ２１がカットオフとなり、
負荷を放電する。（２）の電圧条件においては、端子４
３の電圧よりも出力ＯＵＴの電圧が低くなり端子４５の
電圧は低い電圧レベル（ＶＳＳ）になる、また、端子４
４の電圧は高い電圧レベル（ＶＣＣ）を保つ、したがっ
て、二つのトランジスタＴＮ２１とＴＰ２１は共にカッ
トオフとなり、出力は高インピーダンス状態になる。 （３）の電圧条件においては、端子４２の電圧よりも出
力ＯＵＴの電圧が低くなり端子４４の電圧は低い電圧レ
ベル（ＶＳＳ）になる。また、端子４５の電圧は低い電
圧レベル（ＶＳＳ）を保つ。 したがって、ＮチャネルトランジスタＴＮ２１がカット
オフ、ＰチャネルトランジスタＴＰ２１が導通となり、
負荷を充電する。このように、出力の電圧が入力の電圧
を中心としたある一定範囲を越えて大きくなると放電、
一定範囲を越えて小さくなると充電、一定範囲内にあれ
ば充電も放電もしないという三つの状ｊｌｌ（トライス
テート）を有する駆動回路を実現できる。この回路の過
渡時の動作を同図（ｂ）に示す、今、入力電圧Ｖ（ＩＮ
）が時刻１０で降下し５時刻ｔ２で上昇した場合を考え
る。立ち下がり時においては、時刻１０から出力の電圧
が「（定常状態での電圧）＋ＶＯ８ＨＪに等しくなる時
刻ｔ１まで端子４５の電圧がＶＣＣになり、トランジス
タＴＮ２１を導通させ、負荷を放電する。また、立ち上
がり時においては、時刻ｔ２から出力の電圧がｒ（定常
状態での電圧）−ＶＯ８ＬＪに等しくなる時刻Ｌ３まで
端子４４の電圧がＶＳＳになり、トランジスタＴＰ２１
を導通させ、負荷を充電する。 このように、プッシュプル回路にトライステート・バッ
ファを組合せることにより、入出力間の電圧誤差がある
程度以上大きくなった時には、駆動能力の高いトランジ
スタを導通させることにより、過渡時の応答速度を高め
ることができる。オフセット量の設定のための二つの電
圧源ＶＯ８ＬとＶＯ８Ｈの値はなるべく小さな値にした
ほうが設定電圧への収束を速めることができるが、誤動
作を避けるために、差動型増幅回路（コンパレータ）Ａ
ＭＰＩとＡＭＰ２の入力オフセット電圧よりも十分大き
な値にする必要がある。、ＭＯＳトランジスタで回路を
構成する場合には、この値は５０ｍＶ以上にするのが望
ましい。なお、トライステート・バッファの回路構成は
、ここに示した例に限らず、同様の機能を実現するもの
であれば、他の方式であっても差し支えない。 次に第２２図を用いて、トライステート・バッファを用
いた電圧フォロワをダイナミックメモリの中間電圧（ｖ
ｃｃ／２）発生回路に適用した実施例を説明する。第２
２図（ａ）は本発明による中間電圧発生回路の構成例で
ある。第２２図（ａ）において、５０は基準電圧発生回
路、５１は第１８図で説明した電圧フォロワ回路、５２
はトライステート・バッファである。これは、第２Ｑ図
（ａ）に示した中間電圧発生回路にトライステーｈ・バ
ッファを付加することにより、人出カ間の電圧の誤差が
大きくなったときの復元能力を高めている。以下、トラ
イステート・バッファの構成と動作について説明する。 本実施例の特徴は、第一のプッシュプル回路をそのまま
利用し、カレントミラー回路のミラー比の差を利用して
誤差電圧を検出しトライステートバッファを起動する点
にある。第２２図（ａ）において、ＴＰ３６とＴＰ３７
はＰチャネルＭＯＳトランジスタ、ＴＭ０１とＴＭ０１
はＮチャネルＭＯＳトランジスタ、ＩＮＶＩとＩＮＶ２
はインバータ、Ｔ’ Ｐ ３８はインバータＩＮＶＩの
出力で負荷を駆動するようにしたＰチャネルＭＯＳトラ
ンジスタ、ＴＭ３８はインバータＩＮＶ２の出力で負荷
を駆動するようにしたＮチャネルＭＯ８）−ランジスタ
を、それぞれ示している。ＴＰ３２とＴＰ３６゜’ｒ
Ｐ ３２とＴＰ３７．ＴＭ０１とＴＮ３ＧＴＮ３２とＴ
Ｍ０１とが、それぞれカレン１−ミラー回路を構成して
いる。今、トランジスタＴＮ３１に流れる電流をＩＣ１
，トランジスタＴ Ｐ ３１に流れる電流をＩＤ１．ｌ
−ランジスタＴＮ３６に流れる電流をＩＤ２． トラ
ンジスタＴＰ３６に流れる電流をＩＣ２）とそれぞれ置
く。 出力電圧の誤差δ■とＩＣＩ、ＩＤＩの関係は。 先に説明したように。 ＩＣＩ −ＩＤＩ ： −２ｖ’Ｔ７Ｔ ｘ ｓｖと
近似することができる。カレントミラー回路のミラー比
を、 ＩＣ２ βＴＰ３５ とすると、下式のようになる。 ＭＰｉ ＭＮよ 今、出力にオフセット電圧Ｖｏｓを印加したときに、Ｉ
Ｃ２＝ＩＤ２となるとし、その時の電流値を■８と置く
と、オフセット電圧Ｖｏｓは。＝ ５ｆＺｆ３了、 またβは第一のプッシュプル回路を構成するトランジス
タのβ、■□は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、■工＝０．２μＡ、 Ｉ、 ＝ １ ｐＡ、 ｐ ＝ １ ｍＡ／Ｖ”、 Ｍ
ｌｌｔ ＝ １． Ｍｐ、 ＝ ０゜２とすると、オフ
セット電圧Ｖｏｓの値は１００ ｍ Ｖとなる。すなわ
ち、出力電圧が定常値から１００ｍＶ以上低下すると、
インバータＩＮＶＩの入力電圧は低レベルから高レベル
に、出力電圧は高レベルから低レベルに遷移して駆動用
のＰチャネルＭＯＳトランジスタＴＰ３８を導通させ、
負荷を充電する。これと同様に、トランジスタＴＰ３７
とＴＭ０１の定数を適当に選ぶことにより、所定のプラ
ス側のオフセットがあったときに、ＮチャネルＭＯＳト
ランジスタＴＮ３８を導通させ、負荷を放電するように
することができる。 以上、説明したように１本実施例に示したような回路構
成をとることにより、第２１図に示したのと同様な機能
を実現することができる。また。 この回路方式では、カレントミラー回路のミラー比によ
ってオフセット量を決めているため、トランジスタ対の
特性差が小さくなるように配慮すれば、オフセット量を
精度良く設定することができる。さらに、高精度の差動
型増幅回路を別に設ける必要がないため、消費電力が小
さく、かつ簡単な構成で高い性能を実現することができ
る。 本回路方式と第１９図に示した従来回路方式の性能比較
を計算機解析により求めた結果を第２２図（ｂ）に示す
。第２２図（ｂ）は電源投入後の出力電圧の立」ニリ時
間を電′ｇ電圧に対してプロットしたものである。立上
り時間は、出力の電圧が定常値の９０％に達する時間で
定義している。また、負荷容量の値には、６４ Ｍビッ
トＤＲＡＭのビット線プリチャージ電源およびプレート
電極の総容量を想定している。この解析結果からもわか
るように、本発明の回路によれば、先に第２０図（ａ）
で示した実施例よりも、さらに立上り時間を約半桁短縮
することができる。従来回路に比へると約−桁半短い時
間で負荷を立ち上げることができる０以上説明したよう
に、プッシュプル回路にトライステート・バッファを組
合せることにより、さらに高速に入力に追従することの
可能む電圧フォロワ回路を供することができるようにな
る。 なお、電圧の設定精度はプッシュプル回路によって決ま
るため、先の実施例の場合と同様、入出力間の電圧誤差
を極めて小さな値にすることができる。 以上の実施例では、集積回路（ＬＳＩ）中の大容量負荷
を高速で駆動する回路構成について説明した。しかしな
から、さらに高速に駆動しようとすると、充放電に際し
ての過渡電流が大きな問題になる。例えば、６４Ｍビッ
ト程度のＤＲＡＭの中間電圧発生回路の負荷容量は］１
５ｎｌ’１１度になるが、これを５μｓの間に振幅１Ｖ
で駆動したときの電流値は２３ｍＡに達する。これは、
ＤＲＡＭの消費電流値に匹敵する大きさであり。 これ以上高速に駆動することは、主たる回路特性への影
響、例えば電源線の雑音発生や、能動信号配線の信頼性
低下などを招く危険があるため、好ましくない。一般に
、超高集積のＬＳ １．特にメモリにおいてはＬＳＩ全
体を同種の複数のブロックで構成し、動作時においては
、それらブロックの内の一部のみを活性化するような構
成をとることが多い。こうしたＬＳＩにおいては、以下
に述べる実施例を適用することが有効である。 第２３図はダイナミック・メモリ（ＤＲＡＭ）の中間電
圧供給方式に本発明を適用した実施例を示している。同
図（ａ）において、ＭＢＯ。 ＭＢＩ〜ＭＢｉはｉ＋１個のメモリ・ブロック、６０〜
６２はワード線選択回路、６８〜７０は各メモリ・ブロ
ックからの中間電圧引出線、７６と７７は二組の中間電
圧発生回路、７４と７５は二組の中間電圧発生回路から
各メモリ・ブロックに中間電圧ＨＶＣＩとＨＶ Ｃ２を
供給する信号線、７１〜７３は二つの信号線の内のいず
れかをメモリ・ブロックに供給するように各ブロック毎
に設けたスイッチである。また、メモリ・ブロックＭＢ
Ｏは、メモリセルを二次元に配列したメモリセルアレー
ＭＡＯ，メモリセルから読出した信珍を増幅して外部に
出力したり外部からの信号をメモリセルに書き込んだり
する入出力制御回路ブロックＭＣ０１入出力回路６７等
から構成される。 ＤＬＯ，ＤＬＯ，ＤＬｊ、ＤＬｊはメモリセルに信号を
伝送するデータ線、６３は蓄積容量の対向電極を成すプ
レート電極、６４は非選択時にデータ線を中間電圧にす
るために配されたプリチャージ電圧Ｏ（給線、ＰＣはプ
リチャージ信号線。 ５ＡＯ−５Ａｊはメモリセルから読出した信号を検知増
幅するセンスアンプ、６５と６６は入出力回路６７と各
データ線との間の信号伝送を行なう共通入出力線対、１
００〜工Ｏｊはアドレス指定信号によって選択されたデ
ータ線対と共通入出力線対との間の接続を制御するＩＯ
ゲートである。 今、仮にｉ＋１個のメモリ・ブロックの内。 つのブロックＭＢＯのみが選択され、動作状態になる場
合を考える。この時、ワード線選択回路６０によってＭ
ＡＯの中の一本のワード線が選択され、高レベルに遷移
する。と同時に、スイッチ７１が制御され、中間電圧引
出線６８は中間電圧供給用の信号＃Ｉ７５に接続される
。一方、非選択状態にあるメモリ・ブロックＭＢＩ〜Ｍ
Ｂｉからの引出線６９や７０は、中間電圧供給用の信号
線７４に接続される。このようにすると、中間電圧発生
回路７６にはｉ個のメモリ・ブロックの負荷が接続され
るのに対して、中ｎＩＩ電圧発生回路７７には一つのメ
モリ・ブロックの負荷しか接続されない。例えば、１＝
１５とすると、中間電圧発生回路７７が駆動する負荷容
量は、中間電圧発生回路７６が駆動する負荷容量の１５
分の１になる。 したがって、仮に７６と７７に同し回路を用いても、選
択されたブロックＭＢＯの中間電圧は非選択ブロックの
中間電圧に比べて１５倍高速に動作するようになる。回
路の性能の点からは、非選択のメモリ・ブロックの応答
速度はメモリの性能には無関係であるから、過渡電流を
ほとんど増大させることなく、メモリ全体の性能向上を
図ることができる。第２３図（ｂ）はメモリ動作の間に
電源電圧が変動した場合の中間電圧の時間変化を示して
いる。すなわち、時刻１０からｔ２の間に電圧■ＣＣが
低下したとする。また１時刻ｔ Ｏからｔｌの間および
時刻ｔ３以後はメモリ・ブロックＭＢＯが１時刻ｔ１か
らｔ３の間はメモリ・ブロックＭＢＩが選択されるとす
る。時刻１０からｔｌの間は、ブロックＭＨＩは非選択
であるため、中ｎｊｌ電圧Ｖ（６９）はゆっくり応答し
ているのに対して、ブロックＭＢＯは選択されているた
め、中間電圧Ｖ （６８）は高速に追従している。時刻
ｔ１でブロックＭＤＩが選択、ブロックＭＢＯが非選択
に切り替わると、今度はＶ （６９）が設定すべき電圧
に向け、速やかに変化する。このように２本実施例によ
れば、ダイナミックメモリの中間電圧のような大容量の
負荷を、過渡電流をほとんど増大させることなく、実質
的に高速に駆動することが可能になる。なお、この例で
は、ダイナミックメモリの中間電圧に本発明を適用した
例について説明したが、適用範囲はこれに限るものでは
なく、同種のブロックで構成され、動１１ミ時はその内
の一部が活性化されるような集積回路一般に適用するこ
とができる。 以上、各実施例によって本発明の詳細な説明したが１本
発明の適用範囲はこれらに駆足されるものではない。例
えば、ここではＣＭＯＳトランジスタによりＬＳＩを構
Ｉ戊する場合を主に説明したが、バイポーラトランジス
タを用いたＬＳ１．接金型ＦＥＴを用いたＬＳ １．Ｃ
ＭＯ８トランジスタとバイポーラトランジスタを組合せ
たＢｉＣＭＯ８型のＬＳＩ、さらにはシリコン以外の材
料、例えばガリウム砒素などの基板に素子を形成したＬ
Ｓ Ｉなどでも、そのまま適用できる。 また本実施例の中では電流増幅回路としてカレントミラ
ー回路を用いたが、他の電流増幅回路を用いることもで
きる。 〔発明の効果〕 本発明は以上説明したように、データ線とＩ／、Ｏ線と
を接続する入出力制御回路をメモリセルアレーの左右に
交互に配置し、かつ、データ線と１１０線との伝達イン
ピーダンスを読みだし動作と書き込み動作とで変化させ
る回路構成にしたことで、低電圧でも高速にしかも安定
に動作させることができる。 また１本発明は並列テストにも適しており、テスト時間
の大幅な短縮が実現できる。 さらに、本発明によればワード線のドライブトランジス
タは、そのゲート電圧がＬｏｗレベルで動作するので、
電源電圧が低下してもワードドライバとして安定に動作
する。またデータ線電圧Ｖ Ｌを、常に、データ線電圧
ＶＬよリメモリセルのスイッチトランジスタのしきい値
電圧ＶＴ分以上高い電圧Ｖ ＣＨに昇圧してワードドラ
イバの電源として動作している電圧変換回路は、その整
流用トランジスタのゲート電圧をそのドレイン電圧より
しきい値電圧以上高くでき、さらに電荷の逆流も防ぐこ
とができるのでその出力電圧を倍？Ｙｆｌｒ発生回路の
理論値である２ＶＬにまで高めることができる。また、
ＲＣ遅延を利用した発振回路およびタイミング発生回路
を用いることにより発振周波数、タイミング相互の遅延
時間が電源電圧変動に対し安定になるので電圧変換効率
を常に最良の状態にしておくことができる。さらにトラ
ンジスタのしきい値電圧を３種に選択することにより、
低電圧での安定化、高速化、低消＊電力化を図ることが
できる。そしてこれらによって、電源電圧が電池１個分
の起電力でも安定に動作する半導体集積回路を実現でき
る、 また、さらに本発明によれは、超高集積のＬＳＴにおい
て、高い電１を精度で大きな負荷容量を高速に駆動する
回ＮＳ構成、あるいは、大きな過渡電流を流すことなく
、大きな負荷容量を高速に駆動する回路方式を提供でき
ろ。 例えば、従来回路ではトランジスタのし、きい値
電圧差が０゜２Ｖあると出力電圧が０．７５Ｖに対して
約１３％変動するような場合に、本発明によれば約１％
に抑制されるというように電圧精度が一桁以−Ｌ向上し
、また、電源投入後の出力電圧の立りり時間が従来回路
に対して約−桁以上改善されるように高速応答性が得ら
れる。 ４）
第１図は本発明の第１の実施例を示す図、第２図は本発
明の効果を示す同５．第３図は第１図を用いたことによ
る効果を更に島めた実施例を示す図、第４図は複数のメ
モリセルアレーが存在した場合の実施例を示す図、第５
図は並列テストの実施例を示す図、第６図はメモリセル
へ任意の書き込み電圧を書き込むための実施例を示す図
、第７図。 第１１図、第１３図、第１５図、第１６図は本発明の実
施例、第８図、第１２図、第１４図はそれらのタイミン
グチャート、第９図、第１０図は従来例とそのタイミン
グチャートである。また第１７図は第１１図の実施例の
効果を示す図、第１８図（、）は本発明の基本概念を説
明する実施例、第１８図（ｂ）はその過渡時の動作を説
明する図、第１９図はＤＲＡＭ用中間電圧発生回路の従
来例、第２０図（ａ）は本発明をＤ ＲＡ Ｍの中間電
圧発生回路に適用した具体的実施例、第２０図（ｂ）お
よび第２０図（ｃ）は本発明の詳細な説明する図、第２
１図（ａ）は本発明の他の基本概念を説明する実施例、
第２１図（ｂ）はその動作を説明する図、第２２図（ａ
）はそれをＤＲＡＭの中間電圧発生回路に適用した具体
的実施例、第２２図（ｂ）はその効果を説明する図。 第２３図（、）は本発明の他の基本概念をＤＲＡＭの中
間電圧発生回路に適用した具体的実施例を説明する図、
第２３図（ｂ）はメモリ動作の間に電源電圧が変動した
場合の同図（ａ）の実線側の中間電圧変化を説明する図
である。 ＭＡ・・・メモリセルアレー、ＣＫＴ・・・入出力制御
回路群スタＯ，，ＲＧ１・・・読みだしゲート。 ＷＧＯ，ＷＧｌ・・・書き込みゲート、ＳＡＯ，ＳＡＩ
・・・センスアンプ。 ５ＷＲＯ，５ＷＲＩ・・・読みだしスイッチ。 ｓｗｗｏ、５ｗｗ１・・・書き込みスイッチ、ＲＯ，Ｒ
Ｏ・・読みだし線、 ＷＩ、Ｗｌ・・・書き込み１１０線、 ｄｙ・・・データ線ピッチ ＷＤ・・・ワードドライバ。 ＸＤ・・・Ｘデコーダ。 Ｖ Ｌ Ｇ・・・メモリアレー用電圧変換回路。 Ｖ ＣＩ−Ｉ Ｇ・・・ワード線用電圧変換回路、Ｗ・
・・ワード線、 φＰ・・・プリチャージ信号、 ＦＸ・・・ワードＨ駆動パルス発生回路。 φＸ・・・ワード線駆動パルス、 ＣＰ・・・チャージポンプ回路、ＲＥＣＴ・・・整流回
部、■Ｌ・・・データ線電圧あるいは内部（アレー用）
電源電圧、Ｖ ＣＨ・・・ワード線用電圧変換回路出力
電圧。 φ、φ、ＰＡ、ＰＡ、ＰＢ、ＰＢ・・・ワード線用電圧
変換回路用昇圧パルス、 Ｏ２０・・・リングオシレータ出力パルス、Ｃ，Ｃ１，
Ｃ２）Ｃ３，Ｃ４）ＣＡ、ＣＢ、ＣＤ・・・コンデンサ
。 Ｒ，Ｒ１，Ｒ２・・・抵抗。 ＱＤｌ、Ｑす、Ｑ９．ＱＩＯ・・・ＰチャネルＭＯＳト
ランジスタ。 ＱＴ、ＱＢ２．ＱＳ、ＱＤ、ＱＡ、ＱＢ、ＱＣ。 ＱＰ、Ｑｌ、Ｑ８）Ｑｌｌ、Ｑ１９・・・ＮチャネルＭ
ＯＳトランジスタ、 １１）Ｉ２５）Ｉ３０．１３３・・・インバータ。 ＮＡＩ、ＮＡ２−ＮＡＮＤＩｒＩＪＭ、ＮＯＩ・・・Ｎ
ＯＲ回路、ＶＥＸＴ・・・外部電源電圧１．３１．４０
・・・第一のコンプリメンタリ・プッシュプル回路、 ２．３２・・・カレントミラー型プッシュプル増幅回路
、 ３．３３・・・第二のコンプリメンタリ・プッシュプル
回路、３０．５０・・・基′ｆ！！電圧発生回路。 ４１．５２・・・トライステート・バッファ、ＡＭＰＩ
、ＡＭＰ２・・・差動型増幅回路。 ＭＢＯ＝ＭＢｉ・・・メモリ・ブロック、６０〜６２・
・・ワード線選択回路、 ７１〜７３・・・スイッチ。 ７６．７７・・・中間電圧発生回路（Ｉ［ｉ動回路）。 ＭＡＯ・・・メモリセルアレー ＭＣＯ・・・信号増幅および入出力制御回路群。 ５ＡＯ−８Ａｊ・・・検知増幅回路（センスアンプ）、
Ｉ００〜ＩＯｊ・・・入出力ゲート。 ６７・・・入出力回路 弔７国（浣） よ１４ミ１６１εε１εミ ｖ、７ （ｆ＄ ＣＣ） 寥７ 図 （ｉ） 責Ａ〜ｐ２ ＷＥ ＳＥＬＩ ｊｃｌ ｔｌ １２ｔ３ 林 時開 τ□ 算２図（む ｖＪ拌亀Ｌ Ｌ （ｖ〕 第２臣 （２３ン Ｖ−２図（ｂ） 第２図 ＣＣ） ｎ 竿３図 り 一 −−中」 ＨＡ。 ｉγ Ｓ呵０２．スψ、ｌ：３ テ；フ季某玄１ビ１ナ シールｌ−配牛某 藁 り ■ （Ｃ） Ａ盲４０ Ａ品、７ ＡＹ、、２ Ａ瓜−ｊ３ 英 ダ 口 （ｅ） 第タロ（、ｊ） ｄ３ に３ ＦＲ 橡ソ山刀 第２０ ｔ★、に株 佳えｔ五ａｔ帛覧清、記法 吊 精 第８目 ９１２１ ＦＸ： ’）−ト”ａピヱ駈会刀ノＣルス４ヒｔｍｓ
番第７０図 。−一一ノ ｍ− 箒７３反 第７ψ図 第 ７ｇ 第１２図 第７５呂 第１６図 工Ｃ Ｔご ｎテ ＝と 第 ７７目 電虞老尾 Ｖｔ（Ｖ） 第７と■包も （ ２−一一カトン）ミラー撃フ：、シュツＩしＩ＋２ｏ
ｔ、ａｔ、ｓ ｕ ｔ７闘関 Ｖｔデ図 第２０図 （０，） 茶２０図 （１７） 竿２０図 （Ｃ） 電、囁（后Ｖ江（Ｖ、） ９４＋ ｔ２ ｔ３ 時間 第 ２ 図 （ａ） ５ｏ−−−一巻＃−む邊５−田ト ５１−−−一電５エフχロワ反パ目１
明の効果を示す同５．第３図は第１図を用いたことによ
る効果を更に島めた実施例を示す図、第４図は複数のメ
モリセルアレーが存在した場合の実施例を示す図、第５
図は並列テストの実施例を示す図、第６図はメモリセル
へ任意の書き込み電圧を書き込むための実施例を示す図
、第７図。 第１１図、第１３図、第１５図、第１６図は本発明の実
施例、第８図、第１２図、第１４図はそれらのタイミン
グチャート、第９図、第１０図は従来例とそのタイミン
グチャートである。また第１７図は第１１図の実施例の
効果を示す図、第１８図（、）は本発明の基本概念を説
明する実施例、第１８図（ｂ）はその過渡時の動作を説
明する図、第１９図はＤＲＡＭ用中間電圧発生回路の従
来例、第２０図（ａ）は本発明をＤ ＲＡ Ｍの中間電
圧発生回路に適用した具体的実施例、第２０図（ｂ）お
よび第２０図（ｃ）は本発明の詳細な説明する図、第２
１図（ａ）は本発明の他の基本概念を説明する実施例、
第２１図（ｂ）はその動作を説明する図、第２２図（ａ
）はそれをＤＲＡＭの中間電圧発生回路に適用した具体
的実施例、第２２図（ｂ）はその効果を説明する図。 第２３図（、）は本発明の他の基本概念をＤＲＡＭの中
間電圧発生回路に適用した具体的実施例を説明する図、
第２３図（ｂ）はメモリ動作の間に電源電圧が変動した
場合の同図（ａ）の実線側の中間電圧変化を説明する図
である。 ＭＡ・・・メモリセルアレー、ＣＫＴ・・・入出力制御
回路群スタＯ，，ＲＧ１・・・読みだしゲート。 ＷＧＯ，ＷＧｌ・・・書き込みゲート、ＳＡＯ，ＳＡＩ
・・・センスアンプ。 ５ＷＲＯ，５ＷＲＩ・・・読みだしスイッチ。 ｓｗｗｏ、５ｗｗ１・・・書き込みスイッチ、ＲＯ，Ｒ
Ｏ・・読みだし線、 ＷＩ、Ｗｌ・・・書き込み１１０線、 ｄｙ・・・データ線ピッチ ＷＤ・・・ワードドライバ。 ＸＤ・・・Ｘデコーダ。 Ｖ Ｌ Ｇ・・・メモリアレー用電圧変換回路。 Ｖ ＣＩ−Ｉ Ｇ・・・ワード線用電圧変換回路、Ｗ・
・・ワード線、 φＰ・・・プリチャージ信号、 ＦＸ・・・ワードＨ駆動パルス発生回路。 φＸ・・・ワード線駆動パルス、 ＣＰ・・・チャージポンプ回路、ＲＥＣＴ・・・整流回
部、■Ｌ・・・データ線電圧あるいは内部（アレー用）
電源電圧、Ｖ ＣＨ・・・ワード線用電圧変換回路出力
電圧。 φ、φ、ＰＡ、ＰＡ、ＰＢ、ＰＢ・・・ワード線用電圧
変換回路用昇圧パルス、 Ｏ２０・・・リングオシレータ出力パルス、Ｃ，Ｃ１，
Ｃ２）Ｃ３，Ｃ４）ＣＡ、ＣＢ、ＣＤ・・・コンデンサ
。 Ｒ，Ｒ１，Ｒ２・・・抵抗。 ＱＤｌ、Ｑす、Ｑ９．ＱＩＯ・・・ＰチャネルＭＯＳト
ランジスタ。 ＱＴ、ＱＢ２．ＱＳ、ＱＤ、ＱＡ、ＱＢ、ＱＣ。 ＱＰ、Ｑｌ、Ｑ８）Ｑｌｌ、Ｑ１９・・・ＮチャネルＭ
ＯＳトランジスタ、 １１）Ｉ２５）Ｉ３０．１３３・・・インバータ。 ＮＡＩ、ＮＡ２−ＮＡＮＤＩｒＩＪＭ、ＮＯＩ・・・Ｎ
ＯＲ回路、ＶＥＸＴ・・・外部電源電圧１．３１．４０
・・・第一のコンプリメンタリ・プッシュプル回路、 ２．３２・・・カレントミラー型プッシュプル増幅回路
、 ３．３３・・・第二のコンプリメンタリ・プッシュプル
回路、３０．５０・・・基′ｆ！！電圧発生回路。 ４１．５２・・・トライステート・バッファ、ＡＭＰＩ
、ＡＭＰ２・・・差動型増幅回路。 ＭＢＯ＝ＭＢｉ・・・メモリ・ブロック、６０〜６２・
・・ワード線選択回路、 ７１〜７３・・・スイッチ。 ７６．７７・・・中間電圧発生回路（Ｉ［ｉ動回路）。 ＭＡＯ・・・メモリセルアレー ＭＣＯ・・・信号増幅および入出力制御回路群。 ５ＡＯ−８Ａｊ・・・検知増幅回路（センスアンプ）、
Ｉ００〜ＩＯｊ・・・入出力ゲート。 ６７・・・入出力回路 弔７国（浣） よ１４ミ１６１εε１εミ ｖ、７ （ｆ＄ ＣＣ） 寥７ 図 （ｉ） 責Ａ〜ｐ２ ＷＥ ＳＥＬＩ ｊｃｌ ｔｌ １２ｔ３ 林 時開 τ□ 算２図（む ｖＪ拌亀Ｌ Ｌ （ｖ〕 第２臣 （２３ン Ｖ−２図（ｂ） 第２図 ＣＣ） ｎ 竿３図 り 一 −−中」 ＨＡ。 ｉγ Ｓ呵０２．スψ、ｌ：３ テ；フ季某玄１ビ１ナ シールｌ−配牛某 藁 り ■ （Ｃ） Ａ盲４０ Ａ品、７ ＡＹ、、２ Ａ瓜−ｊ３ 英 ダ 口 （ｅ） 第タロ（、ｊ） ｄ３ に３ ＦＲ 橡ソ山刀 第２０ ｔ★、に株 佳えｔ五ａｔ帛覧清、記法 吊 精 第８目 ９１２１ ＦＸ： ’）−ト”ａピヱ駈会刀ノＣルス４ヒｔｍｓ
番第７０図 。−一一ノ ｍ− 箒７３反 第７ψ図 第 ７ｇ 第１２図 第７５呂 第１６図 工Ｃ Ｔご ｎテ ＝と 第 ７７目 電虞老尾 Ｖｔ（Ｖ） 第７と■包も （ ２−一一カトン）ミラー撃フ：、シュツＩしＩ＋２ｏ
ｔ、ａｔ、ｓ ｕ ｔ７闘関 Ｖｔデ図 第２０図 （０，） 茶２０図 （１７） 竿２０図 （Ｃ） 電、囁（后Ｖ江（Ｖ、） ９４＋ ｔ２ ｔ３ 時間 第 ２ 図 （ａ） ５ｏ−−−一巻＃−む邊５−田ト ５１−−−一電５エフχロワ反パ目１
Claims (1)
- 【特許請求の範囲】 １）第一の電源電圧（ＶＳＳ）および、それよりも高い
第二の電源電圧（ＶＣＣ）を外部から与えて動作する半
導体装置であって、第一および第二の電源電圧と異なる
第三の電源電圧を発生する手段を装置上に有し、かつ該
第二と第一の電源電圧の差が２Ｖ以下で動作させること
を特徴とする半導体装置。 ２）特許請求の範囲第１項記載の半導体装置において、
上記第三の電源電圧と第一の電源電圧の差は上記第二の
電源電圧と第一の電源電圧の差の１．５倍以上であるこ
とを特徴とする半導体装置。 ３）特許請求の範囲第１項記載の半導体装置において、
上記第三の電源電圧は上記第一の電源電圧と上記第二の
電源電圧の中間の電圧であることを特徴とする半導体装
置。 ４）第一の電源電圧（ＶＳＳ）および、それよりも高い 第二の電源電圧（ＶＣＣ）を外部から与えて動作する半
導体装置であって、第一および第二の電源電圧と異なる
第三の電源電圧と第四の電源電圧を発生する手段を装置
上に有し、かつ該第二と第一の電源電圧の差が２Ｖ以下
で動作し、上記第三の電源電圧と第一の電源電圧の差は
上記第二の電源電圧と第一の電源電圧の差の１．５倍以
上であり、上記第四の電源電圧は上記第一の電源電圧と
上記第二の電源電圧の中間の電圧であることを特徴とす
る半導体装置。 ５）特許請求の範囲第１項から第４項のいずれかに記載
の半導体装置において、入力信号電圧をＭＩＳＦＥＴの
ゲートへ接続し、信号線の電流に変換する電圧／電流変
換手段と、その電流を出力信号電圧に再変換する電流／
電圧手段を有し、少なくとも該電圧／電流変換手段の電
流経路を第一導電形のＭＩＳＦＥＴで形成し、該電流／
電圧変換手段の電流経路を第一導電形と相補の第二導電
形のＭＩＳＦＥＴで形成することを特徴とする半導体装
置。 ６）特許請求の範囲第５項記載の半導体装置において、
上記信号線の電圧は上記第一の電源電圧と上記第二の電
源電圧の中間の電圧であることを特徴とする半導体装置
。 ７）特許請求の範囲第６項記載の半導体装置において、
上記一つの信号線に対して、複数の電圧／電流変換手段
と一つの電流／電圧手段と、該複数の電圧／電流変換手
段のうちの一つを信号線に接続する選択手段を有するこ
とを特徴とする半導体装置。 ８）特許請求の範囲第１項から第７項のいずれかに記載
の半導体装置において、一部にダイナミックメモリを含
むことを特徴とする半導体装置。 ９）特許請求の範囲第８項記載の半導体装置において、
上記ダイナミックメモリは複数のデータ線対群、ワード
線群及びデータ線とワード線との交点に配置されたメモ
リセル群とから構成される少なくとも一つのメモリセル
アレー、データ線からの情報を少なくとも２対のデータ
線で共用する信号線へ読みだす、あるいは信号線からデ
ータ線へ情報を書き込むための列アドレスで選択される
入出力制御回路群を有する半導体メモリにおいて、メモ
リセルアレーのデータ線に接続される入出力制御回路は
メモリセルアレーの左右に交互に配置され、かつ読みだ
し動作と書き込み動作において、データ線と入出力制御
回路の信号線との伝達インピーダンスを変化させたこと
を特徴とする半導体装置。 １０）特許請求の範囲第９項記載の半導体装置において
、入出力制御回路の伝達インピーダンスを変化させる手
段としては、読みだし動作に使用する信号線と書き込み
動作に使用する信号線を独立して設けたことを特徴とす
る半導体装置。 １１）特許請求の範囲第１０項記載の半導体装置に於い
て、信号線を独立して設ける手段として。 入出力制御回路の読みだし動作に用いる信号線とデータ
線との間には少なくとも１個の絶縁ゲート（ＭＩＳ）形
トランジスタを有し、そのトランジスタのゲートにはデ
ータ線が接続され、そのソース側に信号線が接続されて
いる、また入出力制御回路の書き込み動作に用いる信号
線とデータ線との間には少なくとも１個の絶縁ゲート（
ＭＩＳ）形トランジスタを有し、そのドレイン側にデー
タ線が接続され、そのソース側に信号線が接続されてい
ることを特徴とする半導体装置。 １２）特許請求の範囲第１０項記載の半導体装置に於い
て、読みだし用の入出力制御回路には信号線への接続を
制御する制御線を有し、入出力制御回路の読みだし動作
に用いる信号線と制御線の電位は、その入出力制御回路
を非選択時には同じ電位に設定し、選択時には信号線を
信号検出手段とし、制御線を非選択時の電位とは異なる
他の電位に変化させることを特徴とする半導体装置。 １３）特許請求の範囲第９項記載の半導体装置に於いて
、左右の入出力制御回路は少なくともデータ線対ピッチ
の２倍で配置することを特徴とする半導体装置。 １４）特許請求の範囲第９項記載の半導体装置に於いて
、データ線対は一対ごとにメモリセルアレー内で交差し
ていることを特徴とする半導体装置。 １５）特許請求の範囲第９項記載の半導体装置に於いて
、該入出力制御回路のデータ線対間にデータ線と同時に
形成され、かつデータ線以外の配線を配置したことを特
徴とする半導体装置。 １６）特許請求の範囲第９項記載の半導体装置に於いて
、メモリの動作試験時には１つの列アドレスで複数個の
入出力制御回路を選択できる機能を持ち、並列テストを
可能にしたことを特徴とする半導体装置。 １７）特許請求の範囲第１６項記載の半導体装置に於い
て、読みだし用の入出力制御回路の制御線は線対である
ことを特徴とする半導体装置。 １８）特許請求の範囲第９項記載の半導体装置に於いて
、メモリセルからデータ線に読みだされた信号を検知増
幅する手段であるセンスアンプの高電圧側の電源線の電
圧レベルを任意に設定可能にできる手段を有することを
特徴とする半導体装置。 １９）特許請求の範囲第８項記載の半導体装置において
、上記ダイナミックメモリはチップ上に、データ線、ワ
ード線、メモリセル、およびスイッチトランジスタから
成るメモリセルアレーと、上記データ線に印加する最低
の動作電圧として上記スイッチトランジスタのしきい値
電圧の１．５乃至２倍の電圧を与えるデータ線電源の出
力と、該データ線電源電圧を基に上記ワード線に所要の
電圧を出力するワードドライバとの構成を有して、上記
スイッチトランジスタのゲートにワード線電圧を印加し
てデータ線からのデータをメモリセルに取り込むように
なされた半導体集積回路において、上記データ線電源電
圧を、データ線電圧より上記スイッチトランジスタのし
きい値電圧分以上高い電圧に変換する電圧変換回路と、
該電圧変換回路の出力を電源として動作するスタティッ
ク型ワードドライバとを備えることを特徴とする半導体
装置。 ２０）上記電圧変換回路は、チャージポンプ回路と整流
回路との構成を備えることを特徴とする特許請求の範囲
第１９項記載の半導体装置。 ２１）上記チャージポンプ回路は、第１、第２、第３、
第４のＭＯＳトランジスタと第１、第２のコンデンサを
含み、該第２、第３、第４のＭＯＳトランジスタのドレ
インは電源に、第２のＭＯＳトランジスタのゲートは第
４のＭＯＳトランジスタのソースに、第３のＭＯＳトラ
ンジスタのソースは第２のＭＯＳトランジスタのソース
に、第３、第４のＭＯＳトランジスタのゲートは電源に
接続され、第１のコンデンサの１つの端子は第４のＭＯ
Ｓトランジスタのソースに、第２のコンデンサの１つの
端子は第２のＭＯＳトランジスタのソースに接続され、
該第１、第２のコンデンサの他の１端はそれぞれ逆相の
パルスが入力されるようになされたチャージポンプ回路
において、さらに第１のＭＯＳトランジスタのドレイン
を電源に、ソースを第４のＭＯＳトランジスタのソース
に、ゲートを第２のＭＯＳトランジスタのソースに結合
したことを特徴とする特許請求の範囲第２０項記載の半
導体装置。 ２２）上記整流回路は、整流素子がＭＯＳトランジスタ
により構成され、該ＭＯＳトランジスタのドレインを入
力、ソースを出力とし、該入力には上記第３項記載のチ
ャージポンプ回路、ソースには該出力から電荷を伝達す
る回路とその電荷を蓄えるコンデンサおよびその電荷を
電源に伝達する回路が接続され、該入力の電圧が高レベ
ルの時は該コンデンサの１端を高レベルにして該ＭＯＳ
トランジスタのゲート電圧を入力電圧とＭＯＳトランジ
スタのしきい値電圧の和以上にし、該入力の電圧が低レ
ベルの時は該コンデンサの１端を低レベルにすると同時
に該ＭＯＳトランジスタのゲート電圧を電源電圧にする
ことを特徴とする特許請求の範囲第２０項記載の半導体
集積回路。 ２３）上記メモリセルアレーとワードドライバと電圧変
換回路に用いるＭＯＳトランジスタのしきい値を３種類
とし、メモリセルアレーのものを最も高く、ワードドラ
イバのものを中間に、電圧変換回路のものを最も低くし
たことを特徴とする特許請求の範囲第１９項乃至第２０
項記載の半導体集積回路。 ２４）特許請求の範囲第１項から第４項のいずれかに記
載の半導体装置において、電圧端子間に接続したトラン
ジスタを介して端子間電圧を分圧して出力する分圧回路
と、該トランジスタのゲートにバイアス電圧を印加する
バイアス回路とを含むコンプリメンタリ・プッシュプル
回路を有して、電源電圧をその中間電圧に変換して負荷
に出力する半導体装置において、上記中間電圧に等しい
基準電圧の入力と、同一負荷に対して出力を並列接続す
る少なくとも二つの第一および第二のコンプリメンタリ
・プッシュプル回路と、基準電流を増幅して出力するプ
ッシュプル電流増幅回路とを備え、第一のコンプリメン
タリ・プッシュプル回路は、そのバイアス回路に、上記
基準電圧の入力と該入力に付加するバイアス電圧源を備
えるとともに、該プッシュプル回路の分圧回路は上記電
流増幅回路の基準電流回路を形成し、かつ該電流増幅回
路の出力端を上記第二のコンプリメンタリ・プッシュプ
ル回路のバイアス回路に接続することを特徴とする半導
体装置。 ２５）上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しい電圧であることを特徴とする請求項２４記載の
半導体装置。 ２６）上記電流増幅回路はカレントミラー型のプッシュ
プル増幅回路であることを特徴とする請求項１あるいは
請求項２５記載の半導体装置。 ２７）上記第一および第二のコンプリメンタリ・プッシ
ュプル回路を電界効果トランジスタにより構成すること
を特徴とする請求項２４乃至請求項２６の何れかに記載
の半導体装置。 ２８）電圧端子間に接続したトランジスタを介して端子
間電圧を分圧して出力する分圧回路と、該トランジスタ
のゲートにバイアス電圧を印加するバイアス回路とを含
むコンプリメンタリ・プッシュプル回路を有して、電源
電圧をその中間電圧に変換して負荷に出力する半導体装
置において、上記中間電圧に等しい基準電圧の入力と、
同一負荷に対して出力を並列接続する少なくとも二つの
第一および第二のコンプリメンタリ・プッシュプル回路
およびトライステート駆動回路と、基準電流を増幅して
出力するプッシュプル電流増幅回路とを備え、第一のコ
ンプリメンタリ・プッシュプル回路は、そのバイアス回
路に、上記基準電圧の入力と該入力に付加するバイアス
電圧源を備えるとともに、該プッシュプル回路の分圧回
路は上記電流増幅回路の基準電流回路を形成し、かつ該
電流増幅回路の出力端を上記第二のコンプリメンタリ・
プッシュプル回路のバイアス回路に接続すること、さら
に上記トライステート駆動回路は、上記入力の電圧より
も低い第一の判定電圧と上記入力の電圧よりも高い第二
の判定電圧とを備え、出力電圧が第一の判定電圧よりも
低いときには出力を充電し、出力電圧が第二の判定電圧
よりも高いときには出力を放電する手段を備えることを
特徴とする半導体装置。 ２９）上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しい電圧であることを特徴とする請求項２８記載の
半導体装置。 ３０）上記電流増幅回路はカレントミラー型のプッシュ
プル増幅回路であることを特徴とする請求項５あるいは
請求項２９記載の半導体装置。 ３１）上記第一および第二のコンプリメンタリ・プッシ
ュプル回路を電界効果トランジスタにより構成すること
を特徴とする請求項２８乃至請求項３０の何れかに記載
の半導体装置。 ３２）上記の入力および出力の電圧は電源電圧の二分の
一であることを特徴とする請求項２４乃至請求項３１の
何れかに記載の半導体装置。 ３３）複数の同種のブロックを少なくとも含み、動作時
においては、ブロック選択信号によって選択した一つま
たは複数のブロックを動作状態にする集積回路（ＬＳＩ
）と、ブロックを負荷として電圧供給し駆動する手段を
有する半導体装置において、ブロックを駆動する上記騒
動手段として、第一および第二の駆動回路と、各ブロッ
ク毎に設けられ動作状態にあるブロックを第一の駆動回
路に、非動作状態にあるブロックを第二の駆動回路に、
それぞれ接続する切換手段とを備えることを特徴とする
半導体装置。 ３４）上記集積回路がダイナミックメモリであることを
特徴とする請求項３３記載の半導体装置。 ３５）上記ブロックはメモリセルアレーを少なくとも含
み、かつ上記負荷としてはメモリセル蓄積容量の対向電
極およびメモリセルから信号検知回路に信号を伝達する
データ線のプリチャージ電圧供給線とを少なくとも含む
ことを特徴とする請求項３４に記載の半導体装置。 ３６）上記駆動回路は電源電圧の二分の一の電圧を発生
する手段であることを特徴とする請求項３５に記載の半
導体装置。 ３７）上記駆動回路が請求項２４乃至請求項３２の何れ
かに記載の装置であることを特徴とする請求項３６記載
の半導体装置。
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