JPH08241597A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 接地電位ＶＳＳ等の電源ノイズを直接モニタ
し、効果的にこれを抑制しうるデータ出力バッファＯＢ
を実現する。この結果、そのコスト上昇を抑制しつつ、
多ビット構成とされる高速スタティック型ＲＡＭ等の動
作を安定化する。 【構成】 多ビット構成とされ複数の単位データ出力バ
ッファＵＯＢ０等を含むデータ出力バッファＯＢを具備
する高速スタティック型ＲＡＭ等に、ボンディングパッ
ドＰＶＳＳ１における電位を接地電位ＶＳＳのチップ内
部における電位とし、ボンディングパッドＰＶＳＳ２に
おける電位をその実質的なチップ外部における電位とし
て比較する接地電位モニタＶＳＳＭを設けるとともに、
単位データ出力バッファＵＯＢ０等を構成するロウレベ
ル出力用ＭＯＳＦＥＴＮ４と直列形態に、そのゲートに
接地電位モニタＶＳＳＭの出力信号ＭＳを受け接地電位
ＶＳＳに比較的大きな電源ノイズが重畳されたとき単位
データ出力バッファＵＯＢ０等の動作電流を選択的に抑
制する電流制御ＭＯＳＦＥＴＮ３を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、デ
ータ出力バッファを備える多ビット構成の高速スタティ
ック型ＲＡＭ（ランダムアクセスメモリ）等ならびにそ
の電源ノイズの低減に利用して特に有効な技術に関する
ものである。

【０００２】

【従来の技術】スタティック型メモリセルが格子状に配
置されてなるメモリアレイをその基本構成要素とし、複
数ビットのデータを同時に入力又は出力するいわゆる多
ビット構成のスタティック型ＲＡＭがある。スタティッ
ク型ＲＡＭは、読み出しデータの各ビットに対応して設
けられる複数のデータ出力端子又はデータ入出力端子を
備え、これらのデータ出力端子又はデータ入出力端子に
対応して設けられる複数の単位データ出力バッファを含
むデータ出力バッファを備える。

【０００３】

【発明が解決しようとする課題】近年、スタティック型
ＲＡＭ等の多ビット化・高速化が進み、データ出力バッ
ファを構成する複数の単位データ出力バッファが一斉に
動作状態とされることによる電源ノイズが問題視されつ
つある。また、これに対処するため、例えば複数の単位
データ出力バッファを時系列的に駆動して動作電流の変
化を抑制したり、電源電圧又は接地電位の供給経路を強
化して低インピーダンス化を図るなどの方法が採られて
いる。しかし、いずれの方法も、電源電圧又は接地電位
に重畳された電源ノイズを直接モニタするものでないた
め、場合によっては充分な効果を得ることができず、場
合によっては必要以上の対策を施す結果となりデータ出
力バッファひいてはスタティック型ＲＡＭのコスト上昇
を招く原因となる。

【０００４】この発明の目的は、電源電圧又は接地電位
に重畳された電源ノイズを直接モニタし効果的に抑制し
うるデータ出力バッファを実現することにある。この発
明の他の目的は、そのコスト上昇を抑制しつつ、多ビッ
ト構成とされる高速スタティック型ＲＡＭ等の動作を安
定化することにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成とされ複数の単
位データ出力バッファを含むデータ出力バッファを備え
る高速スタティック型ＲＡＭ等に、電源電圧又は接地電
位のチップ内部における電位と実質的なチップ外部にお
ける電位とを比較する電位モニタを設けるとともに、単
位データ出力バッファを構成するハイレベル出力用又は
ロウレベル出力用の出力ＭＯＳＦＥＴと直列形態に、そ
のゲートに電位モニタの出力信号を受ける電流制御ＭＯ
ＳＦＥＴを設ける。

【０００７】

【作用】上記した手段によれば、電源電圧又は接地電位
に重畳された電源ノイズを直接モニタし、比較的大きな
電源ノイズが発生した場合にのみ選択的に電流制御ＭＯ
ＳＦＥＴのコンダクタンスを小さくして、単位データ出
力バッファの動作電流を小さくすることができる。この
結果、電源電圧供給経路又は接地電位供給経路の特にボ
ンディングワイヤのインダクタンスに起因する起電力を
抑制し、効果的に電源ノイズを抑制できるため、そのコ
スト上昇を抑制しつつ、多ビット構成とされる高速スタ
ティック型ＲＡＭ等の動作を安定化することができる。

【０００８】

【実施例】図１には、この発明が適用された高速スタテ
ィック型ＲＡＭ（半導体装置）の一実施例のブロック図
が示されている。同図により、まずこの実施例のスタテ
ィック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、特
に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上に形成される。また、図１を含む以下の
ブロック図及び回路図では、内側の点線によりスタティ
ック型ＲＡＭのチップ（半導体基板）ＣＨＰとしての境
界が示され、外側の点線によりたッケージＰＫＧとして
の境界が示される。

【０００９】図１において、この高速スタティック型Ｒ
ＡＭは、基板面の大半を占めて配置されるメモリアレイ
ＭＡＲＹをその基本構成要素とする。メモリアレイＭＡ
ＲＹは、図の水平方向に平行して配置される複数のワー
ド線と、垂直方向に平行して配置される複数組の相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置される多数のスタティック型メモリセ
ルを含む。

【００１０】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、その左方においてＸアドレスデコーダＸＤに
結合され、択一的に選択状態とされる。Ｘアドレスデコ
ーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが供給されるととも
に、タイミング発生回路ＴＧから図示されない内部制御
信号ＣＳが供給される。また、ＸアドレスバッファＸＢ
には、アドレス入力端子ＡＸ０〜ＡＸｉから対応するボ
ンディングワイヤ及びボンディングパッドを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが供給されるとともに、タイ
ミング発生回路ＴＧから図示されない内部制御信号ＡＬ
が供給される。

【００１１】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０
〜ＡＸｉを内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄに供給する。また、ＸアドレスデコーダＸＤは、内部
制御信号ＣＳのハイレベルを受けて選択的に動作状態と
され、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡ
ＲＹの対応する１本のワード線を択一的にハイレベルの
選択状態とする。

【００１２】一方、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、その下方においてＹスイッチＹ
Ｓに結合され、これを介して８組ずつ選択的にライトア
ンプＷＡ又はセンスアンプＳＡに接続される。Ｙスイッ
チＹＳには、ＹアドレスデコーダＹＤから所定ビットの
ビット線選択信号が供給される。また、Ｙアドレスデコ
ーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビッ
トの内部アドレス信号Ｙ０〜Ｙｊが供給されるととも
に、タイミング発生回路ＴＧから図示されない内部制御
信号ＣＳが供給される。さらに、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ＡＹ０〜ＡＹｊから対応する
ボンディングワイヤ及びボンディングパッドを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給されるとともに、タ
イミング発生回路ＴＧから図示されない内部制御信号Ａ
Ｌが供給される。

【００１３】ＹアドレスバッファＹＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｙ０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０
〜ＡＹｊを内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙｊを形成して、ＹアドレスデコーダＹ
Ｄに供給する。また、ＹアドレスデコーダＹＤは、内部
制御信号ＣＳのハイレベルを受けて選択的に動作状態と
され、ＹアドレスバッファＹＢから供給される内部アド
レス信号Ｙ０〜Ｙｊをデコードして、対応する上記ビッ
ト線選択信号を択一的にハイレベルとする。さらに、Ｙ
スイッチＹＳは、ビット線選択信号に従って、メモリア
レイＭＡＲＹの対応する８組の相補ビット線を選択し、
ライトアンプＷＡ又はセンスアンプＳＡとの間を選択的
に接続状態とする。

【００１４】次に、ライトアンプＷＡには、データ入力
バッファＩＢから相補入力データバスＤＩ０＊〜ＤＩ７
＊（ここで、例えば非反転入力データバスＤＩ０Ｔ及び
反転入力データバスＤＩ０Ｂをあわせて相補入力データ
バスＤＩ０＊のように＊を付して表す。また、それが有
効とされるとき選択的にハイレベルとされるいわゆる非
反転信号線等についてはその名称の末尾にＴを付して表
し、それが有効とされるとき選択的にロウレベルとされ
る反転信号線等についてはその名称の末尾にＢを付して
表す。以下同様）を介して８ビットの書き込みデータが
供給され、センスアンプＳＡから出力される８ビットの
読み出しデータは、相補出力データバスＤＯ０＊〜ＤＯ
７＊を介してデータ出力バッファＯＢに供給される。ラ
イトアンプＷＡ及びセンスアンプＳＡには、さらにタイ
ミング発生回路ＴＧから内部制御信号ＷＡＥ及びＳＡＥ
がそれぞれ供給される。

【００１５】一方、データ出力バッファＯＢには、タイ
ミング発生回路ＴＧから出力制御信号ＤＯＣが供給され
るとともに、接地電位モニタ（電位モニタ）ＶＳＳＭか
らその出力信号つまり電流制御信号ＭＳが供給される。
また、データ入力バッファＩＢの各単位回路の入力端子
ならびにデータ出力バッファＯＢの各単位回路の出力端
子は、対応するボンディングパッド及びボンディングワ
イヤを介してデータ入出力端子ＩＯ０〜ＩＯ７にそれぞ
れ共通結合される。さらに、接地電位モニタＶＳＳＭに
は、接地電位供給端子ＶＳＳ１（第１の接地電位供給端
子）から対応するボンディングワイヤ及びボンディング
パッドを介して接地電位ＶＳＳが供給されるとともに、
接地電位供給端子ＶＳＳ２（第２の接地電位供給端子）
から対応するボンディングワイヤ及びボンディングパッ
ドを介して接地電位ＶＳＳが供給される。なお、スタテ
ィック型ＲＡＭの各部は、接地電位供給端子ＶＳＳ１を
介して供給される接地電位ＶＳＳをその低電位側動作電
源とし、電源電圧供給端子ＶＣＣから対応するボンディ
ングワイヤ及びボンディングパッドを介して供給される
電源電圧ＶＣＣをその高電位側動作電源とする。特に制
限されないが、電源電圧ＶＣＣは＋５Ｖのような正電位
とされる。

【００１６】データ入力バッファＩＢは、スタティック
型ＲＡＭがライトモードで選択状態とされるとき、デー
タ入出力端子ＩＯ０〜ＩＯ７から対応するボンディング
ワイヤ及びボンディングパッドを介して供給される８ビ
ットの書き込みデータを取り込み、相補入力データバス
ＤＩ０＊〜ＤＩ７＊を介してライトアンプＷＡに伝達す
る。このとき、ライトアンプＷＡは、内部制御信号ＷＡ
Ｅのハイレベルを受けて選択的に動作状態とされ、デー
タ入力バッファＩＢから伝達される書き込みデータを所
定の相補書き込み信号とした後、ＹスイッチＹＳを介し
てメモリアレイＭＡＲＹの選択された８個のメモリセル
に書き込む。

【００１７】一方、センスアンプＳＡは、スタティック
型ＲＡＭがリードモードで選択状態とされるとき、内部
制御信号ＳＡＥのハイレベルを受けて選択的に動作状態
とされ、メモリアレイＭＡＲＹの選択された８個のメモ
リセルからＹスイッチＹＳを介して出力される読み出し
信号を増幅した後、相補出力データバスＤＯ０＊〜ＤＯ
７＊を介してデータ出力バッファＯＢに伝達する。この
とき、データ出力バッファＯＢは、出力制御信号ＤＯＣ
がハイレベルとされることで選択的に動作状態とされ、
センスアンプＳＡから相補出力データバスＤＯ０＊〜Ｄ
Ｏ７＊を介して伝達される読み出しデータを対応するボ
ンディングパッドからボンディングワイヤならびにデー
タ入出力端子ＩＯ０〜ＩＯ７を介して送出する。

【００１８】ところで、データ出力バッファＯＢの低電
位側動作電源となる接地電位ＶＳＳの電位は、８個の単
位データ出力バッファＵＯＢ０〜ＵＯＢ７が一斉に動作
状態とされあるいはその出力レベルが一斉に変化される
ことによって比較的大きな変動を呈する。このため、こ
の実施例のスタティック型ＲＡＭは接地電位モニタＶＳ
ＳＭを備え、この接地電位モニタＶＳＳＭは、接地電位
供給端子ＶＳＳ１つまり対応するボンディングパッドＰ
ＶＳＳ１における電位を接地電位ＶＳＳのチップ内部に
おける電位とし、接地電位供給端子ＶＳＳ２つまり対応
するボンディングパッドＰＶＳＳ２における電位をその
実質的なチップ外部における電位として比較し、その電
位差に応じて電流制御信号ＭＳの電位を変化させる。

【００１９】一方、データ出力バッファＯＢは、そのゲ
ートに接地電位モニタＶＳＳＭの出力信号つまり電流制
御信号ＭＳを受ける電流制御ＭＯＳＦＥＴを含み、その
動作電流は、電流制御信号ＭＳの電位が低くされること
で、言い換えるならばデータ出力バッファＯＢを構成す
る８個の単位データ出力バッファＵＯＢ０〜ＵＯＢ７が
一斉に動作状態とされあるいはその出力レベルが一斉に
変化されることにより接地電位ＶＳＳのチップ内部にお
ける電位が一時的に上昇することで、選択的に小さくさ
れる。この結果、特にボンディングワイヤＢＷ４のイン
ダクタンスの起電力に起因する電源ノイズが抑制され、
これによってスタティック型ＲＡＭの動作が安定化され
るものとなる。なお、接地電位モニタＶＳＳＭ及びデー
タ出力バッファＯＢの具体的構成及び動作については、
後で詳細に説明する。

【００２０】タイミング発生回路ＴＧは、外部端子ＣＳ
Ｂ，ＷＥＢ及びＯＥＢから対応するボンディングワイヤ
及びボンディングパッドを介して供給されるチップ選択
信号ＣＳＢ，ライトイネーブル信号ＷＥＢ及び出力イネ
ーブル信号ＯＥＢをもとに上記各種の内部制御信号選択
的に形成し、各部に供給する。

【００２１】図２には、図１のスタティック型ＲＡＭに
含まれるデータ出力バッファＯＢの一実施例のブロック
図が示されている。また、図３には、図１のスタティッ
ク型ＲＡＭに含まれる接地電位モニタＶＳＳＭ及びデー
タ出力バッファＯＢの一実施例の回路図が示され、図４
には、その一実施例の信号波形図が示されている。さら
に、図５には、この発明に先立って本願発明者等が開発
したスタティック型ＲＡＭに含まれるデータ出力バッフ
ァＯＢの回路図の一例が示され、図６には、その信号波
形図の一例が示されている。これらの図をもとに、この
実施例のスタティック型ＲＡＭに含まれる接地電位モニ
タＶＳＳＭ及びデータ出力バッファＯＢの具体的構成及
び動作ならびにその特徴について説明する。なお、以下
の回路図において、そのチャンネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であ
り、矢印の付されないＮチャンネル型と区別して示され
る。また、単位データ出力バッファＵＯＢ０〜ＵＯＢ７
に関する以下の具体的な説明は、単位データ出力バッフ
ァＵＯＢ０を例に進められるが、その他の単位データ出
力バッファＵＯＢ１〜ＵＯＢ７についてはこれと同一構
成とされるため、類推されたい。さらに、図４では、す
でに出力制御信号ＤＯＣがハイレベルとされ単位データ
出力バッファＵＯＢ０が動作状態にある中で、相補出力
データＤＯ０＊が論理“１”から論理“０”（ここで、
例えば非反転出力データＤＯ０Ｔがハイレベルとされ反
転出力データＤＯ０Ｂがロウレベルとされる状態を論理
“１”と称し、その逆の状態を論理“０”と称する。以
下同様）に変化されるケースが例示されるが、逆の変化
については類推されたい。

【００２２】図２において、データ出力バッファＯＢ
は、相補出力データバスＤＯ０＊〜ＤＯ７＊ならびにデ
ータ入出力端子ＩＯ０〜ＩＯ７に対応して設けられる８
個の単位データ出力バッファＵＯＢ０〜ＵＯＢ７（出力
回路）を含む。これらの単位データ出力バッファの入力
端子は、対応する相補出力データバスＤＯ０＊〜ＤＯ７
＊にそれぞれ結合される。また、その出力端子は、図示
されないデータ入力バッファＩＢの対応する単位回路の
入力端子にそれぞれ共通結合されるとともに、対応する
ボンディングパッドＰＩＯ０〜ＰＩＯ７からボンディン
グワイヤＢＷ１，ＢＷ２及びＢＷ３等を介してデータ入
出力端子ＩＯ０〜ＩＯ７にそれぞれ結合される。単位デ
ータ出力バッファＵＯＢ０〜ＵＯＢ７には、接地電位供
給端子ＶＳＳ１（第１の接地電位供給端子）からボンデ
ィングワイヤＢＷ４（第１のボンディングワイヤ）及び
ボンディングパッドＰＶＳＳ１（第１のボンディングパ
ッド）を介して、その低電位側動作電源となる接地電位
ＶＳＳが供給される。また、タイミング発生回路ＴＧか
ら出力制御信号ＤＯＣが共通に供給されるとともに、接
地電位モニタＶＳＳＭから電流制御信号ＭＳが共通に供
給される。

【００２３】一方、接地電位モニタＶＳＳＭには、上記
ボンディングパッドＰＶＳＳ１における電位が接地電位
ＶＳＳのチップ内部における電位として供給され、ボン
ディングパッドＰＶＳＳ２（第２のボンディングパッ
ド）における電位が接地電位ＶＳＳの実質的なチップ外
部における電位として供給される。このボンディングパ
ッドＰＶＳＳ２は、ボンディングワイヤＢＷ５（第２の
ボンディングワイヤ）を介して接地電位供給端子ＶＳＳ
２（第２の接地電位供給端子）に結合される。言うまで
もなく、接地電位供給端子ＶＳＳ１及びＶＳＳ２は、パ
ッケージＰＫＧの外側において共通結合され、共通の接
地電位ＶＳＳが供給される。また、後述するように、ボ
ンディングワイヤＢＷ５には、接地電位モニタＶＳＳＭ
を構成するＭＯＳＦＥＴＰ１及びＮ１のソース・ドレイ
ン電流が流れるが、この電流は比較的小さな値とされ、
ボンディングワイヤＢＷ５のインダクタンスによる起電
力は小さくなるため、結果的にボンディングパッドＰＶ
ＳＳ２における電位を接地電位ＶＳＳの実質的なチップ
外部における電位とみなすことができる。

【００２４】ここで、接地電位モニタＶＳＳＭは、図３
に示されるように、電源電圧ＶＣＣとボンディングパッ
ドＰＶＳＳ２との間に直列形態に設けられるＰチャンネ
ルＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）及びＮチャ
ンネルＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥＴ）を含
む。これらのＭＯＳＦＥＴの共通結合されたゲートは、
接地電位ＶＳＳつまりボンディングパッドＰＶＳＳ１に
結合される。また、その共通結合されたドレインは、接
地電位モニタＶＳＳＭの出力ノードに結合され、その電
位は、接地電位モニタＶＳＳＭの出力信号つまり電流制
御信号ＭＳとして単位データ出力バッファＵＯＢ０〜Ｕ
ＯＢ７に供給される。

【００２５】一方、データ出力バッファＯＢを構成する
単位データ出力バッファＵＯＢ０〜ＵＯＢ７は、図３の
単位データ出力バッファＵＯＢ０に代表されるように、
電源電圧ＶＣＣと対応するデータ入出力端子ＩＯ０との
間に並列形態に設けられるＮチャンネル型の一対の出力
ＭＯＳＦＥＴＮ２（第１の出力ＭＯＳＦＥＴ）及びＮ５
（第２の出力ＭＯＳＦＥＴ）をそれぞれ含み、データ入
出力端子ＩＯ０と接地電位ＶＳＳつまりボンディングパ
ッドＰＶＳＳ１との間に直列形態に設けられるＮチャン
ネル型の電流制御ＭＯＳＦＥＴＮ３及び出力ＭＯＳＦＥ
ＴＮ４（第３の出力ＭＯＳＦＥＴ）と、これらのＭＯＳ
ＦＥＴＮ３及びＮ４と並列形態に設けられるＮチャンネ
ル型の出力ＭＯＳＦＥＴＮ６（第４の出力ＭＯＳＦＥ
Ｔ）とを含む。このうち、出力ＭＯＳＦＥＴＮ２のゲー
トには、ノア（ＮＯＲ）ゲートＮＯ１の出力信号つまり
内部信号ｐ１が供給され、出力ＭＯＳＦＥＴＮ５のゲー
トには、そのインバータＶ２及びＶ３による遅延信号つ
まり内部信号ｐ２が供給される。また、出力ＭＯＳＦＥ
ＴＮ４のゲートには、ノアゲートＮＯ２の出力信号つま
り内部信号ｎ１が供給され、出力ＭＯＳＦＥＴＮ６のゲ
ートには、そのインバータＶ４及びＶ５による遅延信号
つまり内部信号ｎ２が供給される。電流制御ＭＯＳＦＥ
ＴＮ３のゲートには、電流制御信号ＭＳが供給される。

【００２６】なお、出力ＭＯＳＦＥＴＮ２及びＮ４は、
対応する出力ＭＯＳＦＥＴＮ５又はＮ６に比較してそれ
ぞれ充分に大きなコンダクタンスを持つべく設計され
る。また、インバータＶ２及びＶ３ならびにＶ４及びＶ
５からなる遅延回路は、対応する内部信号ｐ１又はｎ１
をそれぞれ遅延させて内部信号ｐ２又はｎ２とするが、
このとき、各内部信号のロウレベルからハイレベルへの
立ち上がりは、図４に例示されるように、所定の遅延時
間ｔ１だけ遅れて伝達され、そのハイレベルからロウレ
ベルへの立ち下がりはほとんど遅れることなく伝達され
る。

【００２７】これらのことから、単位データ出力バッフ
ァＵＯＢ０の出力ＭＯＳＦＥＴＮ２は、図４の前半に例
示されるように、ノアゲートＮＯ１の出力信号つまり内
部信号ｐ１がハイレベルとされるとき、言い換えるなら
ば、出力制御信号ＤＯＣがハイレベルとされかつ相補出
力データＤＯ０＊が論理“１”とされるとき選択的にオ
ン状態となり、データ入出力端子ＩＯ０における出力信
号のレベルを電源電圧ＶＣＣのようなハイレベルに向か
って立ち上げる。また、出力ＭＯＳＦＥＴＮ５は、出力
ＭＯＳＦＥＴＮ２にやや遅れて、つまりは内部信号ｐ１
がハイレベルとされてから所定の遅延時間ｔ１が経過し
内部信号ｐ２がハイレベルとされた時点で出力ＭＯＳＦ
ＥＴＮ２とともにオン状態となり、データ入出力端子Ｉ
Ｏ０における出力信号のレベルを急速に上昇させるべく
作用する。

【００２８】一方、単位データ出力バッファＵＯＢ０の
出力ＭＯＳＦＥＴＮ４は、図４の後半に例示されるよう
に、ノアゲートＮＯ２の出力信号つまり内部信号ｎ１が
ハイレベルとされるとき、言い換えるならば、出力制御
信号ＤＯＣがハイレベルとされかつ相補出力データＤＯ
０＊が論理“０”とされるとき選択的にオン状態とな
り、データ入出力端子ＩＯ０における出力信号のレベル
を接地電位ＶＳＳのようなロウレベルに向かって引き下
げる。また、出力ＭＯＳＦＥＴＮ６は、出力ＭＯＳＦＥ
ＴＮ４にやや遅れて、つまりは内部信号ｎ１がハイレベ
ルとされてから所定の遅延時間ｔ１が経過し内部信号ｎ
２がハイレベルとされた時点で出力ＭＯＳＦＥＴＮ４と
ともにオン状態となり、データ入出力端子ＩＯ０におけ
る出力信号のレベルを急速に低下させるべく作用する。

【００２９】ところで、この発明に先立って本願発明者
等が開発した図５のスタティック型ＲＡＭでは、図６に
示されるように、単位データ出力バッファＵＯＢ０がハ
イレベル出力状態からロウレベル出力状態とされ出力Ｍ
ＯＳＦＥＴＮ４のみがオン状態とされるとき、接地電位
ＶＳＳつまりボンディングパッドＰＶＳＳ１にデータ入
出力端子ＩＯ０に結合された負荷容量をチャージするた
めの動作電流Ｉ１’が流される。また、出力ＭＯＳＦＥ
ＴＮ４にやや遅れて比較的大きなコンダクタンスを持つ
出力ＭＯＳＦＥＴＮ６がオン状態とされると、ボンディ
ングパッドＰＶＳＳ１には、出力ＭＯＳＦＥＴＮ４を介
する比較的小さな動作電流Ｉ１’と出力ＭＯＳＦＥＴＮ
６を介する比較的大きな動作電流Ｉ２’との合成電流つ
まり動作電流Ｉｓ’が流される。したがって、データ出
力バッファＯＢの８個の単位データ出力バッファＵＯＢ
０〜ＵＯＢ７が一斉に動作状態とされあるいはその出力
信号レベルが一斉に変化されるときには、接地電位ＶＳ
ＳつまりボンディングワイヤＢＷ６を介して流される動
作電流Ｉｓ’の変化が一時的に大きくなり、そのインダ
クタンスによって比較的大きな起電力が発生する。この
結果、ボンディングパッドＰＶＳＳ１における電位つま
り接地電位ＶＳＳのチップ内部における電位が比較的大
きな絶対値のΔＶ’分だけ一時的に上昇して電源ノイズ
となり、これを受けてスタティック型ＲＡＭの動作が不
安定なものとなる。

【００３０】これに対処するため、本実施例のスタティ
ック型ＲＡＭには、前記のように、接地電位ＶＳＳのチ
ップ内部における電位と実質的なチップ外部における電
位とを比較することにより接地電位ＶＳＳに重畳された
電源ノイズを直接モニタする接地電位モニタＶＳＳＭが
設けられるとともに、単位データ出力バッファＵＯＢ０
〜ＵＯＢ７の出力ＭＯＳＦＥＴＮ４と直列形態に、その
ゲートに接地電位モニタＶＳＳＭの出力信号つまり電流
制御信号ＭＳを受ける電流制御ＭＯＳＦＥＴＮ３が設け
られ、接地電位ＶＳＳに重畳された電源ノイズの大きさ
に応じて各単位データ出力バッファの動作電流を制御す
る方法が採られる。

【００３１】すなわち、データ出力バッファＯＢを構成
する単位データ出力バッファＵＯＢ０〜ＵＯＢ７が安定
状態にありその動作電流Ｉｓの変化が小さいとき、ボン
ディングワイヤＢＷ４のインダクタンスによる起電力の
発生はなく、ボンディングパッドＰＶＳＳ１つまりチッ
プ内部における接地電位ＶＳＳの電位はボンディングパ
ッドＰＶＳＳ２つまり実質的なチップ外部における電位
とほぼ一致して０Ｖとなる。このため、接地電位モニタ
ＶＳＳＭでは、ＭＯＳＦＥＴＰ１が完全なオン状態とな
りＭＯＳＦＥＴＮ１はオフ状態となって、電流制御信号
ＭＳは、図４に示されるように、ほぼ電源電圧ＶＣＣの
ようなハイレベルとされる。このとき、単位データ出力
バッファＵＯＢ０等では、電流制御信号ＭＳを受ける電
流制御ＭＯＳＦＥＴＮ３が完全なオン状態となり、その
コンダクタンスが充分に大きな値となって、データ出力
バッファＯＢの動作電流も大きくなる。

【００３２】一方、データ出力バッファＯＢを構成する
単位データ出力バッファＵＯＢ０〜ＵＯＢ７が一斉に論
理“１”つまりハイレベル出力状態から論理“０”つま
りロウレベル出力状態に変化されると、まず出力ＭＯＳ
ＦＥＴＮ４を介する比較的大きな動作電流Ｉ１が流され
るとともに、やや遅れて出力ＭＯＳＦＥＴＮ６を介する
動作電流Ｉ２と動作電流Ｉ１との合成電流つまり動作電
流Ｉｓが流される。このため、ボンディングワイヤＢＷ
４のインダクタンスによって比較的大きな起電力が生
じ、ボンディングパッドＰＶＳＳ１つまりチップ内部に
おける接地電位の電位は、図４に示されるように、一時
的にΔＶだけ高くなる。しかし、接地電位モニタＶＳＳ
Ｍでは、ΔＶの電位上昇を受けてＭＯＳＦＥＴＰ１のコ
ンダクタンスが小さくなり、逆にＭＯＳＦＥＴＮ１のコ
ンダクタンスは大きくなって、電流制御信号ＭＳのレベ
ルが一時的に低下する。このため、データ出力バッファ
ＯＢの単位データ出力バッファＵＯＢ０〜ＵＯＢ７で
は、電流制御信号ＭＳのレベル低下を受けて電流制御Ｍ
ＯＳＦＥＴＮ３のコンダクタンスが小さくされ、相応し
て単位データ出力バッファＵＯＢ０〜ＵＯＢ７の出力Ｍ
ＯＳＦＥＴＮ４を介する動作電流Ｉ１が小さくされる。
この結果、ボンディングパッドＰＶＳＳ１つまりチップ
内部における接地電位ＶＳＳの電位上昇ΔＶが抑制され
電源ノイズが抑制されて、スタティック型ＲＡＭの動作
が安定化されるものとなる。

【００３３】以上の実施例から得られる作用効果は、次
の通りである。すなわち、 （１）多ビット構成とされ複数の単位データ出力バッフ
ァを含むデータ出力バッファを備える高速スタティック
型ＲＡＭ等に、電源電圧又は接地電位のチップ内部にお
ける電位と実質的なチップ外部における電位とを比較す
る電位モニタを設けるとともに、単位データ出力バッフ
ァを構成するハイレベル出力用又はロウレベル出力用の
出力ＭＯＳＦＥＴと直列形態に、そのゲートに電位モニ
タの出力信号を受ける電流制御ＭＯＳＦＥＴを設けるこ
とで、電源電圧又は接地電位に重畳されたノイズを直接
モニタして、比較的大きな電源ノイズが発生した場合に
のみ選択的に電流制御ＭＯＳＦＥＴのコンダクタンスを
小さくし、単位データ出力バッファの動作電流を小さく
することができるという効果が得られる。 （２）上記（１）項により、電源電圧供給経路又は接地
電位供給経路の特にボンディングワイヤのインダクタン
スに起因する起電力を抑制し、効果的に電源ノイズを抑
制することができるという効果が得られる。 （３）上記（１）項及び（２）項により、そのコスト上
昇を抑制しつつ、高速スタティック型ＲＡＭ等の動作を
安定化できるという効果が得られる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、データ出力バッファＯＢの動作電源
となる電源電圧ＶＣＣ及び接地電位ＶＳＳは、スタティ
ック型ＲＡＭの他の回路の動作電源とは独立した供給経
路を介して供給することができるし、接地電位供給端子
ＶＳＳ２は、ボンディングワイヤＢＷ５の外側を接地電
位供給端子ＶＳＳ１に結合することにより削除すること
もできる。メモリアレイＭＡＲＹは、複数のサブメモリ
アレイに分割できるし、同時に直接周辺回路を分割して
複数のメモリマットを構成することもできる。スタティ
ック型ＲＡＭは、×１６ビット又は×３２ビット等任意
のビット構成を採りうるし、データ入出力端子ＩＯ０〜
ＩＯ７は、データ入力用又はデータ出力用として専用化
することができる。さらに、スタティック型ＲＡＭのブ
ロック構成は、この実施例による制約を受けないし、起
動制御信号及び内部制御信号の名称及び組み合わせなら
びにその論理レベル等は、種々の実施形態を採りうる。

【００３５】図２及び図３において、センスアンプＳＡ
によって増幅された読み出し信号をデータ出力バッファ
ＯＢに伝達するための信号線つまり相補出力データバス
ＤＯ０＊〜ＤＯ７＊は、特に相補信号線であることを必
須条件とはしない。また、単位データ出力バッファＵＯ
Ｂ０〜ＵＯＢ７のハイレベル出力用及びロウレベル出力
用の出力ＭＯＳＦＥＴは、３個以上の並列ＭＯＳＦＥＴ
により構成できるし、そのコンダクタンスの組み合わせ
も任意である。電流制御ＭＯＳＦＥＴＮ３及び出力ＭＯ
ＳＦＥＴＮ４は、その位置を互いに入れ換えて構成でき
る。また、出力ＭＯＳＦＥＴＮ６と直列形態にもう一つ
の電流制御ＭＯＳＦＥＴを設けてもよいし、電源電圧モ
ニタを設けさらにその出力信号を受ける電流制御ＭＯＳ
ＦＥＴを出力ＭＯＳＦＥＴＮ２及びＮ５と直列形態に設
けることにより、電源電圧ＶＣＣの電源ノイズを抑制す
ることもできる。さらに、単位データ出力バッファＵＯ
Ｂ０〜ＵＯＢ７は、静電保護回路を含む各種の保護回路
又は保護素子を含むことができるし、これらの単位デー
タ出力バッファＵＯＢ０〜ＵＯＢ７ならびに接地電位モ
ニタＶＳＳＭの具体的回路構成や電源電圧の極性及び絶
対値ならびにＭＯＳＦＥＴの導電型等は、種々の実施形
態を採りうる。

【００３６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ等の各種メモリ集積回路装置やこのようなメモ
リ集積回路装置を含む論理集積回路装置等にも適用でき
る。この発明は、少なくともデータ出力バッファを備え
る半導体装置ならびにこのような半導体装置を含む装置
及びシステムに広く適用できる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成とされ複数の
単位データ出力バッファを含むデータ出力バッファを備
える高速スタティック型ＲＡＭ等に、電源電圧又は接地
電位のチップ内部における電位と実質的なチップ外部に
おける電位とを比較する電位モニタを設けるとともに、
各単位データ出力バッファを構成するハイレベル出力用
又はロウレベル出力用の出力ＭＯＳＦＥＴと直列形態
に、そのゲートに電位モニタの出力信号を受ける電流制
御ＭＯＳＦＥＴを設けることで、電源電圧又は接地電位
に重畳されたノイズを直接モニタして、比較的大きな電
源ノイズが発生した場合にのみ選択的に電流制御ＭＯＳ
ＦＥＴのコンダクタンスを小さくし、単位データ出力バ
ッファの動作電流を小さくすることができる。この結
果、電源電圧供給経路又は接地電位供給経路の特にボン
ディングワイヤのインダクタンスに起因する起電力を抑
制し、効果的に電源ノイズを抑制することができるた
め、そのコスト上昇を抑制しつつ、多ビット構成とされ
る高速スタティック型ＲＡＭ等の動作を安定化すること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるデータ
出力バッファの一実施例を示すブロック図である。

【図３】図１のスタティック型ＲＡＭに含まれる接地電
位モニタ及びデータ出力バッファの一実施例を示す回路
図である。

【図４】図３の接地電位モニタ及びデータ出力バッファ
の一実施例を示す信号波形図である。

【図５】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭに含まれるデータ出力バッファの一
例を示す回路図である。

【図６】図５のデータ出力バッファの一例を示す信号波
形図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＤＩ０＊〜ＤＩ７＊・・・相補入力
データバス、ＤＯ０＊〜ＤＯ７＊・・・相補出力データ
バス、ＩＢ・・・データ入力バッファ、ＯＢ・・・デー
タ出力バッファ、ＤＯＣ・・・出力制御信号、ＩＯ０〜
ＩＯ７・・・データ入出力端子、ＴＧ・・・タイミング
発生回路、ＶＳＳＭ・・・接地電位モニタ、ＰＫＧ・・
・パッケージ、ＣＨＰ・・・チップ（半導体基板）。Ｉ
Ｏ０〜ＩＯ７・・・データ入出力端子、ＶＳＳ１〜ＶＳ
Ｓ２・・・接地電位供給端子、ＢＷ１〜ＢＷ６・・・ボ
ンディングワイヤ、ＰＩＯ０〜ＰＩＯ７，ＰＶＳＳ１〜
ＰＶＳＳ２・・・ボンディングパッド、ＵＯＢ０〜ＵＯ
Ｂ７・・・単位データ出力バッファ、ＤＯ０Ｔ〜ＤＯ７
Ｔ・・・非反転出力データバス、ＤＯ０Ｂ〜ＤＯ７Ｂ・
・・反転出力データバス、ＭＳ・・・電流制御信号。Ｐ
１・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ６・・・
ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ５・・・インバー
タ、ＮＯ１〜ＮＯ２・・・ノアゲート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 深澤 武 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 厨子 弘文 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源電圧又は接地電位のチップ内部にお
   ける電位と実質的なチップ外部における電位とを比較す
   る電位モニタと、上記電源電圧又は接地電位を動作電源
   としかつその動作電流が上記電位モニタの出力信号に従
   って制御される所定の内部回路とを具備することを特徴
   とする半導体装置。
2. 【請求項２】 上記半導体装置は、第１のボンディング
   ワイヤ（ＢＷ４）を介して第１の接地電位供給端子（Ｖ
   ＳＳ１）に結合される第１のボンディングパッド（ＰＶ
   ＳＳ１）と、第２のボンディングワイヤ（ＢＷ５）を介
   して上記第１の接地電位供給端子又は第２の接地電位供
   給端子（ＶＳＳ２）に結合される第２のボンディングパ
   ッド（ＰＶＳＳ２）とを具備するものであって、上記内
   部回路は、上記第１のボンディングパッドを介して供給
   される接地電位をその低電位側動作電源とする出力回路
   であり、上記電位モニタは、上記第１のボンディングパ
   ッドにおける電位を接地電位の上記チップ内部における
   電位とし、上記第２のボンディングパッドにおける電位
   をその上記実質的なチップ外部における電位とする接地
   電位モニタであることを特徴とする請求項１の半導体装
   置。
3. 【請求項３】 上記接地電位モニタは、電源電圧と上記
   第２のボンディングパッドとの間に直列形態に設けられ
   かつそのゲートが上記第１のボンディングパッドに共通
   結合されそのドレインが回路の出力ノードに共通結合さ
   れるＰチャンネルＭＯＳＦＥＴ（Ｐ１）及びＮチャンネ
   ルＭＯＳＦＥＴ（Ｎ１）を含むものであって、上記出力
   回路は、電源電圧と対応するデータ入出力端子（ＩＯ０
   〜ＩＯ７）との間に設けられるＮチャンネル型の第１の
   出力ＭＯＳＦＥＴ（Ｎ２）と、上記第１の出力ＭＯＳＦ
   ＥＴと並列形態に設けられこれにやや遅れてオン状態と
   されるＮチャンネル型の第２の出力ＭＯＳＦＥＴ（Ｎ
   ５）と、そのドレインが上記データ入出力端子に結合さ
   れそのゲートが上記接地電位モニタの出力ノードに結合
   されるＮチャンネル型の電流制御ＭＯＳＦＥＴ（Ｎ３）
   と、上記電流制御ＭＯＳＦＥＴのソースと上記第１のボ
   ンディングパッドとの間に設けられるＮチャンネル型の
   第３の出力ＭＯＳＦＥＴ（Ｎ４）と、上記データ入出力
   端子と第１のボンディングパッドとの間に設けられ上記
   第３の出力ＭＯＳＦＥＴにやや遅れてオン状態とされる
   Ｎチャンネル型の第４の出力ＭＯＳＦＥＴ（Ｎ６）とを
   含むものであることを特徴とする請求項２の半導体装
   置。
4. 【請求項４】 上記半導体装置は、複数のデータ入出力
   端子を備えるスタティック型ＲＡＭであって、上記出力
   回路は、データ出力バッファを構成し上記データ入出力
   端子のそれぞれに対応して設けられる単位データ出力バ
   ッファであることを特徴とする請求項１，請求項２又は
   請求項３の半導体装置。