CN203376748U - 单总线接收逻辑结构 - Google Patents
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Abstract
本实用新型公开了单总线接收逻辑结构，包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。本实用新型取得的技术效果是：可以由硬件可编程器件实现该功能，硬件消耗资源少，时延小，处理速度快，实时性强，纯硬件执行不会发生软件死机，接收比特率不受MCU机器周期影响，可以实现对高速码率的接收。
Description
技术领域
本实用新型涉及电子领域，具体涉及单总线接收逻辑结构。
技术背景
传统的基于MCU软件编程采样的方法来接收单总线信号，需要消耗CPU资源，接收码率的速度受限于CPU的运行时钟周期，执行效果完全取决于CPU性能。而简单的数字逻辑电路并没有现成的成熟的通用逻辑芯片或者电路能解决自动接收高速数据码串数据的能力。
实用新型内容
针对现有技术的不足，本实用新型要解决的技术方案是提供一种，可以由硬件可编程器件实现的，硬件消耗资源少，时延小，处理速度快、实时性强、硬件执行不会发生软件死机、接收比特率不受MCU机器周期影响，可以实现对高速码率接收的单总线接收逻辑结构。
为解决上述技术问题，本实用新型采用的技术方案是单总线接收逻辑结构，包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述复位模块用于为上电开始时提供复位信号并控制其余信号的使能其接收端接收帧复位信号；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。
作为优选方案，所述单总线接收逻辑结构包括串并转换模块，所述串并转换模块与时钟发生模块相连接，用于将时钟发生模块输出的SPI信号转换成并口信号输出。
作为优选方案，所述边缘触发模块是具有复位功能的边缘触发器、RS触发器、高速采样表决器。
作为优选方案，所述边缘触发模块是具有复位功能的可编程逻辑芯片。
作为优选方案，所述时钟发生模块是具有使能和清零功能的计数器。
作为优选方案，所述时钟发生模块是具有使能和清零功能的可编程逻辑芯片。
本实用新型具有自动接收高速数据码串单总线数据的能力，另外配合内部的时钟发生器本实用新型还能以非常低的延迟将高速码串（比如：单总线）数据格式转向标准的SPI格式输出，实现向SPI接口器件通信的无缝连接。和传统的方法比较具有的积极效果是：消耗资源少，处理速度快，实时性强，硬件执行不会发生软件死机，接收比特率不受MCU机器周期影响，可以实现对高速码率的接收。
附图说明
图1是本实用新型单总线接收逻辑结构原理图
图2是本实用新型一种实施例图
图3是本实用新型单总线接收逻辑结构时序图
图4是本实用新型本实用新型单总线接收逻辑结构工作流程图
具体实施方式
下面结合附图和具体实施方式对本实用新型进一步详细描述。
如图1所示总线接收逻辑结构原理图，包括边缘触发模块、时钟发生模块和复位模块，其中边缘触发模块分别与时钟发生模块和复位模块相连接，时钟发生模块与复位模块相连接，时钟发生模块与系统时钟相连接，所述边缘触发模块连接到单总线信号输入端，用于识别数据码串起始边缘并使能时钟发生器开始时钟计数，复位模块在系统上电伊始给全局提供复位信号并控制输出信号的使能其接收端接收帧复位信号,时钟发生模块在边缘触发模块送来使能信号后开始计数，并按照预先设定的的脉宽和帧位数，输出预先设定好的片选时钟信号，位时钟信号和帧复位信号。
作为优选方案，如图1可以在时钟发生模块后面连接一串并转换模块，串并转换模块将时钟发生模块输出的SPI信号转换成并口信号后输出。
图2为一具有复位功能的RS触发器、一复位模块芯片和一具有使能和清零功能的计数器电路连接图。图3是总线接收逻辑结构工作时序图，图中data_in为单总线输入信号;rst_n为钟发生模块的复位与使能信号;clk_cs为输出SPI信号的片选信号;clk_bit为输出SPI信号的位时钟信；data_out为SPI输出的数据信号；clk_rst为帧复位信号。
下面结合图4总线接收逻辑结构工作流程图进一步详细描述本实用新型结构的工作原理，在上电伊始，复位模块初始化边缘触发模块即进行复位和时钟发生模块内部计数器清零。然后系统处于等待接收数据串码的状态。当数据串码的第一个起始边缘开始导致电平变化时，边缘触发模块被触发置位，同时启动时钟发生模块的使能，时钟发生模块在本地时钟的驱使下开始计数，根据预先设定的格式（包括脉宽，帧位数等信息）产片选信号即帧时钟，在数据串码每一位的合适位置同时同步产生位时钟等时钟信号。这样实现将数据串码转换成标准的SPI信号。时钟发生模块还具有一个功能是产生帧复位信号，其目的是当一帧信号传输结束之后通知复位模块复位全局，以便等待接收下一帧数据串码。如果有必要还可以将SPI信号通过串并转换成并口信号输出，这样后续的设备就可以直接读取获得完整一帧的信息。
以上具体实施例仅描述了本方案的主要特征和创新点。本领域的技术人员应该了解，本方案不受上述实施例的限制。在不脱离本创新点和保护范围的前提下，本方案还会有各种变化，这些变化和改进都将落入本方案要求保护的范围内。本方案要求保护的范围由所附的权利要求书及其等效物限定。
应当注意，上述实施例是为了说明而不是限制本实用新型，那些本领域技术人员将能够在不背离所附权利要求的范围的条件下设计许多可选实施例。词语“包含”不排除那些与权利要求中列出的元件或步骤不同的元件或步骤的存在。元件前的词语“一”或“一个”不排除多个这种元件的存在，在列举几种电路权利要求中，这些装置中的几个可以由一个来表现，硬件项也是同样，仅仅因为某些方法是在不同的从属权利要求中描述的，并不说明这些方法的组合不能用来获利。
需要说明的是，在本文中，诸如第一和第二等的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序，而且，术语“包含”、“包括”或者任何其他变体意在涵盖非排他性的包含，从而使得包含一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括那些明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素，术语“相连”、“连接”、“连接到”或者其他变体，不仅仅包括将两个实体直接相连接，也包括通过具有有益改善效果的其他实体间接相连接。
Claims (6)
1.单总线接收逻辑结构，其特征在于：包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述复位模块用于为上电开始时提供复位信号并控制其余信号的使能其接收端接收帧复位信号；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。
2.根据权利要求1所述的单总线接收逻辑结构，其特征在于：包括串并转换模块，所述串并转换模块与时钟发生模块相连接，用于将时钟发生模块输出的SPI信号转换成并口信号输出。
3.根据权利要求1所述的单总线接收逻辑结构，其特征在于：所述边缘触发模块是具有复位功能的边缘触发器、RS触发器、高速采样表决器。
4.根据权利要求1所述的单总线接收逻辑结构，其特征在于：所述边缘触发模块是具有复位功能的可编程逻辑芯片。
5.根据权利要求1所述的单总线接收逻辑结构，其特征在于：时钟发生模块是具有使能和清零功能的计数器。
6.根据权利要求1所述的单总线接收逻辑结构，其特征在于：时钟发生模块是具有使能和清零功能的可编程逻辑芯片。
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| CN104346314B (zh) * | 2013-08-09 | 2018-01-05 | 上海龙诚自动化系统有限公司 | 一种单总线接收逻辑结构 |
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