JPH07104014A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH07104014A JPH07104014A JP5248098A JP24809893A JPH07104014A JP H07104014 A JPH07104014 A JP H07104014A JP 5248098 A JP5248098 A JP 5248098A JP 24809893 A JP24809893 A JP 24809893A JP H07104014 A JPH07104014 A JP H07104014A
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- transistor
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Abstract
(57)【要約】
【目的】 本発明は、集積化に際して、チップ面積及び
端子数を抑制できるコンパレータ回路を提供することを
目的とする。 【構成】 本発明によれば、コンパレータ（１７）の駆
動電源を、少なくともＰチャネル型ＭＯＳトランジスタ
（２２）のソースドレイン間電圧及びＰチャネル型ＭＯ
Ｓトランジスタ（２４）のソースゲート間電圧だけ昇圧
させ、コンパレータ（１７）の不感帯領域を補償する様
にした。従って、コンパレータ回路を集積化する時、１
個のコンパレータを内蔵するだけで済み、チップ面積及
び端子数を抑制できる。
端子数を抑制できるコンパレータ回路を提供することを
目的とする。 【構成】 本発明によれば、コンパレータ（１７）の駆
動電源を、少なくともＰチャネル型ＭＯＳトランジスタ
（２２）のソースドレイン間電圧及びＰチャネル型ＭＯ
Ｓトランジスタ（２４）のソースゲート間電圧だけ昇圧
させ、コンパレータ（１７）の不感帯領域を補償する様
にした。従って、コンパレータ回路を集積化する時、１
個のコンパレータを内蔵するだけで済み、チップ面積及
び端子数を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、コンパレータの不感帯
を補償できるコンパレータ回路に関する。
を補償できるコンパレータ回路に関する。
【０００２】
【従来の技術】図４は従来のコンパレータ回路を示して
いる。図４において、（１）は第１コンパレータであ
り、＋（非反転入力）端子及び−（反転入力）端子にＰ
チャネル型ＭＯＳトランジスタを差動接続して設け、入
力電圧Ｖinを基準電圧Ｖrefと比較するものである。即
ち、第１コンパレータ（１）は、入力電圧Ｖinが基準電
圧Ｖrefより大きい時に「１」を発生し、入力電圧Ｖin
が基準電圧Ｖrefより小さい時に「０」を発生する。
（２）は第２コンパレータであり、＋端子及び−端子に
Ｎチャネル型ＭＯＳトランジスタを差動接続して設け、
入力電圧Ｖinを基準電圧Ｖrefと比較するものである。
即ち、第２コンパレータ（２）も、第１コンパレータ
（１）と同様に、入力電圧Ｖinが基準電圧Ｖrefより大
きい時に「１」を発生し、入力電圧Ｖinが基準電圧Ｖre
fより小さい時に「０」を発生する。（３）はマルチプ
レクサであり、ＡＮＤゲート（４）（５）及びＯＲゲー
ト（６）から成り、切換信号Ｐ／Ｎに応じて、第１及び
第２コンパレータ（１）（２）の出力を切り換えるもの
である。即ち、マルチプレクサ（３）は、切換信号Ｐ／
Ｎが「０」の時に第１コンパレータ（１）の出力を導出
し、切換信号Ｐ／Ｎが「１」の時に第２コンパレータ
（２）の出力を導出する。
いる。図４において、（１）は第１コンパレータであ
り、＋（非反転入力）端子及び−（反転入力）端子にＰ
チャネル型ＭＯＳトランジスタを差動接続して設け、入
力電圧Ｖinを基準電圧Ｖrefと比較するものである。即
ち、第１コンパレータ（１）は、入力電圧Ｖinが基準電
圧Ｖrefより大きい時に「１」を発生し、入力電圧Ｖin
が基準電圧Ｖrefより小さい時に「０」を発生する。
（２）は第２コンパレータであり、＋端子及び−端子に
Ｎチャネル型ＭＯＳトランジスタを差動接続して設け、
入力電圧Ｖinを基準電圧Ｖrefと比較するものである。
即ち、第２コンパレータ（２）も、第１コンパレータ
（１）と同様に、入力電圧Ｖinが基準電圧Ｖrefより大
きい時に「１」を発生し、入力電圧Ｖinが基準電圧Ｖre
fより小さい時に「０」を発生する。（３）はマルチプ
レクサであり、ＡＮＤゲート（４）（５）及びＯＲゲー
ト（６）から成り、切換信号Ｐ／Ｎに応じて、第１及び
第２コンパレータ（１）（２）の出力を切り換えるもの
である。即ち、マルチプレクサ（３）は、切換信号Ｐ／
Ｎが「０」の時に第１コンパレータ（１）の出力を導出
し、切換信号Ｐ／Ｎが「１」の時に第２コンパレータ
（２）の出力を導出する。
【０００３】図５は第１コンパレータ（１）の要部を示
す図である。（７）はＰチャネル型ＭＯＳトランジスタ
であり、ゲートはバイアス電圧Ｖbiasが印加される。
（８）（９）は差動接続されたＰチャネル型ＭＯＳトラ
ンジスタであり、Ｐチャネル型ＭＯＳトランジスタ
（８）のゲートは基準電圧Ｖrefが印加され、Ｐチャネ
ル型ＭＯＳトランジスタ（９）のゲートは入力電圧Ｖin
が印加される。（１０）（１１）は電流ミラー接続され
たＮチャンネル型ＭＯＳトランジスタである。基本的
に、第１コンパレータ（１）は、バイアス電圧Ｖbiasが
発生することにより、入力電圧Ｖin及び基準電圧Ｖref
を比較できる。しかし、第１コンパレータ（１）は、電
源Ｖdd〜電源Ｖdd−αの不感帯領域を有している。電圧
αは、Ｐチャネル型ＭＯＳトランジスタ（７）のソ−ス
ドレイン間電圧及びＰチャネル型ＭＯＳトランジスタ
（９）のソースゲート間電圧の和である。従って、第１
コンパレータ（１）は、不感帯領域Ｖdd〜（Ｖdd−α）
に在る入力電圧Ｖinを正確に比較できない問題がある。
す図である。（７）はＰチャネル型ＭＯＳトランジスタ
であり、ゲートはバイアス電圧Ｖbiasが印加される。
（８）（９）は差動接続されたＰチャネル型ＭＯＳトラ
ンジスタであり、Ｐチャネル型ＭＯＳトランジスタ
（８）のゲートは基準電圧Ｖrefが印加され、Ｐチャネ
ル型ＭＯＳトランジスタ（９）のゲートは入力電圧Ｖin
が印加される。（１０）（１１）は電流ミラー接続され
たＮチャンネル型ＭＯＳトランジスタである。基本的
に、第１コンパレータ（１）は、バイアス電圧Ｖbiasが
発生することにより、入力電圧Ｖin及び基準電圧Ｖref
を比較できる。しかし、第１コンパレータ（１）は、電
源Ｖdd〜電源Ｖdd−αの不感帯領域を有している。電圧
αは、Ｐチャネル型ＭＯＳトランジスタ（７）のソ−ス
ドレイン間電圧及びＰチャネル型ＭＯＳトランジスタ
（９）のソースゲート間電圧の和である。従って、第１
コンパレータ（１）は、不感帯領域Ｖdd〜（Ｖdd−α）
に在る入力電圧Ｖinを正確に比較できない問題がある。
【０００４】図６は第２コンパレータ（２）の要部を示
す図である。（１２）はＮチャネル型ＭＯＳトランジス
タであり、ゲートはバイアス電圧Ｖbiasが印加される。
（１３）（１４）は差動接続されたＮチャネル型ＭＯＳ
トランジスタであり、Ｎチャネル型ＭＯＳトランジスタ
（１３）のゲートは基準電圧Ｖrefが印加され、Ｎチャ
ネル型ＭＯＳトランジスタ（１４）のゲートは入力電圧
Ｖinが印加される。（１５）（１６）は電流ミラー接続
されたＰチャンネル型ＭＯＳトランジスタである。基本
的に、第２コンパレータ（２）は、バイアス電圧Ｖbias
が発生することにより、入力電圧Ｖin及び基準電圧Ｖre
fを比較できる。しかし、第２コンパレータ（２）は、
接地Ｖss〜接地Ｖss＋βの不感帯領域を有している。電
圧βは、Ｎチャネル型ＭＯＳトランジスタ（１２）のソ
−スドレイン間電圧及びＮチャネル型ＭＯＳトランジス
タ（１４）のソースゲート間電圧の和である。従って、
第２コンパレータ（２）は、不感帯領域Ｖss〜（Ｖss＋
β）に在る入力電圧Ｖinを正確に比較できない問題があ
る。
す図である。（１２）はＮチャネル型ＭＯＳトランジス
タであり、ゲートはバイアス電圧Ｖbiasが印加される。
（１３）（１４）は差動接続されたＮチャネル型ＭＯＳ
トランジスタであり、Ｎチャネル型ＭＯＳトランジスタ
（１３）のゲートは基準電圧Ｖrefが印加され、Ｎチャ
ネル型ＭＯＳトランジスタ（１４）のゲートは入力電圧
Ｖinが印加される。（１５）（１６）は電流ミラー接続
されたＰチャンネル型ＭＯＳトランジスタである。基本
的に、第２コンパレータ（２）は、バイアス電圧Ｖbias
が発生することにより、入力電圧Ｖin及び基準電圧Ｖre
fを比較できる。しかし、第２コンパレータ（２）は、
接地Ｖss〜接地Ｖss＋βの不感帯領域を有している。電
圧βは、Ｎチャネル型ＭＯＳトランジスタ（１２）のソ
−スドレイン間電圧及びＮチャネル型ＭＯＳトランジス
タ（１４）のソースゲート間電圧の和である。従って、
第２コンパレータ（２）は、不感帯領域Ｖss〜（Ｖss＋
β）に在る入力電圧Ｖinを正確に比較できない問題があ
る。
【０００５】そこで、入力電圧Ｖinの値に応じて、切換
信号Ｐ／Ｎを「０」又は「１」に変更し、第１又は第２
コンパレータ（１）（２）の出力をマルチプレクサ
（３）から導出していた。
信号Ｐ／Ｎを「０」又は「１」に変更し、第１又は第２
コンパレータ（１）（２）の出力をマルチプレクサ
（３）から導出していた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
コンパレータ回路を実現する場合、２個のコンパレータ
（１）（２）を設けると共に、入力電圧Ｖin及び基準電
圧Ｖrefを印加する端子の他に、切換信号Ｐ／Ｎを印加
する専用端子も設ける必要がある。従って、従来のコン
パレータ回路を集積化する場合、チップ面積が大きくな
ると共に端子数が増える問題があった。
コンパレータ回路を実現する場合、２個のコンパレータ
（１）（２）を設けると共に、入力電圧Ｖin及び基準電
圧Ｖrefを印加する端子の他に、切換信号Ｐ／Ｎを印加
する専用端子も設ける必要がある。従って、従来のコン
パレータ回路を集積化する場合、チップ面積が大きくな
ると共に端子数が増える問題があった。
【０００７】そこで、本発明は、集積化に際して、チッ
プ面積及び端子数を抑制できるコンパレータ回路を提供
することを目的とする。
プ面積及び端子数を抑制できるコンパレータ回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、入力電圧及び基準電圧を比較する一対の差動トラ
ンジスタと、前記一対の差動トランジスタに定電流を供
給する定電流トランジスタと、前記一対の差動トランジ
スタの出力電圧に応じて動作する出力端を解放した出力
トランジスタと、を含むコンパレータと、前記出力トラ
ンジスタがオフしている時に前記出力端を第１電源にプ
ルアップするプルアップ抵抗と、前記コンパレータを駆
動する第２電源を、少なくとも前記差動トランジスタの
入出力電圧及び前記定電流トランジスタの出力電圧だけ
昇圧する昇圧回路と、を備え、前記入力電圧の大きさに
応じて前記第１電源又は接地を出力する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、入力電圧及び基準電圧を比較する一対の差動トラ
ンジスタと、前記一対の差動トランジスタに定電流を供
給する定電流トランジスタと、前記一対の差動トランジ
スタの出力電圧に応じて動作する出力端を解放した出力
トランジスタと、を含むコンパレータと、前記出力トラ
ンジスタがオフしている時に前記出力端を第１電源にプ
ルアップするプルアップ抵抗と、前記コンパレータを駆
動する第２電源を、少なくとも前記差動トランジスタの
入出力電圧及び前記定電流トランジスタの出力電圧だけ
昇圧する昇圧回路と、を備え、前記入力電圧の大きさに
応じて前記第１電源又は接地を出力する点である。
【０００９】
【作用】本発明によれば、コンパレータを駆動する第２
電源を、少なくとも差動トランジスタの入出力電圧及び
定電流トランジスタの出力電圧だけ昇圧する様にした。
従って、コンパレータ回路を集積化する時、１個のコン
パレータを内蔵するだけで済み、チップ面積及び端子数
を抑制できる。
電源を、少なくとも差動トランジスタの入出力電圧及び
定電流トランジスタの出力電圧だけ昇圧する様にした。
従って、コンパレータ回路を集積化する時、１個のコン
パレータを内蔵するだけで済み、チップ面積及び端子数
を抑制できる。
【００１０】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のコンパレータ回路を示している。図
１において、（１７）はコンパレータであり、＋端子及
び−端子に差動接続されたＰチャネル型ＭＯＳトランジ
スタを設けると共に、出力端子にドレインを解放したＮ
チャネル型ＭＯＳトランジスタを設け、入力電圧Ｖinを
基準電圧Ｖrefと比較するものである。（１８）はプル
アップ抵抗であり、電源Ｖdd及び前記Ｎチャネル型ＭＯ
Ｓトランジスタのドレインの間に接続されている。従っ
て、コンパレータ（１７）は、入力電圧Ｖinが基準電圧
Ｖrefより大きい時にＶddを発生し、入力電圧Ｖinが基
準電圧Ｖrefより小さい時に接地レベルを発生する。
（１９）は昇圧回路であり、コンパレータ（１７）を駆
動する電源Ｖddを（Ｖdd＋α）まで昇圧し、コンパレー
タ（１７）の不感帯領域を補償するものである。
る。図１は本発明のコンパレータ回路を示している。図
１において、（１７）はコンパレータであり、＋端子及
び−端子に差動接続されたＰチャネル型ＭＯＳトランジ
スタを設けると共に、出力端子にドレインを解放したＮ
チャネル型ＭＯＳトランジスタを設け、入力電圧Ｖinを
基準電圧Ｖrefと比較するものである。（１８）はプル
アップ抵抗であり、電源Ｖdd及び前記Ｎチャネル型ＭＯ
Ｓトランジスタのドレインの間に接続されている。従っ
て、コンパレータ（１７）は、入力電圧Ｖinが基準電圧
Ｖrefより大きい時にＶddを発生し、入力電圧Ｖinが基
準電圧Ｖrefより小さい時に接地レベルを発生する。
（１９）は昇圧回路であり、コンパレータ（１７）を駆
動する電源Ｖddを（Ｖdd＋α）まで昇圧し、コンパレー
タ（１７）の不感帯領域を補償するものである。
【００１１】図２はコンパレータ（１７）の具体回路を
示している。図２において、（２０）（２１）は各々Ｐ
及びＮチャネル型ＭＯＳトランジスタであり、電源（Ｖ
dd＋α）及び接地の間に直列接続されている。前記Ｐ及
びＮチャネル型ＭＯＳトランジスタ（２０）（２１）は
ダイオードとして動作し、両者のドレイン接続点からバ
イアス電圧Ｖbiasを発生する。（２２）はＰチャネル型
ＭＯＳトランジスタ（定電流トランジスタ）であり、バ
イアス電圧Ｖbiasに応じて定電流を発生するものであ
る。（２３）（２４）はＰチャネル型ＭＯＳトランジス
タ（差動トランジスタ）であり、Ｐチャネル型ＭＯＳト
ランジスタ（２２）の定電流が供給された状態で、入力
電圧Ｖinを基準電圧Ｖrefと比較するものである。（２
５）（２６）はＮチャネル型ＭＯＳトランジスタであ
り、電流ミラー接続され、Ｐチャネル型ＭＯＳトランジ
スタ（２３）のドレイン電流に対応する電流を発生する
ものである。（２７）（２８）は各々Ｐ及びＮチャネル
型ＭＯＳトランジスタであり、電源（Ｖdd＋α）及び接
地の間に直列接続されている。前記Ｐチャネル型ＭＯＳ
トランジスタ（２７）はダイオードとして動作し、前記
Ｎチャネル型ＭＯＳトランジスタ（２８）はＰ及びＮチ
ャネル型ＭＯＳトランジスタ（２４）（２６）のドレイ
ン接続点の電圧に応じて動作する。（２９）（３０）は
各々Ｐ及びＮチャネル型ＭＯＳトランジスタであり、電
源（Ｖdd＋α）及び接地の間に直列接続されている。前
記Ｐチャネル型ＭＯＳトランジスタ（２９）はＰ及びＮ
チャネル型ＭＯＳトランジスタ（２７）（２８）のドレ
イン接続点の電圧に応じて動作し、前記Ｎチャネル型Ｍ
ＯＳトランジスタ（３０）はＰ及びＮチャネル型ＭＯＳ
トランジスタ（２３）（２５）のドレイン接続点の電圧
に応じて動作する。（３１）はＮチャネル型ＭＯＳトラ
ンジスタであり、ドレインが解放されると共にソースが
接地されている。従って、入力電圧Ｖinが基準電圧Ｖre
fより低い時、Ｎチャネル型ＭＯＳトランジスタ（３
１）がオンし、コンパレータ（１７）の出力は接地レベ
ルとなる。又、入力電圧Ｖinが基準電圧Ｖrefより高い
時、Ｎチャネル型ＭＯＳトランジスタ（３１）がオフ
し、コンパレータ（１７）の出力は第１電源Ｖddとな
る。
示している。図２において、（２０）（２１）は各々Ｐ
及びＮチャネル型ＭＯＳトランジスタであり、電源（Ｖ
dd＋α）及び接地の間に直列接続されている。前記Ｐ及
びＮチャネル型ＭＯＳトランジスタ（２０）（２１）は
ダイオードとして動作し、両者のドレイン接続点からバ
イアス電圧Ｖbiasを発生する。（２２）はＰチャネル型
ＭＯＳトランジスタ（定電流トランジスタ）であり、バ
イアス電圧Ｖbiasに応じて定電流を発生するものであ
る。（２３）（２４）はＰチャネル型ＭＯＳトランジス
タ（差動トランジスタ）であり、Ｐチャネル型ＭＯＳト
ランジスタ（２２）の定電流が供給された状態で、入力
電圧Ｖinを基準電圧Ｖrefと比較するものである。（２
５）（２６）はＮチャネル型ＭＯＳトランジスタであ
り、電流ミラー接続され、Ｐチャネル型ＭＯＳトランジ
スタ（２３）のドレイン電流に対応する電流を発生する
ものである。（２７）（２８）は各々Ｐ及びＮチャネル
型ＭＯＳトランジスタであり、電源（Ｖdd＋α）及び接
地の間に直列接続されている。前記Ｐチャネル型ＭＯＳ
トランジスタ（２７）はダイオードとして動作し、前記
Ｎチャネル型ＭＯＳトランジスタ（２８）はＰ及びＮチ
ャネル型ＭＯＳトランジスタ（２４）（２６）のドレイ
ン接続点の電圧に応じて動作する。（２９）（３０）は
各々Ｐ及びＮチャネル型ＭＯＳトランジスタであり、電
源（Ｖdd＋α）及び接地の間に直列接続されている。前
記Ｐチャネル型ＭＯＳトランジスタ（２９）はＰ及びＮ
チャネル型ＭＯＳトランジスタ（２７）（２８）のドレ
イン接続点の電圧に応じて動作し、前記Ｎチャネル型Ｍ
ＯＳトランジスタ（３０）はＰ及びＮチャネル型ＭＯＳ
トランジスタ（２３）（２５）のドレイン接続点の電圧
に応じて動作する。（３１）はＮチャネル型ＭＯＳトラ
ンジスタであり、ドレインが解放されると共にソースが
接地されている。従って、入力電圧Ｖinが基準電圧Ｖre
fより低い時、Ｎチャネル型ＭＯＳトランジスタ（３
１）がオンし、コンパレータ（１７）の出力は接地レベ
ルとなる。又、入力電圧Ｖinが基準電圧Ｖrefより高い
時、Ｎチャネル型ＭＯＳトランジスタ（３１）がオフ
し、コンパレータ（１７）の出力は第１電源Ｖddとな
る。
【００１２】図３は昇圧回路（１９）の具体回路を示し
ている。図３において、（３２）は発振回路であり、電
圧αの振幅を有する矩形波を発生するものである。（３
３）は結合コンデンサである。（３４）（３５）はダイ
オードである。（３６）は平滑コンデンサである。従っ
て、昇圧回路（１９）の出力は（Ｖdd＋α）となり、コ
ンパレータ（１７）の電源として印加される。尚、電圧
αは、少なくともＰチャネル型ＭＯＳトランジスタ（２
２）のソースドレイン間電圧及びＰチャネル型ＭＯＳト
ランジスタ（２４）のソースゲート間電圧の和より高い
値である。
ている。図３において、（３２）は発振回路であり、電
圧αの振幅を有する矩形波を発生するものである。（３
３）は結合コンデンサである。（３４）（３５）はダイ
オードである。（３６）は平滑コンデンサである。従っ
て、昇圧回路（１９）の出力は（Ｖdd＋α）となり、コ
ンパレータ（１７）の電源として印加される。尚、電圧
αは、少なくともＰチャネル型ＭＯＳトランジスタ（２
２）のソースドレイン間電圧及びＰチャネル型ＭＯＳト
ランジスタ（２４）のソースゲート間電圧の和より高い
値である。
【００１３】以上より、コンパレータ（１７）の不感帯
領域を補償できる為、基準電圧Ｖrefを電源Ｖdd及び接
地の間で自由に設定でき、入力電圧Ｖinを基準電圧Ｖre
fと確実に比較できることになる。
領域を補償できる為、基準電圧Ｖrefを電源Ｖdd及び接
地の間で自由に設定でき、入力電圧Ｖinを基準電圧Ｖre
fと確実に比較できることになる。
【００１４】
【発明の効果】本発明によれば、コンパレータの駆動電
源を、少なくとも差動トランジスタの入出力電圧及び定
電流トランジスタの出力電圧だけ昇圧し、前記コンパレ
ータの不感帯領域を補償できる様にした。従って、コン
パレータ回路を集積化する時、１個のコンパレータを内
蔵するだけで済み、チップ面積及び端子数を抑制できる
利点が得られる。
源を、少なくとも差動トランジスタの入出力電圧及び定
電流トランジスタの出力電圧だけ昇圧し、前記コンパレ
ータの不感帯領域を補償できる様にした。従って、コン
パレータ回路を集積化する時、１個のコンパレータを内
蔵するだけで済み、チップ面積及び端子数を抑制できる
利点が得られる。
【図１】本発明のコンパレータ回路を示す図である。
【図２】コンパレータの具体回路を示す図である。
【図３】昇圧回路の具体回路を示す図である。
【図４】従来のコンパレータ回路を示す図である。
【図５】第１コンパレータの要部を示す図である。
【図６】第２コンパレータの要部を示す図である。
【符号の説明】 （１７） コンパレータ （１８） プルアップ抵抗 （１９） 昇圧回路
Claims (2)
- 【請求項１】 入力電圧及び基準電圧を比較する一対の
差動トランジスタと、前記一対の差動トランジスタに定
電流を供給する定電流トランジスタと、前記一対の差動
トランジスタの出力電圧に応じて動作する出力端を解放
した出力トランジスタと、を含むコンパレータと、 前記出力トランジスタがオフしている時に前記出力端を
第１電源にプルアップするプルアップ抵抗と、 前記コンパレータを駆動する第２電源を、少なくとも前
記差動トランジスタの入出力電圧及び前記定電流トラン
ジスタの出力電圧だけ昇圧する昇圧回路と、を備え、 前記入力電圧の大きさに応じて前記第１電源又は接地を
出力することを特徴とするコンパレータ回路。 - 【請求項２】 前記一対の差動トランジスタ及び前記定
電流トランジスタはＰチャネル型ＭＯＳトランジスタ、
前記出力トランジスタはＮチャネル型ＭＯＳトランジス
タであることを特徴とする請求項１記載のコンパレータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248098A JPH07104014A (ja) | 1993-10-04 | 1993-10-04 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248098A JPH07104014A (ja) | 1993-10-04 | 1993-10-04 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104014A true JPH07104014A (ja) | 1995-04-21 |
Family
ID=17173191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248098A Pending JPH07104014A (ja) | 1993-10-04 | 1993-10-04 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012227588A (ja) * | 2011-04-15 | 2012-11-15 | Fujitsu Semiconductor Ltd | 比較回路及びアナログデジタル変換回路 |
| WO2019182511A1 (en) * | 2018-03-22 | 2019-09-26 | Agency For Science, Technology And Research | Comparator circuit arrangement and method of forming the same |
-
1993
- 1993-10-04 JP JP5248098A patent/JPH07104014A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2019182511A1 (en) * | 2018-03-22 | 2019-09-26 | Agency For Science, Technology And Research | Comparator circuit arrangement and method of forming the same |
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