JP2000196421A - 電圧比較器 - Google Patents
電圧比較器Info
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- JP2000196421A JP2000196421A JP11300825A JP30082599A JP2000196421A JP 2000196421 A JP2000196421 A JP 2000196421A JP 11300825 A JP11300825 A JP 11300825A JP 30082599 A JP30082599 A JP 30082599A JP 2000196421 A JP2000196421 A JP 2000196421A
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Abstract
(57)【要約】
【課題】 短い間隔で連続して基準電圧と比較電圧との
大小を比較する。 【解決手段】 正帰還回路１２１のインバータＩ２の入
力端子Ａと接地電位ＧＮＤの接続端子１１６の間にトラ
ンジスタＴ６（第１のリセット回路）を設けるととも
に、正帰還回路１２１のインバータＩ１の入力端子Ｂと
接地電位ＧＮＤの接続端子１１６の間にトランジスタＴ
７（第２のリセット回路）を設け、これらトランジスタ
Ｔ６，Ｔ７のゲートに制御信号ＴＣを供給することによ
り初期化期間において入力端子Ａ，Ｂの電位Ｖａ，Ｖｂ
を接地電位まで放電する。
大小を比較する。 【解決手段】 正帰還回路１２１のインバータＩ２の入
力端子Ａと接地電位ＧＮＤの接続端子１１６の間にトラ
ンジスタＴ６（第１のリセット回路）を設けるととも
に、正帰還回路１２１のインバータＩ１の入力端子Ｂと
接地電位ＧＮＤの接続端子１１６の間にトランジスタＴ
７（第２のリセット回路）を設け、これらトランジスタ
Ｔ６，Ｔ７のゲートに制御信号ＴＣを供給することによ
り初期化期間において入力端子Ａ，Ｂの電位Ｖａ，Ｖｂ
を接地電位まで放電する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタを用いて基準電圧と比較電圧との大小を比較する電
圧比較器に関するものである。
スタを用いて基準電圧と比較電圧との大小を比較する電
圧比較器に関するものである。
【０００２】
【従来の技術】従来、電界効果トランジスタ（ＦＥＴ）
を用いて基準電圧と比較電圧との大小を比較する電圧比
較器として、図７に示すような、正帰還型の電圧比較器
が提案されている（例えば、特開平７−１５４２１６号
公報など参照）。同図において、電圧比較器２０１は、
ＰＭＯＳ電界効果トランジスタＴ５２〜Ｔ５６、ＮＭＯ
Ｓ電界効果トランジスタＴ５１，およびインバータＩ５
１〜Ｉ５４とから構成されている。なお、以下では、Ｐ
ＭＯＳ電界効果トランジスタ、ＮＭＯＳ電界効果トラン
ジスタを、必要な場合以外には、単に「トランジスタ」
という。
を用いて基準電圧と比較電圧との大小を比較する電圧比
較器として、図７に示すような、正帰還型の電圧比較器
が提案されている（例えば、特開平７−１５４２１６号
公報など参照）。同図において、電圧比較器２０１は、
ＰＭＯＳ電界効果トランジスタＴ５２〜Ｔ５６、ＮＭＯ
Ｓ電界効果トランジスタＴ５１，およびインバータＩ５
１〜Ｉ５４とから構成されている。なお、以下では、Ｐ
ＭＯＳ電界効果トランジスタ、ＮＭＯＳ電界効果トラン
ジスタを、必要な場合以外には、単に「トランジスタ」
という。
【０００３】インバータＩ５１は、ＮＭＯＳ電界効果ト
ランジスタＴ６１およびＰＭＯＳ電界効果トランジスタ
Ｔ６２から構成されており、インバータＩ５２は、ＮＭ
ＯＳ電界効果トランジスタＴ７１およびＰＭＯＳ電界効
果トランジスタＴ７２から構成されている。インバータ
Ｉ５１の電源側端子はインバータＩ５２の電源側端子と
接続され、これら電源側端子の接続点と電源電圧ＶＤＤ
の電源側端子２１５の間にトランジスタＴ５１が接続さ
れている。同様に、インバータＩ５１の接地側端子はイ
ンバータＩ５２の接地側端子と接続され、これら接地側
端子の接続点と接地電圧ＧＮＤの接地端子２１６の間に
トランジスタＴ５６が接続されている。
ランジスタＴ６１およびＰＭＯＳ電界効果トランジスタ
Ｔ６２から構成されており、インバータＩ５２は、ＮＭ
ＯＳ電界効果トランジスタＴ７１およびＰＭＯＳ電界効
果トランジスタＴ７２から構成されている。インバータ
Ｉ５１の電源側端子はインバータＩ５２の電源側端子と
接続され、これら電源側端子の接続点と電源電圧ＶＤＤ
の電源側端子２１５の間にトランジスタＴ５１が接続さ
れている。同様に、インバータＩ５１の接地側端子はイ
ンバータＩ５２の接地側端子と接続され、これら接地側
端子の接続点と接地電圧ＧＮＤの接地端子２１６の間に
トランジスタＴ５６が接続されている。
【０００４】インバータＩ５１の出力端子はインバータ
Ｉ５２の入力端子Ａに接続され、インバータＩ５２の出
力端子はインバータＩ５１の入力端子Ｂに接続され、こ
れらインバータＩ５１，Ｉ５２から正帰還回路が構成さ
れている。インバータＩ５２の出力端子は、正帰還型の
電圧比較器２０１の出力端子Ｖｏｕｔとなっている。イ
ンバータＩ５２の入力端子Ａと接地端子２１６との間に
は、トランジスタＴ５２とトランジスタＴ５３が直列接
続され、このトランジスタＴ５２のゲートが比較電圧Ｖ
ｉｎの入力端子２１１となっている。
Ｉ５２の入力端子Ａに接続され、インバータＩ５２の出
力端子はインバータＩ５１の入力端子Ｂに接続され、こ
れらインバータＩ５１，Ｉ５２から正帰還回路が構成さ
れている。インバータＩ５２の出力端子は、正帰還型の
電圧比較器２０１の出力端子Ｖｏｕｔとなっている。イ
ンバータＩ５２の入力端子Ａと接地端子２１６との間に
は、トランジスタＴ５２とトランジスタＴ５３が直列接
続され、このトランジスタＴ５２のゲートが比較電圧Ｖ
ｉｎの入力端子２１１となっている。
【０００５】また、インバータＩ５１の入力端子Ｂと接
地端子２１６との間にトランジスタＴ５４とトランジス
タＴ５５が接続され、このトランジスタＴ５４のゲート
が基準電圧Ｖｒｅｆの入力端子２１２となっている。イ
ンバータＩ５３の入力はインバータＩ５２の入力端子Ａ
に接続され、その出力はトランジスタＴ５３のゲートに
接続されている。インバータＩ５４の入力はインバータ
Ｉ５１の入力端子Ｂに接続され、その出力はトランジス
タＴ５４のゲートに接続されている。
地端子２１６との間にトランジスタＴ５４とトランジス
タＴ５５が接続され、このトランジスタＴ５４のゲート
が基準電圧Ｖｒｅｆの入力端子２１２となっている。イ
ンバータＩ５３の入力はインバータＩ５２の入力端子Ａ
に接続され、その出力はトランジスタＴ５３のゲートに
接続されている。インバータＩ５４の入力はインバータ
Ｉ５１の入力端子Ｂに接続され、その出力はトランジス
タＴ５４のゲートに接続されている。
【０００６】このような回路構成の電圧比較器２０１に
おいて、まず、相補な制御信号ＣＬｐ，ＣＬｎを制御し
てトランジスタＴ５１，Ｔ５６をオフすると、トランジ
スタＴ６１，Ｔ６２，Ｔ７１，Ｔ７２には電流が流れ
ず、入力端子Ａ，Ｂはフローティング状態になる。ここ
で比較動作時には、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆ
にはトランジスタＴ５２，Ｔ５４をオンさせる電位が供
給されるので、入力端子Ａ，Ｂの電位が、トランジスタ
Ｔ５２，Ｔ５３，Ｔ５４，Ｔ５５を介して放電され、そ
れぞれ接地電位ＧＮＤとなる。
おいて、まず、相補な制御信号ＣＬｐ，ＣＬｎを制御し
てトランジスタＴ５１，Ｔ５６をオフすると、トランジ
スタＴ６１，Ｔ６２，Ｔ７１，Ｔ７２には電流が流れ
ず、入力端子Ａ，Ｂはフローティング状態になる。ここ
で比較動作時には、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆ
にはトランジスタＴ５２，Ｔ５４をオンさせる電位が供
給されるので、入力端子Ａ，Ｂの電位が、トランジスタ
Ｔ５２，Ｔ５３，Ｔ５４，Ｔ５５を介して放電され、そ
れぞれ接地電位ＧＮＤとなる。
【０００７】次に、相補な制御信号ＣＬｐ，ＣＬｎを制
御してトランジスタＴ５１，Ｔ５６をオンすると、トラ
ンジスタＴ６１，Ｔ６２，Ｔ７１，Ｔ７２に電流が流
れ、インバータＩ５１とインバータＩ５２とが動作状態
になる。これにより、インバータＩ５１，Ｉ５２からな
る正帰還回路の正帰還パスが形成される。
御してトランジスタＴ５１，Ｔ５６をオンすると、トラ
ンジスタＴ６１，Ｔ６２，Ｔ７１，Ｔ７２に電流が流
れ、インバータＩ５１とインバータＩ５２とが動作状態
になる。これにより、インバータＩ５１，Ｉ５２からな
る正帰還回路の正帰還パスが形成される。
【０００８】入力端子Ａ，Ｂの電位は、正帰還パスの形
成直後において、いずれも接地電位ＧＮＤなので、入力
端子Ａ，ＢのうちトランジスタＴ５２，Ｔ５４のオン抵
抗が高い方が電源電位ＶＤＤ、オン抵抗の低い方が接地
電位ＧＮＤとなる。ここで、図７のように、トランジス
タＴ５２，Ｔ５４にＮＭＯＳトランジスタを用いた場
合、オン抵抗はゲート電圧に反比例するため、オン抵抗
の大小は比較電圧Ｖｉｎと基準電圧Ｖｒｅｆの大小と等
価となり、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆを比較す
ることができる。
成直後において、いずれも接地電位ＧＮＤなので、入力
端子Ａ，ＢのうちトランジスタＴ５２，Ｔ５４のオン抵
抗が高い方が電源電位ＶＤＤ、オン抵抗の低い方が接地
電位ＧＮＤとなる。ここで、図７のように、トランジス
タＴ５２，Ｔ５４にＮＭＯＳトランジスタを用いた場
合、オン抵抗はゲート電圧に反比例するため、オン抵抗
の大小は比較電圧Ｖｉｎと基準電圧Ｖｒｅｆの大小と等
価となり、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆを比較す
ることができる。
【０００９】
【発明が解決しようとする課題】ここで、入力端子Ａ，
Ｂに前回の比較動作による電位が残っていた場合、次の
電圧比較のために入力された比較電圧Ｖｉｎあるいは基
準電圧Ｖｒｅｆに誤差が生じ、正確な電圧比較ができな
い。このため電圧比較器２０２では、電圧比較を連続し
て行う場合、前述したように、制御信号ＣＬｐ，ＣＬｎ
を制御してトランジスタＴ５１，Ｔ５６をオフすること
により、入力端子Ａ，Ｂの電位を接地電位ＧＮＤまで十
分放電した後、次の電圧比較を開始するものとなってい
る。
Ｂに前回の比較動作による電位が残っていた場合、次の
電圧比較のために入力された比較電圧Ｖｉｎあるいは基
準電圧Ｖｒｅｆに誤差が生じ、正確な電圧比較ができな
い。このため電圧比較器２０２では、電圧比較を連続し
て行う場合、前述したように、制御信号ＣＬｐ，ＣＬｎ
を制御してトランジスタＴ５１，Ｔ５６をオフすること
により、入力端子Ａ，Ｂの電位を接地電位ＧＮＤまで十
分放電した後、次の電圧比較を開始するものとなってい
る。
【００１０】この場合、トランジスタＴ５１，Ｔ５６を
オフすると、入力端子Ａ，Ｂの配線容量に蓄積されてい
る電荷は、トランジスタＴ５２，Ｔ５３，Ｔ５４，Ｔ５
５を経由して放電される。しかし、比較電圧Ｖｉｎおよ
び基準電圧Ｖｒｅｆの電圧値に応じて、トランジスタＴ
５２，Ｔ５４のオン抵抗が変化するため、オン抵抗があ
る程度大きい場合は、次の比較動作のための準備として
入力端子Ａ，Ｂの電位を接地電位ＧＮＤまで低下させる
のに時間がかかり、比較動作を高速に繰り返すことがで
きないという問題点があった。本発明はこのような課題
を解決するためのものであり、短い間隔で連続して基準
電圧と比較電圧との大小を比較できる電圧比較器を提供
することを目的とするものである。
オフすると、入力端子Ａ，Ｂの配線容量に蓄積されてい
る電荷は、トランジスタＴ５２，Ｔ５３，Ｔ５４，Ｔ５
５を経由して放電される。しかし、比較電圧Ｖｉｎおよ
び基準電圧Ｖｒｅｆの電圧値に応じて、トランジスタＴ
５２，Ｔ５４のオン抵抗が変化するため、オン抵抗があ
る程度大きい場合は、次の比較動作のための準備として
入力端子Ａ，Ｂの電位を接地電位ＧＮＤまで低下させる
のに時間がかかり、比較動作を高速に繰り返すことがで
きないという問題点があった。本発明はこのような課題
を解決するためのものであり、短い間隔で連続して基準
電圧と比較電圧との大小を比較できる電圧比較器を提供
することを目的とするものである。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明による電圧比較器は、正帰還路回路を
構成する第２のインバータの入力端子と接地端子の間に
第１のリセット回路を設けるとともに、正帰還路回路を
構成する第１のインバータの入力端子と接地端子の間に
第２のリセット回路を設け、制御信号が初期化期間を示
す場合はこれら第１および第２のリセット回路を動作さ
せて、第２のインバータの入力端子の第１の電位および
第１のインバータの入力端子の第２の電位を、それぞれ
接地電位まで放電するようにしたものである。
るために、本発明による電圧比較器は、正帰還路回路を
構成する第２のインバータの入力端子と接地端子の間に
第１のリセット回路を設けるとともに、正帰還路回路を
構成する第１のインバータの入力端子と接地端子の間に
第２のリセット回路を設け、制御信号が初期化期間を示
す場合はこれら第１および第２のリセット回路を動作さ
せて、第２のインバータの入力端子の第１の電位および
第１のインバータの入力端子の第２の電位を、それぞれ
接地電位まで放電するようにしたものである。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の第１の実施の形態であ
る電圧比較器１０１を示す回路図である。正帰還型の電
圧比較器１０１は、ＰＭＯＳ電界効果トランジスタＴ１
と、インバータＩ１（第１のインバータ）およびインバ
ータＩ２（第２のインバータ）と、ＮＭＯＳ電界効果ト
ランジスタＴ２〜Ｔ７と、インバータＩ３（第３のイン
バータ）およびインバータＩ４（第４のインバータ）と
で構成されている。以下では、ＰＭＯＳ電界効果トラン
ジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジ
スタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に
「トランジスタ」という。
して説明する。図１は、本発明の第１の実施の形態であ
る電圧比較器１０１を示す回路図である。正帰還型の電
圧比較器１０１は、ＰＭＯＳ電界効果トランジスタＴ１
と、インバータＩ１（第１のインバータ）およびインバ
ータＩ２（第２のインバータ）と、ＮＭＯＳ電界効果ト
ランジスタＴ２〜Ｔ７と、インバータＩ３（第３のイン
バータ）およびインバータＩ４（第４のインバータ）と
で構成されている。以下では、ＰＭＯＳ電界効果トラン
ジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジ
スタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に
「トランジスタ」という。
【００１３】インバータＩ１は、ＰＭＯＳ電界効果トラ
ンジスタＴ１１とＮＭＯＳ電界効果トランジスタＴ１２
から構成され、インバータＩ２は、ＰＭＯＳ電界効果ト
ランジスタＴ２１とＮＭＯＳ電界効果トランジスタＴ２
２から構成されている。インバータＩ１の出力端子はイ
ンバータＩ２の入力端子Ａに接続され、インバータＩ２
の出力端子はインバータＩ１の入力端子Ｂに接続され、
これらインバータＩ１，Ｉ２から正帰還回路１２２が構
成されている。
ンジスタＴ１１とＮＭＯＳ電界効果トランジスタＴ１２
から構成され、インバータＩ２は、ＰＭＯＳ電界効果ト
ランジスタＴ２１とＮＭＯＳ電界効果トランジスタＴ２
２から構成されている。インバータＩ１の出力端子はイ
ンバータＩ２の入力端子Ａに接続され、インバータＩ２
の出力端子はインバータＩ１の入力端子Ｂに接続され、
これらインバータＩ１，Ｉ２から正帰還回路１２２が構
成されている。
【００１４】インバータＩ１の電源側端子はインバータ
Ｉ２の電源側端子と接続され、その接続点と電源電圧Ｖ
ＤＤの接続端子１１５（電源端子）との間に、トランジ
スタＴ１が直列に接続されており、このトランジスタＴ
１のゲートに制御信号ＴＣの入力端子１１４が接続され
ている。このトランジスタＴ１により、インバータＩ
１，Ｉ２への電源供給を制御する制御回路１２１が構成
されている。インバータＩ１の接地側端子はインバータ
Ｉ２の接地側端子と接続され、その接続点と接地電位Ｇ
ＮＤの接続端子１１６（接地端子）とが接続されてい
る。
Ｉ２の電源側端子と接続され、その接続点と電源電圧Ｖ
ＤＤの接続端子１１５（電源端子）との間に、トランジ
スタＴ１が直列に接続されており、このトランジスタＴ
１のゲートに制御信号ＴＣの入力端子１１４が接続され
ている。このトランジスタＴ１により、インバータＩ
１，Ｉ２への電源供給を制御する制御回路１２１が構成
されている。インバータＩ１の接地側端子はインバータ
Ｉ２の接地側端子と接続され、その接続点と接地電位Ｇ
ＮＤの接続端子１１６（接地端子）とが接続されてい
る。
【００１５】インバータＩ２の入力端子Ａ（インバータ
Ｉ１の出力端子）はトランジスタＴ２のドレインに接続
され、このトランジスタＴ２のゲートは比較電圧Ｖｉｎ
の入力端子１１１に接続されている。トランジスタＴ２
のソースはトランジスタＴ３のドレインに接続され、ト
ランジスタＴ３のソースは接地電位ＧＮＤの接続端子１
１６に接続されている。さらに、インバータＩ３の入力
端子はインバータＩ２の入力端子Ａに接続され、インバ
ータＩ３の出力端子はトランジスタＴ３のゲートに接続
されている。
Ｉ１の出力端子）はトランジスタＴ２のドレインに接続
され、このトランジスタＴ２のゲートは比較電圧Ｖｉｎ
の入力端子１１１に接続されている。トランジスタＴ２
のソースはトランジスタＴ３のドレインに接続され、ト
ランジスタＴ３のソースは接地電位ＧＮＤの接続端子１
１６に接続されている。さらに、インバータＩ３の入力
端子はインバータＩ２の入力端子Ａに接続され、インバ
ータＩ３の出力端子はトランジスタＴ３のゲートに接続
されている。
【００１６】インバータＩ１の入力端子Ｂ（インバータ
Ｉ２の出力端子）はトランジスタＴ４のドレインに接続
され、このトランジスタＴ４のゲートは基準電圧Ｖｒｅ
ｆの入力端子１１２に接続されている。トランジスタＴ
４のソースはトランジスタＴ５のドレインに接続され、
トランジスタＴ５のソースは接地電位ＧＮＤの接続端子
１１６に接続されている。さらに、インバータＩ４の入
力端子はインバータＩ１の入力端子Ｂに接続され、イン
バータＩ５の出力端子はトランジスタＴ５のゲートに接
続されている。
Ｉ２の出力端子）はトランジスタＴ４のドレインに接続
され、このトランジスタＴ４のゲートは基準電圧Ｖｒｅ
ｆの入力端子１１２に接続されている。トランジスタＴ
４のソースはトランジスタＴ５のドレインに接続され、
トランジスタＴ５のソースは接地電位ＧＮＤの接続端子
１１６に接続されている。さらに、インバータＩ４の入
力端子はインバータＩ１の入力端子Ｂに接続され、イン
バータＩ５の出力端子はトランジスタＴ５のゲートに接
続されている。
【００１７】これらトランジスタＴ２，Ｔ３およびイン
バータＩ３から、比較電圧Ｖｉｎ側の入力回路１２３
（第１の入力回路）が構成されている。またトランジス
タＴ４，Ｔ５およびインバータＩ４から、基準電圧Ｖｒ
ｅｆ側の入力回路１２４（第２の入力回路）が構成され
ている。そして、インバータＩ１の入力端子Ｂ（インバ
ータＩ２の出力端子）が電圧比較器１０１の出力Ｖｏｕ
ｔの出力端子１１３に接続されている。
バータＩ３から、比較電圧Ｖｉｎ側の入力回路１２３
（第１の入力回路）が構成されている。またトランジス
タＴ４，Ｔ５およびインバータＩ４から、基準電圧Ｖｒ
ｅｆ側の入力回路１２４（第２の入力回路）が構成され
ている。そして、インバータＩ１の入力端子Ｂ（インバ
ータＩ２の出力端子）が電圧比較器１０１の出力Ｖｏｕ
ｔの出力端子１１３に接続されている。
【００１８】インバータＩ２の入力端子Ａと接地電位Ｇ
ＮＤの接続端子１１６との間にはトランジスタＴ６が接
続され、インバータＩ１の入力端子Ｂと接地端子ＧＮＤ
との間にはトランジスタＴ７が接続され、トランジスタ
Ｔ６，Ｔ７のゲートが制御信号ＴＣの入力端子１１４に
接続されている。このトランジスタＴ６からリセット回
路１２５（第１のリセット回路）が構成され、トランジ
スタＴ７からリセット回路１２６（第２のリセット回
路）が構成されている。
ＮＤの接続端子１１６との間にはトランジスタＴ６が接
続され、インバータＩ１の入力端子Ｂと接地端子ＧＮＤ
との間にはトランジスタＴ７が接続され、トランジスタ
Ｔ６，Ｔ７のゲートが制御信号ＴＣの入力端子１１４に
接続されている。このトランジスタＴ６からリセット回
路１２５（第１のリセット回路）が構成され、トランジ
スタＴ７からリセット回路１２６（第２のリセット回
路）が構成されている。
【００１９】次に、図２を参照して、電圧比較器１０１
の動作について説明する。図２は電圧比較器１０１の動
作を示すタイミングチャートである。まず、時刻ｔ１に
おいて、制御信号ＴＣが電源電圧ＶＤＤレベルに制御さ
れて初期化期間が開始された場合、トランジスタＴ１が
オフになるとともにトランジスタＴ６，Ｔ７はオンにな
る。これにより、インバータＩ２，Ｉ１の入力端子Ａ，
Ｂの電位Ｖａ，Ｖｂは、トランジスタＴ６，Ｔ７によっ
て放電され、接地電位ＧＮＤになる。
の動作について説明する。図２は電圧比較器１０１の動
作を示すタイミングチャートである。まず、時刻ｔ１に
おいて、制御信号ＴＣが電源電圧ＶＤＤレベルに制御さ
れて初期化期間が開始された場合、トランジスタＴ１が
オフになるとともにトランジスタＴ６，Ｔ７はオンにな
る。これにより、インバータＩ２，Ｉ１の入力端子Ａ，
Ｂの電位Ｖａ，Ｖｂは、トランジスタＴ６，Ｔ７によっ
て放電され、接地電位ＧＮＤになる。
【００２０】このとき、インバータＩ２、Ｉ１の入力端
子Ａ，Ｂは接地電位ＧＮＤレベルであるので、インバー
タＩ３，Ｉ４の出力信号は電源電圧ＶＤＤレベルにな
り、トランジスタＴ３，Ｔ５がオンする。比較動作時、
比較電圧Ｖｉｎと基準電圧Ｖｒｅｆとして、トランジス
タＴ２，Ｔ４をオンさせる電位が供給されるが、トラン
ジスタＴ１がオフ状態にあるので、電圧比較器１０１に
は電流が流れず、電圧比較器１０１は動作しない。この
状態が初期状態である。
子Ａ，Ｂは接地電位ＧＮＤレベルであるので、インバー
タＩ３，Ｉ４の出力信号は電源電圧ＶＤＤレベルにな
り、トランジスタＴ３，Ｔ５がオンする。比較動作時、
比較電圧Ｖｉｎと基準電圧Ｖｒｅｆとして、トランジス
タＴ２，Ｔ４をオンさせる電位が供給されるが、トラン
ジスタＴ１がオフ状態にあるので、電圧比較器１０１に
は電流が流れず、電圧比較器１０１は動作しない。この
状態が初期状態である。
【００２１】次の時刻ｔ２において、制御信号ＴＣが接
地電位ＧＮＤレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタＴ１がオンになるとともに、ト
ランジスタＴ６、トランジスタＴ７がオフになる。これ
により、トランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２
に電流が流れ、インバータＩ１，Ｉ２が動作状態にな
り、正帰還回路の正帰還パスが形成される。
地電位ＧＮＤレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタＴ１がオンになるとともに、ト
ランジスタＴ６、トランジスタＴ７がオフになる。これ
により、トランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２
に電流が流れ、インバータＩ１，Ｉ２が動作状態にな
り、正帰還回路の正帰還パスが形成される。
【００２２】このとき、電源電圧ＶＤＤ→トランジスタ
Ｔ１→Ｔ１１→Ｔ２→Ｔ３→接地電位ＧＮＤの経路と、
電源電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→Ｔ
５→接地電位ＧＮＤの経路とに電流が流れ、入力端子
Ａ，Ｂの電位Ｖａ，Ｖｂがそれぞれ上昇する。ここで、
比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの違いに応じ
て、トランジスタＴ２，Ｔ４のオン抵抗も異なるため、
電位Ｖａ，Ｖｂのうちオン抵抗の高い方の電位が高くな
る。
Ｔ１→Ｔ１１→Ｔ２→Ｔ３→接地電位ＧＮＤの経路と、
電源電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→Ｔ
５→接地電位ＧＮＤの経路とに電流が流れ、入力端子
Ａ，Ｂの電位Ｖａ，Ｖｂがそれぞれ上昇する。ここで、
比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの違いに応じ
て、トランジスタＴ２，Ｔ４のオン抵抗も異なるため、
電位Ｖａ，Ｖｂのうちオン抵抗の高い方の電位が高くな
る。
【００２３】例えば、図２に示すように、比較電圧Ｖｉ
ｎ＞基準電圧Ｖｒｅｆの場合は、トランジスタＴ２に比
較してトランジスタＴ４のオン抵抗が高く、電位Ｖａよ
り電位Ｖｂの方が高くなる。したがって、インバータＩ
１，Ｉ２は正帰還の関係にあるので、入力端子Ａ，Ｂの
わずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電
位差がある程度大きくなった時点、すなわち時刻ｔ３に
正帰還パスが動作し、電位Ｖａ，Ｖｂの一方が電源電圧
ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとな
る。
ｎ＞基準電圧Ｖｒｅｆの場合は、トランジスタＴ２に比
較してトランジスタＴ４のオン抵抗が高く、電位Ｖａよ
り電位Ｖｂの方が高くなる。したがって、インバータＩ
１，Ｉ２は正帰還の関係にあるので、入力端子Ａ，Ｂの
わずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電
位差がある程度大きくなった時点、すなわち時刻ｔ３に
正帰還パスが動作し、電位Ｖａ，Ｖｂの一方が電源電圧
ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとな
る。
【００２４】このときに、入力端子Ａ，Ｂのうち、電位
Ｖａ，Ｖｂが電源電圧ＶＤＤになった方において、電源
電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→Ｔ５→
接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→トラン
ジスタＴ１→Ｔ１１→Ｔ２→Ｔ３→接地電位ＧＮＤの経
路が形成される。しかし、電位Ｖａ，Ｖｂのうち電源電
圧ＶＤＤになった側のインバータＩ３，Ｉ４の出力が接
地電位ＧＮＤレベルになるため、トランジスタＴ３また
はトランジスタＴ４がオフになり、これら経路を流れる
直流電流が阻止される。
Ｖａ，Ｖｂが電源電圧ＶＤＤになった方において、電源
電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→Ｔ５→
接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→トラン
ジスタＴ１→Ｔ１１→Ｔ２→Ｔ３→接地電位ＧＮＤの経
路が形成される。しかし、電位Ｖａ，Ｖｂのうち電源電
圧ＶＤＤになった側のインバータＩ３，Ｉ４の出力が接
地電位ＧＮＤレベルになるため、トランジスタＴ３また
はトランジスタＴ４がオフになり、これら経路を流れる
直流電流が阻止される。
【００２５】図２では、時刻ｔ３において、電位Ｖａ，
Ｖｂの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤと
なり、高い方の電位Ｖｂが電源電位ＶＤＤとなる。した
がって、この電位Ｖｂが電圧比較器１０１の出力Ｖｏｕ
ｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電
源電圧ＶＤＤレベルが出力端子１１３から出力される。
Ｖｂの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤと
なり、高い方の電位Ｖｂが電源電位ＶＤＤとなる。した
がって、この電位Ｖｂが電圧比較器１０１の出力Ｖｏｕ
ｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電
源電圧ＶＤＤレベルが出力端子１１３から出力される。
【００２６】したがって、電圧比較器１０１によれば、
比較電圧入力端子Ｖｉｎと出力端子Ａとが、トランジス
タＴ２によって分離され、また、基準電圧入力端子Ｖｒ
ｅｆと出力端子Ｂとが、トランジスタＴ４によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
比較電圧入力端子Ｖｉｎと出力端子Ａとが、トランジス
タＴ２によって分離され、また、基準電圧入力端子Ｖｒ
ｅｆと出力端子Ｂとが、トランジスタＴ４によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
【００２７】その後、次の新たな電圧比較動作を行うた
め、時刻ｔ４において、制御信号ＴＣを制御して、電圧
比較器１０１全体を初期状態に移行させる。時刻ｔ４に
おいて、制御信号ＴＣを電源電圧ＶＤＤとした場合、ト
ランジスタＴ１がオフとなり、インバータＩ１，Ｉ２へ
の電源供給が停止されるため、入力端子Ｖａ，Ｖｂはフ
ローティング状態となる。しかし、制御信号ＴＣが電源
電圧ＶＤＤへ変化した時点で、トランジスタＴ６，Ｔ７
がともにオンとなるため、電位Ｖａ，Ｖｂがトランジス
タＴ６，Ｔ７を介して接地電位ＧＮＤまで放電される。
め、時刻ｔ４において、制御信号ＴＣを制御して、電圧
比較器１０１全体を初期状態に移行させる。時刻ｔ４に
おいて、制御信号ＴＣを電源電圧ＶＤＤとした場合、ト
ランジスタＴ１がオフとなり、インバータＩ１，Ｉ２へ
の電源供給が停止されるため、入力端子Ｖａ，Ｖｂはフ
ローティング状態となる。しかし、制御信号ＴＣが電源
電圧ＶＤＤへ変化した時点で、トランジスタＴ６，Ｔ７
がともにオンとなるため、電位Ｖａ，Ｖｂがトランジス
タＴ６，Ｔ７を介して接地電位ＧＮＤまで放電される。
【００２８】このとき、トランジスタＴ６，Ｔ７のゲー
トには、制御信号ＴＣとして十分に高い電源電圧ＶＤＤ
が供給されるため、通常、電源電圧ＶＤＤより低い比較
電圧Ｖｉｎや基準電圧Ｖｒｅｆがゲートに供給されてい
るトランジスタＴ２，Ｔ４のオン抵抗に比較して、十分
小さいオン抵抗となる。したがって、これらトランジス
タＴ２，Ｔ４を介して電位Ｖａ，Ｖｂを放電する場合と
比較して、トランジスタＴ６，Ｔ７により短時間で確実
に電位Ｖａ，Ｖｂが接地電位ＧＮＤで放電される。
トには、制御信号ＴＣとして十分に高い電源電圧ＶＤＤ
が供給されるため、通常、電源電圧ＶＤＤより低い比較
電圧Ｖｉｎや基準電圧Ｖｒｅｆがゲートに供給されてい
るトランジスタＴ２，Ｔ４のオン抵抗に比較して、十分
小さいオン抵抗となる。したがって、これらトランジス
タＴ２，Ｔ４を介して電位Ｖａ，Ｖｂを放電する場合と
比較して、トランジスタＴ６，Ｔ７により短時間で確実
に電位Ｖａ，Ｖｂが接地電位ＧＮＤで放電される。
【００２９】図３は電位Ｖｂの放電過程を示す波形図で
あり、波形３１は本発明を適用してトランジスタＴ７を
介して放電した場合の電位Ｖｂの変化、波形３２は従来
と同様にトランジスタＴ５４（図７参照）を介して放電
した場合の電位Ｖｂの変化を示している。この図からわ
かるように、従来の波形３２では、制御信号ＴＣの立ち
上がりから大きく遅れて（この例では約２ｎｓ）、電位
Ｖｂが接地電位ＧＮＤまで低下しているのに比較して、
本発明の波形３１によれば制御信号ＴＣ立ち上がりから
ほとんど遅れることなく（この例では約０．５ｎｓ）、
電位Ｖｂが接地電位ＧＮＤまで低下している。
あり、波形３１は本発明を適用してトランジスタＴ７を
介して放電した場合の電位Ｖｂの変化、波形３２は従来
と同様にトランジスタＴ５４（図７参照）を介して放電
した場合の電位Ｖｂの変化を示している。この図からわ
かるように、従来の波形３２では、制御信号ＴＣの立ち
上がりから大きく遅れて（この例では約２ｎｓ）、電位
Ｖｂが接地電位ＧＮＤまで低下しているのに比較して、
本発明の波形３１によれば制御信号ＴＣ立ち上がりから
ほとんど遅れることなく（この例では約０．５ｎｓ）、
電位Ｖｂが接地電位ＧＮＤまで低下している。
【００３０】したがって、本発明によれば、制御信号Ｔ
Ｃを立ち上げてから、電位Ｖａ，Ｖｂが接地電位ＧＮＤ
レベルまで低下するのに要する時間、すなわち次の電圧
比較動作の準備に要する時間を大幅に短縮でき、極めて
短い時間で繰り返し電圧比較動作を行うことができる。
Ｃを立ち上げてから、電位Ｖａ，Ｖｂが接地電位ＧＮＤ
レベルまで低下するのに要する時間、すなわち次の電圧
比較動作の準備に要する時間を大幅に短縮でき、極めて
短い時間で繰り返し電圧比較動作を行うことができる。
【００３１】次に、図４を参照して、本発明の第２の実
施の形態について説明する。図４は、本発明の第２の実
施の形態である電圧比較器１０２を示す回路図である。
前述の第１の実施の形態（図１参照）による電圧比較器
１０１では、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎが、Ｎ
ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ以下の場合、トラン
ジスタＴ２，Ｔ４が常にオフとなる。したがって、接地
電位ＧＮＤレベルから閾値電圧Ｖｔｎまでの間の基準電
圧Ｖｒｅｆや入力電圧Ｖｉｎについては電圧比較するこ
とができない。
施の形態について説明する。図４は、本発明の第２の実
施の形態である電圧比較器１０２を示す回路図である。
前述の第１の実施の形態（図１参照）による電圧比較器
１０１では、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎが、Ｎ
ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ以下の場合、トラン
ジスタＴ２，Ｔ４が常にオフとなる。したがって、接地
電位ＧＮＤレベルから閾値電圧Ｖｔｎまでの間の基準電
圧Ｖｒｅｆや入力電圧Ｖｉｎについては電圧比較するこ
とができない。
【００３２】本実施の形態の電圧比較器１０２は、第１
の実施の形態による電圧比較器１０１おいて、トランジ
スタＴ２のソースとトランジスタＴ３のゲートとの間に
容量素子Ｃ１を設けるとともに、インバータＩ３を削除
してトランジスタＴ３のゲートを制御信号ＴＣの接続端
子１１４に接続したものである。また、トランジスタＴ
４のソースとトランジスタＴ５のゲートとの間に容量素
子Ｃ２を設けるとともに、インバータＩ４を削除してト
ランジスタＴ５のゲートを制御信号ＴＣの接続端子１１
４に接続したものである。
の実施の形態による電圧比較器１０１おいて、トランジ
スタＴ２のソースとトランジスタＴ３のゲートとの間に
容量素子Ｃ１を設けるとともに、インバータＩ３を削除
してトランジスタＴ３のゲートを制御信号ＴＣの接続端
子１１４に接続したものである。また、トランジスタＴ
４のソースとトランジスタＴ５のゲートとの間に容量素
子Ｃ２を設けるとともに、インバータＩ４を削除してト
ランジスタＴ５のゲートを制御信号ＴＣの接続端子１１
４に接続したものである。
【００３３】これらトランジスタＴ２，Ｔ３および容量
素子Ｃ１から、比較電圧Ｖｉｎ側の入力回路１２３Ａ
（第１の入力回路）が構成されている。またトランジス
タＴ４，Ｔ５および容量素子Ｃ２から、基準電圧Ｖｒｅ
ｆ側の入力回路１２４Ａ（第２の入力回路）が構成され
ている。
素子Ｃ１から、比較電圧Ｖｉｎ側の入力回路１２３Ａ
（第１の入力回路）が構成されている。またトランジス
タＴ４，Ｔ５および容量素子Ｃ２から、基準電圧Ｖｒｅ
ｆ側の入力回路１２４Ａ（第２の入力回路）が構成され
ている。
【００３４】次に、図５を参照して、電圧比較器１０２
の動作について説明する。図５は電圧比較器１０２の動
作を示すタイミングチャートである。まず、時刻ｔ１に
おいて、制御信号ＴＣが電源電圧ＶＤＤレベルに制御さ
れて初期化期間が開始された場合、トランジスタＴ１が
オフになるとともにトランジスタＴ６，Ｔ７はオンにな
る。これにより、インバータＩ２，Ｉ１の入力端子Ａ，
Ｂの電位Ｖａ，Ｖｂは、トランジスタＴ６，Ｔ７によっ
て放電され、接地電位ＧＮＤになる。
の動作について説明する。図５は電圧比較器１０２の動
作を示すタイミングチャートである。まず、時刻ｔ１に
おいて、制御信号ＴＣが電源電圧ＶＤＤレベルに制御さ
れて初期化期間が開始された場合、トランジスタＴ１が
オフになるとともにトランジスタＴ６，Ｔ７はオンにな
る。これにより、インバータＩ２，Ｉ１の入力端子Ａ，
Ｂの電位Ｖａ，Ｖｂは、トランジスタＴ６，Ｔ７によっ
て放電され、接地電位ＧＮＤになる。
【００３５】また、制御信号ＴＣが電源電位ＶＤＤにあ
るので、トランジスタＴ３，Ｔ５がオンし、トランジス
タＴ２と容量素子Ｃ１との接続点Ｃの電位Ｖｃ、および
トランジスタＴ４と容量素子Ｃ２との接続点Ｄの電位Ｖ
ｄは、ともに接地電位ＧＮＤレベルである。したがっ
て、容量素子Ｃ１，Ｃ２の両端には電源電圧ＶＤＤ分の
電荷が充電される。比較動作時、比較電圧Ｖｉｎと基準
電圧Ｖｒｅｆとして、トランジスタＴ２，Ｔ４をオンさ
せる電位が供給されるが、トランジスタＴ１がオフ状態
にあるので、電圧比較器１０２には電流が流れず、電圧
比較器１０２は動作しない。この状態が初期状態であ
る。
るので、トランジスタＴ３，Ｔ５がオンし、トランジス
タＴ２と容量素子Ｃ１との接続点Ｃの電位Ｖｃ、および
トランジスタＴ４と容量素子Ｃ２との接続点Ｄの電位Ｖ
ｄは、ともに接地電位ＧＮＤレベルである。したがっ
て、容量素子Ｃ１，Ｃ２の両端には電源電圧ＶＤＤ分の
電荷が充電される。比較動作時、比較電圧Ｖｉｎと基準
電圧Ｖｒｅｆとして、トランジスタＴ２，Ｔ４をオンさ
せる電位が供給されるが、トランジスタＴ１がオフ状態
にあるので、電圧比較器１０２には電流が流れず、電圧
比較器１０２は動作しない。この状態が初期状態であ
る。
【００３６】次の時刻ｔ２において、制御信号ＴＣが接
地電位ＧＮＤレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタＴ１がオンになるとともに、ト
ランジスタＴ６、トランジスタＴ７がオフになる。これ
により、トランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２
に電流が流れ、インバータＩ１，Ｉ２が動作状態にな
り、正帰還回路の正帰還パスが形成される。
地電位ＧＮＤレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタＴ１がオンになるとともに、ト
ランジスタＴ６、トランジスタＴ７がオフになる。これ
により、トランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２
に電流が流れ、インバータＩ１，Ｉ２が動作状態にな
り、正帰還回路の正帰還パスが形成される。
【００３７】このとき、トランジスタＴ３，Ｔ５がオフ
するため、初期状態で接地電位ＧＮＤレベルであった電
位Ｖｃ，Ｖｄは、制御信号ＴＣが接地電位ＧＮＤレベル
となったため、容量素子Ｃ１，Ｃ２のブートストラップ
作用により、−ＶＤＤレベルまで一旦低下する。そし
て、トランジスタＴ３において接続点Ｃ側端子の電位が
接地電位ＧＮＤ側端子の電位より低くなって接続点Ｃ側
端子がソースとなるので、接続点Ｃと基板との間は順方
向のＰＮ接合になり、このＰＮ接合を介して接続点Ｃの
電位ＶｃがＰＮ接合の順方向オン電圧Ｖｔｈまで放電さ
れる。したがって、トランジスタＴ５でも同様の動作と
なり、電位Ｖｃ，Ｖｄは−Ｖｔｈに保持される。
するため、初期状態で接地電位ＧＮＤレベルであった電
位Ｖｃ，Ｖｄは、制御信号ＴＣが接地電位ＧＮＤレベル
となったため、容量素子Ｃ１，Ｃ２のブートストラップ
作用により、−ＶＤＤレベルまで一旦低下する。そし
て、トランジスタＴ３において接続点Ｃ側端子の電位が
接地電位ＧＮＤ側端子の電位より低くなって接続点Ｃ側
端子がソースとなるので、接続点Ｃと基板との間は順方
向のＰＮ接合になり、このＰＮ接合を介して接続点Ｃの
電位ＶｃがＰＮ接合の順方向オン電圧Ｖｔｈまで放電さ
れる。したがって、トランジスタＴ５でも同様の動作と
なり、電位Ｖｃ，Ｖｄは−Ｖｔｈに保持される。
【００３８】これにより、トランジスタＴ２，Ｔ４で
は、接続点Ｃ，Ｄすなわちソース電位が−Ｖｔｈである
ことから、それらゲート電位がほぼ接地電位ＧＮＤレベ
ルでトランジスタＴ２，Ｔ４がオンすることになる。し
たがって、接地電位ＧＮＤレベルに近い電位の比較電圧
Ｖｉｎおよび基準電圧Ｖｒｅｆが入力されている場合で
も、電源電圧ＶＤＤ→トランジスタＴ１→Ｔ１１→Ｔ２
→容量素子Ｃ１（−Ｖｔｈ）の経路と、電源電圧ＶＤＤ
→トランジスタＴ１→Ｔ２１→Ｔ４→容量素子Ｃ２（−
Ｖｔｈ）の経路とに電流が流れ、入力端子Ａ，Ｂの電位
Ｖａ，Ｖｂがそれぞれ上昇する。
は、接続点Ｃ，Ｄすなわちソース電位が−Ｖｔｈである
ことから、それらゲート電位がほぼ接地電位ＧＮＤレベ
ルでトランジスタＴ２，Ｔ４がオンすることになる。し
たがって、接地電位ＧＮＤレベルに近い電位の比較電圧
Ｖｉｎおよび基準電圧Ｖｒｅｆが入力されている場合で
も、電源電圧ＶＤＤ→トランジスタＴ１→Ｔ１１→Ｔ２
→容量素子Ｃ１（−Ｖｔｈ）の経路と、電源電圧ＶＤＤ
→トランジスタＴ１→Ｔ２１→Ｔ４→容量素子Ｃ２（−
Ｖｔｈ）の経路とに電流が流れ、入力端子Ａ，Ｂの電位
Ｖａ，Ｖｂがそれぞれ上昇する。
【００３９】ここで、比較電圧Ｖｉｎおよび基準電圧Ｖ
ｒｅｆの違いに応じて、トランジスタＴ２，Ｔ４のオン
抵抗も異なるため、電位Ｖａ，Ｖｂのうちオン抵抗の高
い方の電位が高くなる。例えば、図５に示すように、比
較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆの場合は、トランジス
タＴ２に比較してトランジスタＴ４のオン抵抗が高く、
電位Ｖａより電位Ｖｂの方が高くなる。
ｒｅｆの違いに応じて、トランジスタＴ２，Ｔ４のオン
抵抗も異なるため、電位Ｖａ，Ｖｂのうちオン抵抗の高
い方の電位が高くなる。例えば、図５に示すように、比
較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆの場合は、トランジス
タＴ２に比較してトランジスタＴ４のオン抵抗が高く、
電位Ｖａより電位Ｖｂの方が高くなる。
【００４０】したがって、インバータＩ１，Ｉ２は正帰
還の関係にあるので、入力端子Ａ，Ｂのわずかな電位差
が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度
大きくなった時点、すなわち時刻ｔ３に正帰還パスが動
作し、電位Ｖａ，Ｖｂの一方が電源電圧ＶＤＤレベルと
なり、他方が接地電位ＧＮＤレベルとなる。
還の関係にあるので、入力端子Ａ，Ｂのわずかな電位差
が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度
大きくなった時点、すなわち時刻ｔ３に正帰還パスが動
作し、電位Ｖａ，Ｖｂの一方が電源電圧ＶＤＤレベルと
なり、他方が接地電位ＧＮＤレベルとなる。
【００４１】このときに、入力端子Ａ，Ｂのうち、電位
Ｖａ，Ｖｂが電源電圧ＶＤＤになった方において、電源
電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→容量素
子Ｃ１の経路、または電源電圧ＶＤＤ→トランジスタＴ
１→Ｔ１１→Ｔ２→容量素子Ｃ２の経路が形成される。
しかし接続点Ｃまたは接続点Ｄが電源電圧ＶＤＤレベル
まで充電されると、この充電電流が流れなくなる。
Ｖａ，Ｖｂが電源電圧ＶＤＤになった方において、電源
電圧ＶＤＤ→トランジスタＴ１→Ｔ２１→Ｔ４→容量素
子Ｃ１の経路、または電源電圧ＶＤＤ→トランジスタＴ
１→Ｔ１１→Ｔ２→容量素子Ｃ２の経路が形成される。
しかし接続点Ｃまたは接続点Ｄが電源電圧ＶＤＤレベル
まで充電されると、この充電電流が流れなくなる。
【００４２】図５では、時刻ｔ３において、電位Ｖａ，
Ｖｂの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤと
なり、高い方の電位Ｖｂが電源電位ＶＤＤとなる。した
がって、この電位Ｖｂが電圧比較器１０１の出力Ｖｏｕ
ｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電
源電圧ＶＤＤレベルが出力端子１１３から出力される。
Ｖｂの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤと
なり、高い方の電位Ｖｂが電源電位ＶＤＤとなる。した
がって、この電位Ｖｂが電圧比較器１０１の出力Ｖｏｕ
ｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電
源電圧ＶＤＤレベルが出力端子１１３から出力される。
【００４３】したがって、電圧比較器１０２によれば、
比較電圧入力端子Ｖｉｎと出力端子Ａとが、トランジス
タＴ２によって分離され、また、基準電圧入力端子Ｖｒ
ｅｆと出力端子Ｂとが、トランジスタＴ４によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
比較電圧入力端子Ｖｉｎと出力端子Ａとが、トランジス
タＴ２によって分離され、また、基準電圧入力端子Ｖｒ
ｅｆと出力端子Ｂとが、トランジスタＴ４によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
【００４４】その後、次の新たな電圧比較動作を行うた
め、時刻ｔ４において、制御信号ＴＣを制御して、電圧
比較器１０１全体を初期状態に移行させる。時刻ｔ４に
おいて、制御信号ＴＣを電源電圧ＶＤＤとした場合は、
トランジスタＴ３，Ｔ５がオンするため、接続点Ｃ，Ｄ
の電位Ｖｃ，Ｖｄは接地電位ＧＮＤレベルとなる。
め、時刻ｔ４において、制御信号ＴＣを制御して、電圧
比較器１０１全体を初期状態に移行させる。時刻ｔ４に
おいて、制御信号ＴＣを電源電圧ＶＤＤとした場合は、
トランジスタＴ３，Ｔ５がオンするため、接続点Ｃ，Ｄ
の電位Ｖｃ，Ｖｄは接地電位ＧＮＤレベルとなる。
【００４５】また、トランジスタＴ１がオフとなり、イ
ンバータＩ１，Ｉ２への電源供給が停止されるため、入
力端子Ｖａ，Ｖｂはフローティング状態となる。しか
し、制御信号ＴＣが電源電圧ＶＤＤへ変化した時点で、
トランジスタＴ６，Ｔ７がともにオンとなるため、電位
Ｖａ，ＶｂがトランジスタＴ６，Ｔ７を介して接地電位
ＧＮＤまで放電される。
ンバータＩ１，Ｉ２への電源供給が停止されるため、入
力端子Ｖａ，Ｖｂはフローティング状態となる。しか
し、制御信号ＴＣが電源電圧ＶＤＤへ変化した時点で、
トランジスタＴ６，Ｔ７がともにオンとなるため、電位
Ｖａ，ＶｂがトランジスタＴ６，Ｔ７を介して接地電位
ＧＮＤまで放電される。
【００４６】このとき、トランジスタＴ６，Ｔ７のゲー
トには、制御信号ＴＣとして十分に高い電源電圧ＶＤＤ
が供給されるため、通常、電源電圧ＶＤＤより低い電
位、例えば接地電位ＧＮＤレベルに近い電位の比較電圧
Ｖｉｎや基準電圧Ｖｒｅｆがゲートに供給されている場
合のトランジスタＴ２，Ｔ４のオン抵抗に比較して、十
分小さいオン抵抗となる。したがって、これらトランジ
スタＴ２，Ｔ４を介して電位Ｖａ，Ｖｂを放電する場合
と比較して、トランジスタＴ６，Ｔ７により短時間で確
実に電位Ｖａ，Ｖｂが接地電位ＧＮＤで放電される。
トには、制御信号ＴＣとして十分に高い電源電圧ＶＤＤ
が供給されるため、通常、電源電圧ＶＤＤより低い電
位、例えば接地電位ＧＮＤレベルに近い電位の比較電圧
Ｖｉｎや基準電圧Ｖｒｅｆがゲートに供給されている場
合のトランジスタＴ２，Ｔ４のオン抵抗に比較して、十
分小さいオン抵抗となる。したがって、これらトランジ
スタＴ２，Ｔ４を介して電位Ｖａ，Ｖｂを放電する場合
と比較して、トランジスタＴ６，Ｔ７により短時間で確
実に電位Ｖａ，Ｖｂが接地電位ＧＮＤで放電される。
【００４７】したがって、本実施の形態によれば、前述
の第１の実施の形態と同様に、極めて短い時間で繰り返
し電圧比較動作を行うことができるとともに、比較電圧
Ｖｉｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥＴのしき
い値電圧Ｖｔｈ以下の場合でも正確に電圧比較すること
ができ、電圧比較器のダイナミックレンジを大幅に拡大
できる。電圧比較器１０２において、特に、閾値が０．
５Ｖ程度である既存のＣＭＯＳプロセスで電源電圧１Ｖ
以下で動作する電圧比較器を構成した場合、従来回路に
対して２倍以上の入力ダイナミッグレンジを確保するこ
とができる。
の第１の実施の形態と同様に、極めて短い時間で繰り返
し電圧比較動作を行うことができるとともに、比較電圧
Ｖｉｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥＴのしき
い値電圧Ｖｔｈ以下の場合でも正確に電圧比較すること
ができ、電圧比較器のダイナミックレンジを大幅に拡大
できる。電圧比較器１０２において、特に、閾値が０．
５Ｖ程度である既存のＣＭＯＳプロセスで電源電圧１Ｖ
以下で動作する電圧比較器を構成した場合、従来回路に
対して２倍以上の入力ダイナミッグレンジを確保するこ
とができる。
【００４８】本実施の形態による入力回路１２３Ａ，１
２４Ａは、第１の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図７に示した従来
の電圧比較器２０１に適用した場合でも、比較電圧Ｖｉ
ｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥＴのしきい値
電圧Ｖｔｈ以下の場合でも正確に電圧比較することがで
き、電圧比較器のダイナミックレンジを大幅に拡大でき
る。
２４Ａは、第１の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図７に示した従来
の電圧比較器２０１に適用した場合でも、比較電圧Ｖｉ
ｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥＴのしきい値
電圧Ｖｔｈ以下の場合でも正確に電圧比較することがで
き、電圧比較器のダイナミックレンジを大幅に拡大でき
る。
【００４９】次に、図６を参照して、本発明の第３の実
施の形態について説明する。図６は、本発明の第３の実
施の形態である電圧比較器１０３を示す回路図である。
前述の第２の実施の形態（図４参照）による電圧比較器
１０２では、接続点Ｃ，Ｄと制御信号ＴＣとの間に容量
素子Ｃ１，Ｃ２を設けた場合を例として説明した。
施の形態について説明する。図６は、本発明の第３の実
施の形態である電圧比較器１０３を示す回路図である。
前述の第２の実施の形態（図４参照）による電圧比較器
１０２では、接続点Ｃ，Ｄと制御信号ＴＣとの間に容量
素子Ｃ１，Ｃ２を設けた場合を例として説明した。
【００５０】本発明では、これら容量素子Ｃ１，Ｃ２の
代わりに、容量素子Ｃ３，Ｃ４を設けるとともにインバ
ータＩ５，Ｉ６からなるバッファ回路１２６を設け、こ
のバッファ回路で容量素子Ｃ３，Ｃ４を駆動するように
したものである。インバータＩ５の入力は制御信号ＴＣ
の接続端子１１４に接続され、インバータＩ５の出力は
インバータＩ６の入力に接続され、インバータＩ６の出
力に容量素子Ｃ３，Ｃ４の一方の端子がそれぞれ接続さ
れている。そして、容量素子Ｃ３，Ｃ４の他方の端子
は、それぞれ接続点Ｃ，Ｄに接続されている。
代わりに、容量素子Ｃ３，Ｃ４を設けるとともにインバ
ータＩ５，Ｉ６からなるバッファ回路１２６を設け、こ
のバッファ回路で容量素子Ｃ３，Ｃ４を駆動するように
したものである。インバータＩ５の入力は制御信号ＴＣ
の接続端子１１４に接続され、インバータＩ５の出力は
インバータＩ６の入力に接続され、インバータＩ６の出
力に容量素子Ｃ３，Ｃ４の一方の端子がそれぞれ接続さ
れている。そして、容量素子Ｃ３，Ｃ４の他方の端子
は、それぞれ接続点Ｃ，Ｄに接続されている。
【００５１】これらトランジスタＴ２，Ｔ３，容量素子
Ｃ３およびバッファ回路１２６から、比較電圧Ｖｉｎ側
の入力回路１２３Ｂ（第１の入力回路）が構成されてい
る。またトランジスタＴ４，Ｔ５，容量素子Ｃ２および
バッファ回路から、基準電圧Ｖｒｅｆ側の入力回路１２
４Ｂ（第２の入力回路）が構成されている。これによ
り、前述した第２の実施の形態による電圧比較器１０２
と同様に、容量素子Ｃ３，Ｃ４には、制御信号ＴＣと同
相の信号が供給されることになり、図５と同様の動作を
行う。
Ｃ３およびバッファ回路１２６から、比較電圧Ｖｉｎ側
の入力回路１２３Ｂ（第１の入力回路）が構成されてい
る。またトランジスタＴ４，Ｔ５，容量素子Ｃ２および
バッファ回路から、基準電圧Ｖｒｅｆ側の入力回路１２
４Ｂ（第２の入力回路）が構成されている。これによ
り、前述した第２の実施の形態による電圧比較器１０２
と同様に、容量素子Ｃ３，Ｃ４には、制御信号ＴＣと同
相の信号が供給されることになり、図５と同様の動作を
行う。
【００５２】したがって、第２の実施の形態と同様に、
比較電圧Ｖｉｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔｈ以下の場合でも正確に電圧比較
することができ、電圧比較器のダイナミックレンジを大
幅に拡大できる。また、インバータＩ５，Ｉ６により、
制御信号ＴＣの入力端子１１４から分離された形となる
ため、本実施の形態による電圧比較器１０３によれば、
制御信号端子ＴＣから見た入力負荷を小さくすることが
できるとともに、低インピーダンスで容量素子Ｃ３，Ｃ
４を駆動でき、正確で高速な比較動作を実現できる。
比較電圧Ｖｉｎまたは基準電圧ＶｒｅｆがＮＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔｈ以下の場合でも正確に電圧比較
することができ、電圧比較器のダイナミックレンジを大
幅に拡大できる。また、インバータＩ５，Ｉ６により、
制御信号ＴＣの入力端子１１４から分離された形となる
ため、本実施の形態による電圧比較器１０３によれば、
制御信号端子ＴＣから見た入力負荷を小さくすることが
できるとともに、低インピーダンスで容量素子Ｃ３，Ｃ
４を駆動でき、正確で高速な比較動作を実現できる。
【００５３】本実施の形態による入力回路１２３Ｂ，１
２４Ｂは、第１の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図７に示した従来
の電圧比較器２０１に適用した場合でも、前述と同様
に、電圧比較器のダイナミックレンジを大幅に拡大でき
るとともに、正確で高速な比較動作を実現できる。
２４Ｂは、第１の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図７に示した従来
の電圧比較器２０１に適用した場合でも、前述と同様
に、電圧比較器のダイナミックレンジを大幅に拡大でき
るとともに、正確で高速な比較動作を実現できる。
【００５４】
【発明の効果】以上説明したように、本発明は、正帰還
路回路を構成する第２のインバータの入力端子と接地端
子の間に第１のリセット回路を設けるとともに、正帰還
路回路を構成する第１のインバータの入力端子と接地端
子の間に第２のリセット回路を設け、制御信号が初期化
期間を示す場合はこれら第１および第２のリセット回路
を動作させて、第２のインバータの入力端子の第１の電
位および第１のインバータの入力端子の第２の電位を、
それぞれ接地電位まで放電するようにしたので、初期化
期間の開始から第１および第２の電位が接地電位まで低
下するのに要する時間、すなわち次の電圧比較動作の準
備に要する時間を大幅に短縮でき、極めて短い時間で繰
り返し電圧比較動作を行うことができる。
路回路を構成する第２のインバータの入力端子と接地端
子の間に第１のリセット回路を設けるとともに、正帰還
路回路を構成する第１のインバータの入力端子と接地端
子の間に第２のリセット回路を設け、制御信号が初期化
期間を示す場合はこれら第１および第２のリセット回路
を動作させて、第２のインバータの入力端子の第１の電
位および第１のインバータの入力端子の第２の電位を、
それぞれ接地電位まで放電するようにしたので、初期化
期間の開始から第１および第２の電位が接地電位まで低
下するのに要する時間、すなわち次の電圧比較動作の準
備に要する時間を大幅に短縮でき、極めて短い時間で繰
り返し電圧比較動作を行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態による電圧比較器
１０１を示す回路図である。
１０１を示す回路図である。
【図２】 電圧比較器１０１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】 電位Ｖｂの放電過程を示す波形図である。
【図４】 本発明の第２実施例である電圧比較器１０２
を示す回路図である。
を示す回路図である。
【図５】 電圧比較器１０２の動作を示すタイミングチ
ャートである。
ャートである。
【図６】 本発明の第３実施例である電圧比較器１０３
を示す回路図である。
を示す回路図である。
【図７】 従来の電圧比較器２０１を示す回路図であ
る。
る。
１０１〜１０３…電圧比較器、１１１…比較電圧接続端
子、１１２…基準電圧接続端子、１１３…出力端子、１
１４…制御信号接続端子、１１５…電源電圧接続端子、
１１６…接地電位接続端子、１２０…制御回路、１２１
…正帰還回路、１２２，１２２Ａ，１２２Ｂ…入力回路
（第１の入力回路）、１２３，１２３Ａ，１２３Ｂ…入
力回路（第２の入力回路）、１２４…リセット回路（第
１のリセット回路）、１２５…リセット回路（第２のリ
セット回路）、１２６…バッファ回路、Ｉ１〜Ｉ６…イ
ンバータ、Ｔ１，Ｔ１１，Ｔ２１…ＰＭＯＳＦＥＴ、Ｔ
２〜Ｔ７，Ｔ１２，Ｔ２２…ＮＭＯＳＦＥＴ、Ｃ１〜Ｃ
４…容量素子、Ａ…インバータＩ２の入力端子、Ｂ…イ
ンバータＩ３の入力端子、Ｃ…接続点（トランジスタＴ
２のソース）、Ｄ…接続点（トランジスタＴ４のソー
ス）、ＶＤＤ…電源電圧、ＧＮＤ…接地電位、Ｖｉｎ…
比較電圧、Ｖｒｅｆ…基準電圧、Ｖｏｕｔ…出力電圧、
ＴＣ…制御信号、Ｖａ…入力端子Ａの電位、Ｖｂ…入力
端子Ｂの電位、Ｖｃ…接続点Ｃの電位、Ｖｄ…接続点Ｄ
の電位、Ｖｔｃ…制御信号電位。
子、１１２…基準電圧接続端子、１１３…出力端子、１
１４…制御信号接続端子、１１５…電源電圧接続端子、
１１６…接地電位接続端子、１２０…制御回路、１２１
…正帰還回路、１２２，１２２Ａ，１２２Ｂ…入力回路
（第１の入力回路）、１２３，１２３Ａ，１２３Ｂ…入
力回路（第２の入力回路）、１２４…リセット回路（第
１のリセット回路）、１２５…リセット回路（第２のリ
セット回路）、１２６…バッファ回路、Ｉ１〜Ｉ６…イ
ンバータ、Ｔ１，Ｔ１１，Ｔ２１…ＰＭＯＳＦＥＴ、Ｔ
２〜Ｔ７，Ｔ１２，Ｔ２２…ＮＭＯＳＦＥＴ、Ｃ１〜Ｃ
４…容量素子、Ａ…インバータＩ２の入力端子、Ｂ…イ
ンバータＩ３の入力端子、Ｃ…接続点（トランジスタＴ
２のソース）、Ｄ…接続点（トランジスタＴ４のソー
ス）、ＶＤＤ…電源電圧、ＧＮＤ…接地電位、Ｖｉｎ…
比較電圧、Ｖｒｅｆ…基準電圧、Ｖｏｕｔ…出力電圧、
ＴＣ…制御信号、Ｖａ…入力端子Ａの電位、Ｖｂ…入力
端子Ｂの電位、Ｖｃ…接続点Ｃの電位、Ｖｄ…接続点Ｄ
の電位、Ｖｔｃ…制御信号電位。
Claims (20)
- 【請求項１】 一方の入力端子が他方の出力端子と相互
に接続されている第１および第２のインバータを有し、
第１のインバータの入力端子の電位と第２のインバータ
の入力端子の電位とを比較し、その比較結果を前記第２
のインバータの出力端子から出力する正帰還回路と、 入力された比較電圧に応じた第１の電位を前記第２のイ
ンバータの入力端子へ供給する第１の入力回路と、 入力された基準電圧に応じた第２の電位を前記第１のイ
ンバータの入力端子へ供給する第２の入力回路と、 前記正帰還回路の電源端子と電源端子の間に接続され、
入力された制御信号が比較動作期間を示す場合は前記正
帰還回路へ電源電圧を供給することにより前記正帰還回
路による前記第１の電位と前記第２の電位との電圧比較
動作を実行し、前記制御信号が初期化期間を示す場合は
前記正帰還回路に対する前記電源電圧の供給を停止して
初期状態とする制御回路と、 前記第２のインバータの入力端子と接地端子の間に設け
られ、前記制御信号が前記初期化期間を示す場合は前記
第１の電位を接地電位まで放電する第１のリセット回路
と、 前記第１のインバータの入力端子と接地端子の間に設け
られ、前記制御信号が前記初期化期間を示す場合は前記
第２の電位を接地電位まで放電する第２のリセット回路
とを備えることを特徴とする電圧比較器。 - 【請求項２】 請求項１記載の電圧比較器において、 前記制御回路は、前記正帰還回路と前記電源端子の間に
接続され、ゲートに前記制御信号が供給される第１のＭ
ＯＳＦＥＴを有することを特徴とする電圧比較器。 - 【請求項３】 請求項１記載の電圧比較器において、 前記第１のリセット回路は、前記第２のインバータの入
力端子と前記接地端子の間に接続され、ゲートに前記制
御信号が供給されるＭＯＳＦＥＴを有することを特徴と
する電圧比較器。 - 【請求項４】 請求項１記載の電圧比較器において、 前記第２のリセット回路は、前記第１のインバータの入
力端子と前記接地端子の間に接続され、ゲートに前記制
御信号が供給されるＭＯＳＦＥＴを有することを特徴と
する電圧比較器。 - 【請求項５】 請求項１記載の電圧比較器において、 前記第１の入力回路は、入力が前記第２のインバータの
入力端子に接続された第３のインバータと、前記第２の
インバータの入力端子と前記接地端子の間に直列接続さ
れた第２のＭＯＳＦＥＴおよび第３のＭＯＳＦＥＴとを
有し、前記第２のＭＯＳＦＥＴのゲートに前記比較電圧
が供給され、前記第３のＭＯＳＦＥＴのゲートに前記第
３のインバータの出力が接続されていることを特徴とす
る電圧比較器。 - 【請求項６】 請求項１記載の電圧比較器において、 前記第２の入力回路は、入力が前記第１のインバータの
入力端子に接続された第４のインバータと、前記第１の
インバータの入力端子と前記接地端子の間に直列接続さ
れた第４のＭＯＳＦＥＴおよび第５のＭＯＳＦＥＴとを
有し、前記第４のＭＯＳＦＥＴのゲートに前記比較電圧
が供給され、前記第５のＭＯＳＦＥＴのゲートに前記第
４のインバータの出力が接続されていることを特徴とす
る電圧比較器。 - 【請求項７】 請求項１記載の電圧比較器において、 前記第１の入力回路は、前記第２のインバータの入力端
子と接地端子の間に直列接続された第２のＭＯＳＦＥＴ
および第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴ
および前記第３のＭＯＳＦＥＴの接続点と前記第３のＭ
ＯＳＦＥＴのゲートの間に接続された第１の容量素子と
を有し、前記第２のＭＯＳＦＥＴのゲートに前記比較電
圧が供給され、前記第３のＭＯＳＦＥＴのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項８】 請求項１記載の電圧比較器において、 前記第２の入力回路は、前記第１のインバータの入力端
子と接地端子の間に直列接続された第４のＭＯＳＦＥＴ
および第５のＭＯＳＦＥＴと、前記第４のＭＯＳＦＥＴ
および前記第５のＭＯＳＦＥＴの接続点と前記第５のＭ
ＯＳＦＥＴのゲートの間に接続された第２の容量素子と
を有し、前記第５のＭＯＳＦＥＴのゲートに前記基準電
圧が供給され、前記第５のＭＯＳＦＥＴのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項９】 請求項１記載の電圧比較器において、 前記第１の入力回路は、前記第２のインバータの入力端
子と接地端子の間に直列接続された第２のＭＯＳＦＥＴ
および第３のＭＯＳＦＥＴと、入力に前記制御信号が供
給されるバッファ回路と、前記第２のＭＯＳＦＥＴおよ
び前記第３のＭＯＳＦＥＴの接続点と前記バッファ回路
の出力の間に接続された第３容量素子とを有し、前記第
２のＭＯＳＦＥＴのゲートに前記比較電圧が供給され、
前記第３のＭＯＳＦＥＴのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項１０】 請求項１記載の電圧比較器において、 前記第２の入力回路は、前記第１のインバータの入力端
子と接地端子の間に直列接続された第４のＭＯＳＦＥＴ
および第５のＭＯＳＦＥＴと、入力に前記制御信号が供
給されるバッファ回路と、前記第４のＭＯＳＦＥＴおよ
び前記第５のＭＯＳＦＥＴの接続点と前記バッファ回路
の出力の間に接続された第４容量素子とを有し、前記第
４のＭＯＳＦＥＴのゲートに前記基準電圧が供給され、
前記第５のＭＯＳＦＥＴのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項１１】 一方の入力端子が他方の出力端子と相
互に接続されている第１および第２のインバータを有
し、第１のインバータの入力端子の電位と第２のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第２のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第１の電位を前記第２のイ
ンバータの入力端子へ供給する第１の入力回路と、 入力された基準電圧に応じた第２の電位を前記第１のイ
ンバータの入力端子へ供給する第２の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第１の電位と前記第２の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第１の入力回路は、前記第２のインバータの入力端
子と接地端子の間に直列接続された第２のＭＯＳＦＥＴ
および第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴ
および前記第３のＭＯＳＦＥＴの接続点と前記第３のＭ
ＯＳＦＥＴのゲートの間に接続された第１の容量素子と
を有し、前記第２のＭＯＳＦＥＴのゲートに前記比較電
圧が供給され、前記第３のＭＯＳＦＥＴのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項１２】 一方の入力端子が他方の出力端子と相
互に接続されている第１および第２のインバータを有
し、第１のインバータの入力端子の電位と第２のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第２のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第１の電位を前記第２のイ
ンバータの入力端子へ供給する第１の入力回路と、 入力された基準電圧に応じた第２の電位を前記第１のイ
ンバータの入力端子へ供給する第２の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第１の電位と前記第２の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第２の入力回路は、前記第１のインバータの入力端
子と接地端子の間に直列接続された第４のＭＯＳＦＥＴ
および第５のＭＯＳＦＥＴと、前記第４のＭＯＳＦＥＴ
および前記第５のＭＯＳＦＥＴの接続点と前記第５のＭ
ＯＳＦＥＴのゲートの間に接続された第２の容量素子と
を有し、前記第５のＭＯＳＦＥＴのゲートに前記基準電
圧が供給され、前記第５のＭＯＳＦＥＴのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項１３】 一方の入力端子が他方の出力端子と相
互に接続されている第１および第２のインバータを有
し、第１のインバータの入力端子の電位と第２のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第２のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第１の電位を前記第２のイ
ンバータの入力端子へ供給する第１の入力回路と、 入力された基準電圧に応じた第２の電位を前記第１のイ
ンバータの入力端子へ供給する第２の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第１の電位と前記第２の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第１の入力回路は、前記第２のインバータの入力端
子と接地端子の間に直列接続された第２のＭＯＳＦＥＴ
および第３のＭＯＳＦＥＴと、入力に前記制御信号が供
給されるバッファ回路と、前記第２のＭＯＳＦＥＴおよ
び前記第３のＭＯＳＦＥＴの接続点と前記バッファ回路
の出力の間に接続された第３容量素子とを有し、前記第
２のＭＯＳＦＥＴのゲートに比較電圧が供給され、前記
第３のＭＯＳＦＥＴのゲートに前記制御信号が供給され
ていることを特徴とする電圧比較器。 - 【請求項１４】 一方の入力端子が他方の出力端子と相
互に接続されている第１および第２のインバータを有
し、第１のインバータの入力端子の電位と第２のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第２のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第１の電位を前記第２のイ
ンバータの入力端子へ供給する第１の入力回路と、 入力された基準電圧に応じた第２の電位を前記第１のイ
ンバータの入力端子へ供給する第２の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第１の電位と前記第２の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第２の入力回路は、前記第１のインバータの入力端
子と接地端子の間に直列接続された第４のＭＯＳＦＥＴ
および第５のＭＯＳＦＥＴと、入力に前記制御信号が供
給されるバッファ回路と、前記第４のＭＯＳＦＥＴおよ
び前記第５のＭＯＳＦＥＴの接続点と前記バッファ回路
の出力の間に接続された第４容量素子とを有し、前記第
４のＭＯＳＦＥＴのゲートに前記基準電圧が供給され、
前記第５のＭＯＳＦＥＴのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項１５】 ＦＥＴを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子および前記第２のイ
ンバータの電源側端子の接続点と電源端子の間に接続さ
れている第１のＦＥＴと、 前記第１のインバータの出力端子と前記接地端子の間に
直列接続されている第２のＦＥＴおよび第３のＦＥＴ
と、 前記第２のインバータの出力端子と前記接地端子の問に
直列接続されている第４のＦＥＴおよび第５のＦＥＴ
と、 前記第１のインバータの出力端子と前記接地端子の間に
接続されている第６のＦＥＴと、 前記第２のインバータの出力端子と前記接地端子の間に
接続されている第７のＦＥＴと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第３のＦＥＴのゲートに接続されて
いる第３のインバータと、 入力端子が前記第２のインバータの出力端子に接続さ
れ、出力端子が前記第５のＦＥＴのゲートに接続されて
いる第４のインバータとを備え、 前記第２のＦＥＴのゲートが比較電圧入力端子に接続さ
れ、 前記第４のＦＥＴのゲートが基準電圧入力端子に接続さ
れ、 前記第１、第６、第７のＦＥＴのそれぞれのゲートが制
御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第２のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項１６】 ＦＥＴを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子および前記第２のイ
ンバータの電源側端子の接続点と電源端子の問に接続さ
れている第１のＦＥＴと、 前記第１のインバータの出力端子と接地端子の間に直列
接続されている第２のＦＥＴおよび第３のＦＥＴと、 前記第２のインバータの出力端子と前記接地端子の間に
直列接続されている第４のＦＥＴと第５のＦＥＴと、 前記第１のインバータの出力端子と前記接地端子の間に
接続されている第６のＦＥＴと、 前記第２のインバータの出力端子と前記接地端子の間に
接続されている第７のＦＥＴと、 前記第２のＦＥＴと前記第３のＦＥＴの接続点と前記第
３のＦＥＴのゲートの間に接続されている第１の容量素
子と、 前記第４のＦＥＴと前記第５のＦＥＴの接続点と前記第
５のＦＥＴのゲートの間に接続されている第２の容量素
子とを備え、 前記第２のＦＥＴのゲートが比較電圧入力端子に接続さ
れ、 前記第４のＦＥＴのゲートが基準電圧入力端子に接続さ
れ、 前記第１、第３、第５、第６、第７のＦＥＴのそれぞれ
のゲートが制御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第２のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項１７】 ＦＥＴを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子および前記第２のイ
ンバータの電源側端子の接続点と電源端子の間に接続さ
れている第１のＦＥＴと、 前記第１のインバータの出力端子と接地端子の間に直列
接続されている第２のＦＥＴおよび第３のＦＥＴと、 前記第２のインバータの出力端子と前記接地端子の間に
直列接続されている第４のＦＥＴおよび第５のＦＥＴ
と、 前記第１のインバータの出力端子と前記接地端子の間に
接続されている第６のＦＥＴと、 前記第２のインバータの出力端子と前記接地端子の間に
接続されている第７のＦＥＴと、 前記第２のＦＥＴと前記第３のＦＥＴの接続点と、前記
第４のＦＥＴと前記第５のＦＥＴの接続点の間に、直列
接続されている第３の容量素子および第４の容量素子
と、 入力端子が前記第３のＦＥＴのゲートに接続された第５
のインバータと、 入力端子が前記第５のインバータに接続され、出力端子
が前記第３の容量素子と第４の容量素子の接続点に接続
されている第６のインバータと、 を備え、 前記第２のＦＥＴのゲートが比較電圧入力端子に接続さ
れ、 前記第４のＦＥＴのゲートが基準電圧入力端子に接続さ
れ、 前記第１、第３、第５、第６、第７のＦＥＴのそれぞれ
のゲートが制御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第２のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項１８】 電界効果トランジスタを用いる回路に
おいて、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子と前記第２のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された２つの電源側端子と電源との間に接続されている
第１のトランジスタと、 前記第１のインバータの出力端子と接地端子との間に互
いに直列に接続されている第２のトランジスタと第３の
トランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第４のトランジスタと第
５のトランジスタと、 前記第１のインバータの出力端子と前記接地端子との間
に直列に接続されている第６のトランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に直列に接続されている第７のトランジスタと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第３のトランジスタのゲートに接続
されている第３のインバータと、 入力端子が前記第２のインバータの出力端子に接続さ
れ、出力端子が前記第５のトランジスタのゲートに接続
されている第４のインバータとを有し、前記第２のトラ
ンジスタのゲートが比較電圧入力端子であり、第４のト
ランジスタのゲートが基準電圧入力端子であり、前記第
１、第６、第７のトランジスタのそれぞれのゲートが制
御信号入力端子であり、比較入力電圧が基準電圧よりも
大きいか小さいかを比較し、前記第２のインバータの出
力端子が電圧比較器の出力端子であることを特徴とする
電圧比較器。 - 【請求項１９】 電界効果トランジスタを用いる回路に
おいて、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子と前記第２のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された２つの電源側端子と電源との間に接続されている
第１のトランジスタと、 前記第１のインバータの出力端子と接地端子との間に互
いに直列に接続されている第２のトランジスタと第３の
トランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第４のトランジスタと第
５のトランジスタと、 前記第１のインバータの出力端子と前記接地端子との間
に直列に接続されている第６のトランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に直列に接続されている第７のトランジスタと、 前記第２のトランジスタと前記第３のトランジスタとの
接続点と、前記第３のトランジスタのゲートとの間に接
続されている第１の容量と、 前記第４のトランジスタと前記第５のトランジスタとの
接続点と、前記第５のトランジスタのゲートとの間に接
続されている第２の容量とを有し、前記第２のトランジ
スタのゲートが比較電圧入力端子であり、第４のトラン
ジスタのゲートが基準電圧入力端子であり、前記第１、
第３、第５、第６、第７のトランジスタのそれぞれのゲ
ートが制御信号入力端子であり、比較入力電圧が基準電
圧よりも大きいか小さいかを比較し、前記第２のインバ
ータの出力端子が電圧比較器の出力端子であることを特
徴とする電圧比較器。 - 【請求項２０】 電界効果トランジスタを用いる回路に
おいて、 第１のインバータと、 入力端子が前記第１のインバータの出力端子に接続さ
れ、出力端子が前記第１のインバータの入力端子に接続
されている第２のインバータと、 前記第１のインバータの電源側端子と前記第２のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された２つの電源側端子と電源との間に接続されている
第１のトランジスタと、 前記第１のインバータの出力端子と接地端子との間に互
いに直列に接続されている第２のトランジスタと第３の
トランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第４のトランジスタと第
５のトランジスタと、 前記第１のインバータの出力端子と前記接地端子との間
に直列に接続されている第６のトランジスタと、 前記第２のインバータの出力端子と前記接地端子との間
に直列に接続されている第７のトランジスタと、 前記第２のトランジスタと前記第３のトランジスタとの
接続点と、前記第４のトランジスタと前記第５のトラン
ジスタとの接続点との間に、互いに直列に接続されてい
る第３の容量と第４の容量と、 入力端子が前記第３のトランジスタのゲートに接続さ
れ、出力端子が前記第３の容量と第４の容量との接続点
に接続され、互いに直列に接続されている第５のインバ
ータと第６のインバータとを有し、前記第２のトランジ
スタのゲートが比較電圧入力端子であり、第４のトラン
ジスタのゲートが基準電圧入力端子であり、前記第１、
第３、第５、第６、第７のトランジスタのそれぞれのゲ
ートが制御信号入力端子であり、比較入力電圧が基準電
圧よりも大きいか小さいかを比較し、前記第２のインバ
ータの出力端子が電圧比較器の出力端子であることを特
徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30082599A JP3519650B2 (ja) | 1998-10-23 | 1999-10-22 | 電圧比較器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32002198 | 1998-10-23 | ||
| JP10-320021 | 1998-10-23 | ||
| JP30082599A JP3519650B2 (ja) | 1998-10-23 | 1999-10-22 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196421A true JP2000196421A (ja) | 2000-07-14 |
| JP3519650B2 JP3519650B2 (ja) | 2004-04-19 |
Family
ID=26562474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30082599A Expired - Lifetime JP3519650B2 (ja) | 1998-10-23 | 1999-10-22 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3519650B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062627A (ja) * | 2008-09-01 | 2010-03-18 | New Japan Radio Co Ltd | コンパレータ回路 |
| JP2012227588A (ja) * | 2011-04-15 | 2012-11-15 | Fujitsu Semiconductor Ltd | 比較回路及びアナログデジタル変換回路 |
| CN110784196A (zh) * | 2019-10-29 | 2020-02-11 | 湖南国科微电子股份有限公司 | 一种高精度比较器及一种集成芯片 |
| JPWO2020104885A1 (ja) * | 2018-11-22 | 2021-11-04 | 株式会社半導体エネルギー研究所 | 二次電池の異常検知装置、および、半導体装置 |
-
1999
- 1999-10-22 JP JP30082599A patent/JP3519650B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062627A (ja) * | 2008-09-01 | 2010-03-18 | New Japan Radio Co Ltd | コンパレータ回路 |
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| JP7352568B2 (ja) | 2018-11-22 | 2023-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11973198B2 (en) | 2018-11-22 | 2024-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Device detecting abnormality of secondary battery and semiconductor device |
| CN110784196A (zh) * | 2019-10-29 | 2020-02-11 | 湖南国科微电子股份有限公司 | 一种高精度比较器及一种集成芯片 |
| CN110784196B (zh) * | 2019-10-29 | 2024-04-16 | 湖南国科微电子股份有限公司 | 一种高精度比较器及一种集成芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3519650B2 (ja) | 2004-04-19 |
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