JP2000196421A - 電圧比較器 - Google Patents
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Abstract
大小を比較する。 【解決手段】 正帰還回路121のインバータI2の入
力端子Aと接地電位GNDの接続端子116の間にトラ
ンジスタT6(第1のリセット回路)を設けるととも
に、正帰還回路121のインバータI1の入力端子Bと
接地電位GNDの接続端子116の間にトランジスタT
7(第2のリセット回路)を設け、これらトランジスタ
T6,T7のゲートに制御信号TCを供給することによ
り初期化期間において入力端子A,Bの電位Va,Vb
を接地電位まで放電する。
Description
スタを用いて基準電圧と比較電圧との大小を比較する電
圧比較器に関するものである。
を用いて基準電圧と比較電圧との大小を比較する電圧比
較器として、図7に示すような、正帰還型の電圧比較器
が提案されている(例えば、特開平7−154216号
公報など参照)。同図において、電圧比較器201は、
PMOS電界効果トランジスタT52〜T56、NMO
S電界効果トランジスタT51,およびインバータI5
1〜I54とから構成されている。なお、以下では、P
MOS電界効果トランジスタ、NMOS電界効果トラン
ジスタを、必要な場合以外には、単に「トランジスタ」
という。
ランジスタT61およびPMOS電界効果トランジスタ
T62から構成されており、インバータI52は、NM
OS電界効果トランジスタT71およびPMOS電界効
果トランジスタT72から構成されている。インバータ
I51の電源側端子はインバータI52の電源側端子と
接続され、これら電源側端子の接続点と電源電圧VDD
の電源側端子215の間にトランジスタT51が接続さ
れている。同様に、インバータI51の接地側端子はイ
ンバータI52の接地側端子と接続され、これら接地側
端子の接続点と接地電圧GNDの接地端子216の間に
トランジスタT56が接続されている。
I52の入力端子Aに接続され、インバータI52の出
力端子はインバータI51の入力端子Bに接続され、こ
れらインバータI51,I52から正帰還回路が構成さ
れている。インバータI52の出力端子は、正帰還型の
電圧比較器201の出力端子Voutとなっている。イ
ンバータI52の入力端子Aと接地端子216との間に
は、トランジスタT52とトランジスタT53が直列接
続され、このトランジスタT52のゲートが比較電圧V
inの入力端子211となっている。
地端子216との間にトランジスタT54とトランジス
タT55が接続され、このトランジスタT54のゲート
が基準電圧Vrefの入力端子212となっている。イ
ンバータI53の入力はインバータI52の入力端子A
に接続され、その出力はトランジスタT53のゲートに
接続されている。インバータI54の入力はインバータ
I51の入力端子Bに接続され、その出力はトランジス
タT54のゲートに接続されている。
おいて、まず、相補な制御信号CLp,CLnを制御し
てトランジスタT51,T56をオフすると、トランジ
スタT61,T62,T71,T72には電流が流れ
ず、入力端子A,Bはフローティング状態になる。ここ
で比較動作時には、比較電圧Vinと基準電圧Vref
にはトランジスタT52,T54をオンさせる電位が供
給されるので、入力端子A,Bの電位が、トランジスタ
T52,T53,T54,T55を介して放電され、そ
れぞれ接地電位GNDとなる。
御してトランジスタT51,T56をオンすると、トラ
ンジスタT61,T62,T71,T72に電流が流
れ、インバータI51とインバータI52とが動作状態
になる。これにより、インバータI51,I52からな
る正帰還回路の正帰還パスが形成される。
成直後において、いずれも接地電位GNDなので、入力
端子A,BのうちトランジスタT52,T54のオン抵
抗が高い方が電源電位VDD、オン抵抗の低い方が接地
電位GNDとなる。ここで、図7のように、トランジス
タT52,T54にNMOSトランジスタを用いた場
合、オン抵抗はゲート電圧に反比例するため、オン抵抗
の大小は比較電圧Vinと基準電圧Vrefの大小と等
価となり、比較電圧Vinと基準電圧Vrefを比較す
ることができる。
Bに前回の比較動作による電位が残っていた場合、次の
電圧比較のために入力された比較電圧Vinあるいは基
準電圧Vrefに誤差が生じ、正確な電圧比較ができな
い。このため電圧比較器202では、電圧比較を連続し
て行う場合、前述したように、制御信号CLp,CLn
を制御してトランジスタT51,T56をオフすること
により、入力端子A,Bの電位を接地電位GNDまで十
分放電した後、次の電圧比較を開始するものとなってい
る。
オフすると、入力端子A,Bの配線容量に蓄積されてい
る電荷は、トランジスタT52,T53,T54,T5
5を経由して放電される。しかし、比較電圧Vinおよ
び基準電圧Vrefの電圧値に応じて、トランジスタT
52,T54のオン抵抗が変化するため、オン抵抗があ
る程度大きい場合は、次の比較動作のための準備として
入力端子A,Bの電位を接地電位GNDまで低下させる
のに時間がかかり、比較動作を高速に繰り返すことがで
きないという問題点があった。本発明はこのような課題
を解決するためのものであり、短い間隔で連続して基準
電圧と比較電圧との大小を比較できる電圧比較器を提供
することを目的とするものである。
るために、本発明による電圧比較器は、正帰還路回路を
構成する第2のインバータの入力端子と接地端子の間に
第1のリセット回路を設けるとともに、正帰還路回路を
構成する第1のインバータの入力端子と接地端子の間に
第2のリセット回路を設け、制御信号が初期化期間を示
す場合はこれら第1および第2のリセット回路を動作さ
せて、第2のインバータの入力端子の第1の電位および
第1のインバータの入力端子の第2の電位を、それぞれ
接地電位まで放電するようにしたものである。
して説明する。図1は、本発明の第1の実施の形態であ
る電圧比較器101を示す回路図である。正帰還型の電
圧比較器101は、PMOS電界効果トランジスタT1
と、インバータI1(第1のインバータ)およびインバ
ータI2(第2のインバータ)と、NMOS電界効果ト
ランジスタT2〜T7と、インバータI3(第3のイン
バータ)およびインバータI4(第4のインバータ)と
で構成されている。以下では、PMOS電界効果トラン
ジスタ(PMOSFET)、NMOS電界効果トランジ
スタ(NMOSFET)を、必要な場合以外には、単に
「トランジスタ」という。
ンジスタT11とNMOS電界効果トランジスタT12
から構成され、インバータI2は、PMOS電界効果ト
ランジスタT21とNMOS電界効果トランジスタT2
2から構成されている。インバータI1の出力端子はイ
ンバータI2の入力端子Aに接続され、インバータI2
の出力端子はインバータI1の入力端子Bに接続され、
これらインバータI1,I2から正帰還回路122が構
成されている。
I2の電源側端子と接続され、その接続点と電源電圧V
DDの接続端子115(電源端子)との間に、トランジ
スタT1が直列に接続されており、このトランジスタT
1のゲートに制御信号TCの入力端子114が接続され
ている。このトランジスタT1により、インバータI
1,I2への電源供給を制御する制御回路121が構成
されている。インバータI1の接地側端子はインバータ
I2の接地側端子と接続され、その接続点と接地電位G
NDの接続端子116(接地端子)とが接続されてい
る。
I1の出力端子)はトランジスタT2のドレインに接続
され、このトランジスタT2のゲートは比較電圧Vin
の入力端子111に接続されている。トランジスタT2
のソースはトランジスタT3のドレインに接続され、ト
ランジスタT3のソースは接地電位GNDの接続端子1
16に接続されている。さらに、インバータI3の入力
端子はインバータI2の入力端子Aに接続され、インバ
ータI3の出力端子はトランジスタT3のゲートに接続
されている。
I2の出力端子)はトランジスタT4のドレインに接続
され、このトランジスタT4のゲートは基準電圧Vre
fの入力端子112に接続されている。トランジスタT
4のソースはトランジスタT5のドレインに接続され、
トランジスタT5のソースは接地電位GNDの接続端子
116に接続されている。さらに、インバータI4の入
力端子はインバータI1の入力端子Bに接続され、イン
バータI5の出力端子はトランジスタT5のゲートに接
続されている。
バータI3から、比較電圧Vin側の入力回路123
(第1の入力回路)が構成されている。またトランジス
タT4,T5およびインバータI4から、基準電圧Vr
ef側の入力回路124(第2の入力回路)が構成され
ている。そして、インバータI1の入力端子B(インバ
ータI2の出力端子)が電圧比較器101の出力Vou
tの出力端子113に接続されている。
NDの接続端子116との間にはトランジスタT6が接
続され、インバータI1の入力端子Bと接地端子GND
との間にはトランジスタT7が接続され、トランジスタ
T6,T7のゲートが制御信号TCの入力端子114に
接続されている。このトランジスタT6からリセット回
路125(第1のリセット回路)が構成され、トランジ
スタT7からリセット回路126(第2のリセット回
路)が構成されている。
の動作について説明する。図2は電圧比較器101の動
作を示すタイミングチャートである。まず、時刻t1に
おいて、制御信号TCが電源電圧VDDレベルに制御さ
れて初期化期間が開始された場合、トランジスタT1が
オフになるとともにトランジスタT6,T7はオンにな
る。これにより、インバータI2,I1の入力端子A,
Bの電位Va,Vbは、トランジスタT6,T7によっ
て放電され、接地電位GNDになる。
子A,Bは接地電位GNDレベルであるので、インバー
タI3,I4の出力信号は電源電圧VDDレベルにな
り、トランジスタT3,T5がオンする。比較動作時、
比較電圧Vinと基準電圧Vrefとして、トランジス
タT2,T4をオンさせる電位が供給されるが、トラン
ジスタT1がオフ状態にあるので、電圧比較器101に
は電流が流れず、電圧比較器101は動作しない。この
状態が初期状態である。
地電位GNDレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタT1がオンになるとともに、ト
ランジスタT6、トランジスタT7がオフになる。これ
により、トランジスタT11,T21,T12,T22
に電流が流れ、インバータI1,I2が動作状態にな
り、正帰還回路の正帰還パスが形成される。
T1→T11→T2→T3→接地電位GNDの経路と、
電源電圧VDD→トランジスタT1→T21→T4→T
5→接地電位GNDの経路とに電流が流れ、入力端子
A,Bの電位Va,Vbがそれぞれ上昇する。ここで、
比較電圧Vinおよび基準電圧Vrefの違いに応じ
て、トランジスタT2,T4のオン抵抗も異なるため、
電位Va,Vbのうちオン抵抗の高い方の電位が高くな
る。
n>基準電圧Vrefの場合は、トランジスタT2に比
較してトランジスタT4のオン抵抗が高く、電位Vaよ
り電位Vbの方が高くなる。したがって、インバータI
1,I2は正帰還の関係にあるので、入力端子A,Bの
わずかな電位差が増幅され、これら電位Va,Vbの電
位差がある程度大きくなった時点、すなわち時刻t3に
正帰還パスが動作し、電位Va,Vbの一方が電源電圧
VDDレベルとなり、他方が接地電位GNDレベルとな
る。
Va,Vbが電源電圧VDDになった方において、電源
電圧VDD→トランジスタT1→T21→T4→T5→
接地電位GNDの経路、または電源電圧VDD→トラン
ジスタT1→T11→T2→T3→接地電位GNDの経
路が形成される。しかし、電位Va,Vbのうち電源電
圧VDDになった側のインバータI3,I4の出力が接
地電位GNDレベルになるため、トランジスタT3また
はトランジスタT4がオフになり、これら経路を流れる
直流電流が阻止される。
Vbの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Vaが接地電位GNDと
なり、高い方の電位Vbが電源電位VDDとなる。した
がって、この電位Vbが電圧比較器101の出力Vou
tとなり、比較電圧Vin>基準電圧Vrefを示す電
源電圧VDDレベルが出力端子113から出力される。
比較電圧入力端子Vinと出力端子Aとが、トランジス
タT2によって分離され、また、基準電圧入力端子Vr
efと出力端子Bとが、トランジスタT4によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
め、時刻t4において、制御信号TCを制御して、電圧
比較器101全体を初期状態に移行させる。時刻t4に
おいて、制御信号TCを電源電圧VDDとした場合、ト
ランジスタT1がオフとなり、インバータI1,I2へ
の電源供給が停止されるため、入力端子Va,Vbはフ
ローティング状態となる。しかし、制御信号TCが電源
電圧VDDへ変化した時点で、トランジスタT6,T7
がともにオンとなるため、電位Va,Vbがトランジス
タT6,T7を介して接地電位GNDまで放電される。
トには、制御信号TCとして十分に高い電源電圧VDD
が供給されるため、通常、電源電圧VDDより低い比較
電圧Vinや基準電圧Vrefがゲートに供給されてい
るトランジスタT2,T4のオン抵抗に比較して、十分
小さいオン抵抗となる。したがって、これらトランジス
タT2,T4を介して電位Va,Vbを放電する場合と
比較して、トランジスタT6,T7により短時間で確実
に電位Va,Vbが接地電位GNDで放電される。
あり、波形31は本発明を適用してトランジスタT7を
介して放電した場合の電位Vbの変化、波形32は従来
と同様にトランジスタT54(図7参照)を介して放電
した場合の電位Vbの変化を示している。この図からわ
かるように、従来の波形32では、制御信号TCの立ち
上がりから大きく遅れて(この例では約2ns)、電位
Vbが接地電位GNDまで低下しているのに比較して、
本発明の波形31によれば制御信号TC立ち上がりから
ほとんど遅れることなく(この例では約0.5ns)、
電位Vbが接地電位GNDまで低下している。
Cを立ち上げてから、電位Va,Vbが接地電位GND
レベルまで低下するのに要する時間、すなわち次の電圧
比較動作の準備に要する時間を大幅に短縮でき、極めて
短い時間で繰り返し電圧比較動作を行うことができる。
施の形態について説明する。図4は、本発明の第2の実
施の形態である電圧比較器102を示す回路図である。
前述の第1の実施の形態(図1参照)による電圧比較器
101では、基準電圧Vrefと入力電圧Vinが、N
MOSFETのしきい値電圧Vth以下の場合、トラン
ジスタT2,T4が常にオフとなる。したがって、接地
電位GNDレベルから閾値電圧Vtnまでの間の基準電
圧Vrefや入力電圧Vinについては電圧比較するこ
とができない。
の実施の形態による電圧比較器101おいて、トランジ
スタT2のソースとトランジスタT3のゲートとの間に
容量素子C1を設けるとともに、インバータI3を削除
してトランジスタT3のゲートを制御信号TCの接続端
子114に接続したものである。また、トランジスタT
4のソースとトランジスタT5のゲートとの間に容量素
子C2を設けるとともに、インバータI4を削除してト
ランジスタT5のゲートを制御信号TCの接続端子11
4に接続したものである。
素子C1から、比較電圧Vin側の入力回路123A
(第1の入力回路)が構成されている。またトランジス
タT4,T5および容量素子C2から、基準電圧Vre
f側の入力回路124A(第2の入力回路)が構成され
ている。
の動作について説明する。図5は電圧比較器102の動
作を示すタイミングチャートである。まず、時刻t1に
おいて、制御信号TCが電源電圧VDDレベルに制御さ
れて初期化期間が開始された場合、トランジスタT1が
オフになるとともにトランジスタT6,T7はオンにな
る。これにより、インバータI2,I1の入力端子A,
Bの電位Va,Vbは、トランジスタT6,T7によっ
て放電され、接地電位GNDになる。
るので、トランジスタT3,T5がオンし、トランジス
タT2と容量素子C1との接続点Cの電位Vc、および
トランジスタT4と容量素子C2との接続点Dの電位V
dは、ともに接地電位GNDレベルである。したがっ
て、容量素子C1,C2の両端には電源電圧VDD分の
電荷が充電される。比較動作時、比較電圧Vinと基準
電圧Vrefとして、トランジスタT2,T4をオンさ
せる電位が供給されるが、トランジスタT1がオフ状態
にあるので、電圧比較器102には電流が流れず、電圧
比較器102は動作しない。この状態が初期状態であ
る。
地電位GNDレベルに制御されて比較動作期間が開始さ
れた場合、トランジスタT1がオンになるとともに、ト
ランジスタT6、トランジスタT7がオフになる。これ
により、トランジスタT11,T21,T12,T22
に電流が流れ、インバータI1,I2が動作状態にな
り、正帰還回路の正帰還パスが形成される。
するため、初期状態で接地電位GNDレベルであった電
位Vc,Vdは、制御信号TCが接地電位GNDレベル
となったため、容量素子C1,C2のブートストラップ
作用により、−VDDレベルまで一旦低下する。そし
て、トランジスタT3において接続点C側端子の電位が
接地電位GND側端子の電位より低くなって接続点C側
端子がソースとなるので、接続点Cと基板との間は順方
向のPN接合になり、このPN接合を介して接続点Cの
電位VcがPN接合の順方向オン電圧Vthまで放電さ
れる。したがって、トランジスタT5でも同様の動作と
なり、電位Vc,Vdは−Vthに保持される。
は、接続点C,Dすなわちソース電位が−Vthである
ことから、それらゲート電位がほぼ接地電位GNDレベ
ルでトランジスタT2,T4がオンすることになる。し
たがって、接地電位GNDレベルに近い電位の比較電圧
Vinおよび基準電圧Vrefが入力されている場合で
も、電源電圧VDD→トランジスタT1→T11→T2
→容量素子C1(−Vth)の経路と、電源電圧VDD
→トランジスタT1→T21→T4→容量素子C2(−
Vth)の経路とに電流が流れ、入力端子A,Bの電位
Va,Vbがそれぞれ上昇する。
refの違いに応じて、トランジスタT2,T4のオン
抵抗も異なるため、電位Va,Vbのうちオン抵抗の高
い方の電位が高くなる。例えば、図5に示すように、比
較電圧Vin>基準電圧Vrefの場合は、トランジス
タT2に比較してトランジスタT4のオン抵抗が高く、
電位Vaより電位Vbの方が高くなる。
還の関係にあるので、入力端子A,Bのわずかな電位差
が増幅され、これら電位Va,Vbの電位差がある程度
大きくなった時点、すなわち時刻t3に正帰還パスが動
作し、電位Va,Vbの一方が電源電圧VDDレベルと
なり、他方が接地電位GNDレベルとなる。
Va,Vbが電源電圧VDDになった方において、電源
電圧VDD→トランジスタT1→T21→T4→容量素
子C1の経路、または電源電圧VDD→トランジスタT
1→T11→T2→容量素子C2の経路が形成される。
しかし接続点Cまたは接続点Dが電源電圧VDDレベル
まで充電されると、この充電電流が流れなくなる。
Vbの電位差がある程度大きくなったため、これら電位
差が増幅されて、低い方の電位Vaが接地電位GNDと
なり、高い方の電位Vbが電源電位VDDとなる。した
がって、この電位Vbが電圧比較器101の出力Vou
tとなり、比較電圧Vin>基準電圧Vrefを示す電
源電圧VDDレベルが出力端子113から出力される。
比較電圧入力端子Vinと出力端子Aとが、トランジス
タT2によって分離され、また、基準電圧入力端子Vr
efと出力端子Bとが、トランジスタT4によって分離
されているので、正帰還型の電圧比較器で生じるキック
バック雑音を防止することができ、しかも高速化と低電
力化とを同時に実現することができる。
め、時刻t4において、制御信号TCを制御して、電圧
比較器101全体を初期状態に移行させる。時刻t4に
おいて、制御信号TCを電源電圧VDDとした場合は、
トランジスタT3,T5がオンするため、接続点C,D
の電位Vc,Vdは接地電位GNDレベルとなる。
ンバータI1,I2への電源供給が停止されるため、入
力端子Va,Vbはフローティング状態となる。しか
し、制御信号TCが電源電圧VDDへ変化した時点で、
トランジスタT6,T7がともにオンとなるため、電位
Va,VbがトランジスタT6,T7を介して接地電位
GNDまで放電される。
トには、制御信号TCとして十分に高い電源電圧VDD
が供給されるため、通常、電源電圧VDDより低い電
位、例えば接地電位GNDレベルに近い電位の比較電圧
Vinや基準電圧Vrefがゲートに供給されている場
合のトランジスタT2,T4のオン抵抗に比較して、十
分小さいオン抵抗となる。したがって、これらトランジ
スタT2,T4を介して電位Va,Vbを放電する場合
と比較して、トランジスタT6,T7により短時間で確
実に電位Va,Vbが接地電位GNDで放電される。
の第1の実施の形態と同様に、極めて短い時間で繰り返
し電圧比較動作を行うことができるとともに、比較電圧
Vinまたは基準電圧VrefがNMOSFETのしき
い値電圧Vth以下の場合でも正確に電圧比較すること
ができ、電圧比較器のダイナミックレンジを大幅に拡大
できる。電圧比較器102において、特に、閾値が0.
5V程度である既存のCMOSプロセスで電源電圧1V
以下で動作する電圧比較器を構成した場合、従来回路に
対して2倍以上の入力ダイナミッグレンジを確保するこ
とができる。
24Aは、第1の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図7に示した従来
の電圧比較器201に適用した場合でも、比較電圧Vi
nまたは基準電圧VrefがNMOSFETのしきい値
電圧Vth以下の場合でも正確に電圧比較することがで
き、電圧比較器のダイナミックレンジを大幅に拡大でき
る。
施の形態について説明する。図6は、本発明の第3の実
施の形態である電圧比較器103を示す回路図である。
前述の第2の実施の形態(図4参照)による電圧比較器
102では、接続点C,Dと制御信号TCとの間に容量
素子C1,C2を設けた場合を例として説明した。
代わりに、容量素子C3,C4を設けるとともにインバ
ータI5,I6からなるバッファ回路126を設け、こ
のバッファ回路で容量素子C3,C4を駆動するように
したものである。インバータI5の入力は制御信号TC
の接続端子114に接続され、インバータI5の出力は
インバータI6の入力に接続され、インバータI6の出
力に容量素子C3,C4の一方の端子がそれぞれ接続さ
れている。そして、容量素子C3,C4の他方の端子
は、それぞれ接続点C,Dに接続されている。
C3およびバッファ回路126から、比較電圧Vin側
の入力回路123B(第1の入力回路)が構成されてい
る。またトランジスタT4,T5,容量素子C2および
バッファ回路から、基準電圧Vref側の入力回路12
4B(第2の入力回路)が構成されている。これによ
り、前述した第2の実施の形態による電圧比較器102
と同様に、容量素子C3,C4には、制御信号TCと同
相の信号が供給されることになり、図5と同様の動作を
行う。
比較電圧Vinまたは基準電圧VrefがNMOSFE
Tのしきい値電圧Vth以下の場合でも正確に電圧比較
することができ、電圧比較器のダイナミックレンジを大
幅に拡大できる。また、インバータI5,I6により、
制御信号TCの入力端子114から分離された形となる
ため、本実施の形態による電圧比較器103によれば、
制御信号端子TCから見た入力負荷を小さくすることが
できるとともに、低インピーダンスで容量素子C3,C
4を駆動でき、正確で高速な比較動作を実現できる。
24Bは、第1の実施の形態に対して必要に応じていず
れか一方だけを適用してもよく、また図7に示した従来
の電圧比較器201に適用した場合でも、前述と同様
に、電圧比較器のダイナミックレンジを大幅に拡大でき
るとともに、正確で高速な比較動作を実現できる。
路回路を構成する第2のインバータの入力端子と接地端
子の間に第1のリセット回路を設けるとともに、正帰還
路回路を構成する第1のインバータの入力端子と接地端
子の間に第2のリセット回路を設け、制御信号が初期化
期間を示す場合はこれら第1および第2のリセット回路
を動作させて、第2のインバータの入力端子の第1の電
位および第1のインバータの入力端子の第2の電位を、
それぞれ接地電位まで放電するようにしたので、初期化
期間の開始から第1および第2の電位が接地電位まで低
下するのに要する時間、すなわち次の電圧比較動作の準
備に要する時間を大幅に短縮でき、極めて短い時間で繰
り返し電圧比較動作を行うことができる。
101を示す回路図である。
ャートである。
を示す回路図である。
ャートである。
を示す回路図である。
る。
子、112…基準電圧接続端子、113…出力端子、1
14…制御信号接続端子、115…電源電圧接続端子、
116…接地電位接続端子、120…制御回路、121
…正帰還回路、122,122A,122B…入力回路
(第1の入力回路)、123,123A,123B…入
力回路(第2の入力回路)、124…リセット回路(第
1のリセット回路)、125…リセット回路(第2のリ
セット回路)、126…バッファ回路、I1〜I6…イ
ンバータ、T1,T11,T21…PMOSFET、T
2〜T7,T12,T22…NMOSFET、C1〜C
4…容量素子、A…インバータI2の入力端子、B…イ
ンバータI3の入力端子、C…接続点(トランジスタT
2のソース)、D…接続点(トランジスタT4のソー
ス)、VDD…電源電圧、GND…接地電位、Vin…
比較電圧、Vref…基準電圧、Vout…出力電圧、
TC…制御信号、Va…入力端子Aの電位、Vb…入力
端子Bの電位、Vc…接続点Cの電位、Vd…接続点D
の電位、Vtc…制御信号電位。
Claims (20)
- 【請求項1】 一方の入力端子が他方の出力端子と相互
に接続されている第1および第2のインバータを有し、
第1のインバータの入力端子の電位と第2のインバータ
の入力端子の電位とを比較し、その比較結果を前記第2
のインバータの出力端子から出力する正帰還回路と、 入力された比較電圧に応じた第1の電位を前記第2のイ
ンバータの入力端子へ供給する第1の入力回路と、 入力された基準電圧に応じた第2の電位を前記第1のイ
ンバータの入力端子へ供給する第2の入力回路と、 前記正帰還回路の電源端子と電源端子の間に接続され、
入力された制御信号が比較動作期間を示す場合は前記正
帰還回路へ電源電圧を供給することにより前記正帰還回
路による前記第1の電位と前記第2の電位との電圧比較
動作を実行し、前記制御信号が初期化期間を示す場合は
前記正帰還回路に対する前記電源電圧の供給を停止して
初期状態とする制御回路と、 前記第2のインバータの入力端子と接地端子の間に設け
られ、前記制御信号が前記初期化期間を示す場合は前記
第1の電位を接地電位まで放電する第1のリセット回路
と、 前記第1のインバータの入力端子と接地端子の間に設け
られ、前記制御信号が前記初期化期間を示す場合は前記
第2の電位を接地電位まで放電する第2のリセット回路
とを備えることを特徴とする電圧比較器。 - 【請求項2】 請求項1記載の電圧比較器において、 前記制御回路は、前記正帰還回路と前記電源端子の間に
接続され、ゲートに前記制御信号が供給される第1のM
OSFETを有することを特徴とする電圧比較器。 - 【請求項3】 請求項1記載の電圧比較器において、 前記第1のリセット回路は、前記第2のインバータの入
力端子と前記接地端子の間に接続され、ゲートに前記制
御信号が供給されるMOSFETを有することを特徴と
する電圧比較器。 - 【請求項4】 請求項1記載の電圧比較器において、 前記第2のリセット回路は、前記第1のインバータの入
力端子と前記接地端子の間に接続され、ゲートに前記制
御信号が供給されるMOSFETを有することを特徴と
する電圧比較器。 - 【請求項5】 請求項1記載の電圧比較器において、 前記第1の入力回路は、入力が前記第2のインバータの
入力端子に接続された第3のインバータと、前記第2の
インバータの入力端子と前記接地端子の間に直列接続さ
れた第2のMOSFETおよび第3のMOSFETとを
有し、前記第2のMOSFETのゲートに前記比較電圧
が供給され、前記第3のMOSFETのゲートに前記第
3のインバータの出力が接続されていることを特徴とす
る電圧比較器。 - 【請求項6】 請求項1記載の電圧比較器において、 前記第2の入力回路は、入力が前記第1のインバータの
入力端子に接続された第4のインバータと、前記第1の
インバータの入力端子と前記接地端子の間に直列接続さ
れた第4のMOSFETおよび第5のMOSFETとを
有し、前記第4のMOSFETのゲートに前記比較電圧
が供給され、前記第5のMOSFETのゲートに前記第
4のインバータの出力が接続されていることを特徴とす
る電圧比較器。 - 【請求項7】 請求項1記載の電圧比較器において、 前記第1の入力回路は、前記第2のインバータの入力端
子と接地端子の間に直列接続された第2のMOSFET
および第3のMOSFETと、前記第2のMOSFET
および前記第3のMOSFETの接続点と前記第3のM
OSFETのゲートの間に接続された第1の容量素子と
を有し、前記第2のMOSFETのゲートに前記比較電
圧が供給され、前記第3のMOSFETのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項8】 請求項1記載の電圧比較器において、 前記第2の入力回路は、前記第1のインバータの入力端
子と接地端子の間に直列接続された第4のMOSFET
および第5のMOSFETと、前記第4のMOSFET
および前記第5のMOSFETの接続点と前記第5のM
OSFETのゲートの間に接続された第2の容量素子と
を有し、前記第5のMOSFETのゲートに前記基準電
圧が供給され、前記第5のMOSFETのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項9】 請求項1記載の電圧比較器において、 前記第1の入力回路は、前記第2のインバータの入力端
子と接地端子の間に直列接続された第2のMOSFET
および第3のMOSFETと、入力に前記制御信号が供
給されるバッファ回路と、前記第2のMOSFETおよ
び前記第3のMOSFETの接続点と前記バッファ回路
の出力の間に接続された第3容量素子とを有し、前記第
2のMOSFETのゲートに前記比較電圧が供給され、
前記第3のMOSFETのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項10】 請求項1記載の電圧比較器において、 前記第2の入力回路は、前記第1のインバータの入力端
子と接地端子の間に直列接続された第4のMOSFET
および第5のMOSFETと、入力に前記制御信号が供
給されるバッファ回路と、前記第4のMOSFETおよ
び前記第5のMOSFETの接続点と前記バッファ回路
の出力の間に接続された第4容量素子とを有し、前記第
4のMOSFETのゲートに前記基準電圧が供給され、
前記第5のMOSFETのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項11】 一方の入力端子が他方の出力端子と相
互に接続されている第1および第2のインバータを有
し、第1のインバータの入力端子の電位と第2のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第2のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第1の電位を前記第2のイ
ンバータの入力端子へ供給する第1の入力回路と、 入力された基準電圧に応じた第2の電位を前記第1のイ
ンバータの入力端子へ供給する第2の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第1の電位と前記第2の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第1の入力回路は、前記第2のインバータの入力端
子と接地端子の間に直列接続された第2のMOSFET
および第3のMOSFETと、前記第2のMOSFET
および前記第3のMOSFETの接続点と前記第3のM
OSFETのゲートの間に接続された第1の容量素子と
を有し、前記第2のMOSFETのゲートに前記比較電
圧が供給され、前記第3のMOSFETのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項12】 一方の入力端子が他方の出力端子と相
互に接続されている第1および第2のインバータを有
し、第1のインバータの入力端子の電位と第2のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第2のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第1の電位を前記第2のイ
ンバータの入力端子へ供給する第1の入力回路と、 入力された基準電圧に応じた第2の電位を前記第1のイ
ンバータの入力端子へ供給する第2の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第1の電位と前記第2の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第2の入力回路は、前記第1のインバータの入力端
子と接地端子の間に直列接続された第4のMOSFET
および第5のMOSFETと、前記第4のMOSFET
および前記第5のMOSFETの接続点と前記第5のM
OSFETのゲートの間に接続された第2の容量素子と
を有し、前記第5のMOSFETのゲートに前記基準電
圧が供給され、前記第5のMOSFETのゲートに前記
制御信号が供給されていることを特徴とする電圧比較
器。 - 【請求項13】 一方の入力端子が他方の出力端子と相
互に接続されている第1および第2のインバータを有
し、第1のインバータの入力端子の電位と第2のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第2のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第1の電位を前記第2のイ
ンバータの入力端子へ供給する第1の入力回路と、 入力された基準電圧に応じた第2の電位を前記第1のイ
ンバータの入力端子へ供給する第2の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第1の電位と前記第2の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第1の入力回路は、前記第2のインバータの入力端
子と接地端子の間に直列接続された第2のMOSFET
および第3のMOSFETと、入力に前記制御信号が供
給されるバッファ回路と、前記第2のMOSFETおよ
び前記第3のMOSFETの接続点と前記バッファ回路
の出力の間に接続された第3容量素子とを有し、前記第
2のMOSFETのゲートに比較電圧が供給され、前記
第3のMOSFETのゲートに前記制御信号が供給され
ていることを特徴とする電圧比較器。 - 【請求項14】 一方の入力端子が他方の出力端子と相
互に接続されている第1および第2のインバータを有
し、第1のインバータの入力端子の電位と第2のインバ
ータの入力端子の電位とを比較し、その比較結果を前記
第2のインバータの出力端子から出力する正帰還回路
と、 入力された比較電圧に応じた第1の電位を前記第2のイ
ンバータの入力端子へ供給する第1の入力回路と、 入力された基準電圧に応じた第2の電位を前記第1のイ
ンバータの入力端子へ供給する第2の入力回路と、 前記正帰還回路の電源側端子と電源端子の間に接続さ
れ、入力された制御信号が比較動作期間を示す場合は前
記正帰還回路へ電源電圧を供給することにより前記正帰
還回路による前記第1の電位と前記第2の電位との電圧
比較動作を実行し、前記制御信号が初期化期間を示す場
合は前記正帰還回路に対する前記電源電圧の供給を停止
して初期状態とする制御回路とを備え、 前記第2の入力回路は、前記第1のインバータの入力端
子と接地端子の間に直列接続された第4のMOSFET
および第5のMOSFETと、入力に前記制御信号が供
給されるバッファ回路と、前記第4のMOSFETおよ
び前記第5のMOSFETの接続点と前記バッファ回路
の出力の間に接続された第4容量素子とを有し、前記第
4のMOSFETのゲートに前記基準電圧が供給され、
前記第5のMOSFETのゲートに前記制御信号が供給
されていることを特徴とする電圧比較器。 - 【請求項15】 FETを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子および前記第2のイ
ンバータの電源側端子の接続点と電源端子の間に接続さ
れている第1のFETと、 前記第1のインバータの出力端子と前記接地端子の間に
直列接続されている第2のFETおよび第3のFET
と、 前記第2のインバータの出力端子と前記接地端子の問に
直列接続されている第4のFETおよび第5のFET
と、 前記第1のインバータの出力端子と前記接地端子の間に
接続されている第6のFETと、 前記第2のインバータの出力端子と前記接地端子の間に
接続されている第7のFETと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第3のFETのゲートに接続されて
いる第3のインバータと、 入力端子が前記第2のインバータの出力端子に接続さ
れ、出力端子が前記第5のFETのゲートに接続されて
いる第4のインバータとを備え、 前記第2のFETのゲートが比較電圧入力端子に接続さ
れ、 前記第4のFETのゲートが基準電圧入力端子に接続さ
れ、 前記第1、第6、第7のFETのそれぞれのゲートが制
御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第2のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項16】 FETを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子および前記第2のイ
ンバータの電源側端子の接続点と電源端子の問に接続さ
れている第1のFETと、 前記第1のインバータの出力端子と接地端子の間に直列
接続されている第2のFETおよび第3のFETと、 前記第2のインバータの出力端子と前記接地端子の間に
直列接続されている第4のFETと第5のFETと、 前記第1のインバータの出力端子と前記接地端子の間に
接続されている第6のFETと、 前記第2のインバータの出力端子と前記接地端子の間に
接続されている第7のFETと、 前記第2のFETと前記第3のFETの接続点と前記第
3のFETのゲートの間に接続されている第1の容量素
子と、 前記第4のFETと前記第5のFETの接続点と前記第
5のFETのゲートの間に接続されている第2の容量素
子とを備え、 前記第2のFETのゲートが比較電圧入力端子に接続さ
れ、 前記第4のFETのゲートが基準電圧入力端子に接続さ
れ、 前記第1、第3、第5、第6、第7のFETのそれぞれ
のゲートが制御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第2のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項17】 FETを用いて基準電圧と比較電圧と
の大小を比較する電圧比較器において、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子および前記第2のイ
ンバータの電源側端子の接続点と電源端子の間に接続さ
れている第1のFETと、 前記第1のインバータの出力端子と接地端子の間に直列
接続されている第2のFETおよび第3のFETと、 前記第2のインバータの出力端子と前記接地端子の間に
直列接続されている第4のFETおよび第5のFET
と、 前記第1のインバータの出力端子と前記接地端子の間に
接続されている第6のFETと、 前記第2のインバータの出力端子と前記接地端子の間に
接続されている第7のFETと、 前記第2のFETと前記第3のFETの接続点と、前記
第4のFETと前記第5のFETの接続点の間に、直列
接続されている第3の容量素子および第4の容量素子
と、 入力端子が前記第3のFETのゲートに接続された第5
のインバータと、 入力端子が前記第5のインバータに接続され、出力端子
が前記第3の容量素子と第4の容量素子の接続点に接続
されている第6のインバータと、 を備え、 前記第2のFETのゲートが比較電圧入力端子に接続さ
れ、 前記第4のFETのゲートが基準電圧入力端子に接続さ
れ、 前記第1、第3、第5、第6、第7のFETのそれぞれ
のゲートが制御信号入力端子に接続され、 前記比較入力電圧が前記基準電圧よりも大きいか小さい
かを比較し、前記第2のインバータの出力端子が電圧比
較器の出力端子に接続されていることを特徴とする電圧
比較器。 - 【請求項18】 電界効果トランジスタを用いる回路に
おいて、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子と前記第2のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された2つの電源側端子と電源との間に接続されている
第1のトランジスタと、 前記第1のインバータの出力端子と接地端子との間に互
いに直列に接続されている第2のトランジスタと第3の
トランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第4のトランジスタと第
5のトランジスタと、 前記第1のインバータの出力端子と前記接地端子との間
に直列に接続されている第6のトランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に直列に接続されている第7のトランジスタと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第3のトランジスタのゲートに接続
されている第3のインバータと、 入力端子が前記第2のインバータの出力端子に接続さ
れ、出力端子が前記第5のトランジスタのゲートに接続
されている第4のインバータとを有し、前記第2のトラ
ンジスタのゲートが比較電圧入力端子であり、第4のト
ランジスタのゲートが基準電圧入力端子であり、前記第
1、第6、第7のトランジスタのそれぞれのゲートが制
御信号入力端子であり、比較入力電圧が基準電圧よりも
大きいか小さいかを比較し、前記第2のインバータの出
力端子が電圧比較器の出力端子であることを特徴とする
電圧比較器。 - 【請求項19】 電界効果トランジスタを用いる回路に
おいて、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子と前記第2のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された2つの電源側端子と電源との間に接続されている
第1のトランジスタと、 前記第1のインバータの出力端子と接地端子との間に互
いに直列に接続されている第2のトランジスタと第3の
トランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第4のトランジスタと第
5のトランジスタと、 前記第1のインバータの出力端子と前記接地端子との間
に直列に接続されている第6のトランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に直列に接続されている第7のトランジスタと、 前記第2のトランジスタと前記第3のトランジスタとの
接続点と、前記第3のトランジスタのゲートとの間に接
続されている第1の容量と、 前記第4のトランジスタと前記第5のトランジスタとの
接続点と、前記第5のトランジスタのゲートとの間に接
続されている第2の容量とを有し、前記第2のトランジ
スタのゲートが比較電圧入力端子であり、第4のトラン
ジスタのゲートが基準電圧入力端子であり、前記第1、
第3、第5、第6、第7のトランジスタのそれぞれのゲ
ートが制御信号入力端子であり、比較入力電圧が基準電
圧よりも大きいか小さいかを比較し、前記第2のインバ
ータの出力端子が電圧比較器の出力端子であることを特
徴とする電圧比較器。 - 【請求項20】 電界効果トランジスタを用いる回路に
おいて、 第1のインバータと、 入力端子が前記第1のインバータの出力端子に接続さ
れ、出力端子が前記第1のインバータの入力端子に接続
されている第2のインバータと、 前記第1のインバータの電源側端子と前記第2のインバ
ータの電源側端子とが互いに接続され、前記互いに接続
された2つの電源側端子と電源との間に接続されている
第1のトランジスタと、 前記第1のインバータの出力端子と接地端子との間に互
いに直列に接続されている第2のトランジスタと第3の
トランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に互いに直列に接続されている第4のトランジスタと第
5のトランジスタと、 前記第1のインバータの出力端子と前記接地端子との間
に直列に接続されている第6のトランジスタと、 前記第2のインバータの出力端子と前記接地端子との間
に直列に接続されている第7のトランジスタと、 前記第2のトランジスタと前記第3のトランジスタとの
接続点と、前記第4のトランジスタと前記第5のトラン
ジスタとの接続点との間に、互いに直列に接続されてい
る第3の容量と第4の容量と、 入力端子が前記第3のトランジスタのゲートに接続さ
れ、出力端子が前記第3の容量と第4の容量との接続点
に接続され、互いに直列に接続されている第5のインバ
ータと第6のインバータとを有し、前記第2のトランジ
スタのゲートが比較電圧入力端子であり、第4のトラン
ジスタのゲートが基準電圧入力端子であり、前記第1、
第3、第5、第6、第7のトランジスタのそれぞれのゲ
ートが制御信号入力端子であり、比較入力電圧が基準電
圧よりも大きいか小さいかを比較し、前記第2のインバ
ータの出力端子が電圧比較器の出力端子であることを特
徴とする電圧比較器。
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