KR20020078801A - 출력 구동 회로 - Google Patents

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KR20020078801A KR1020010018951A KR20010018951A KR20020078801A KR 20020078801 A KR20020078801 A KR 20020078801A KR 1020010018951 A KR1020010018951 A KR 1020010018951A KR 20010018951 A KR20010018951 A KR 20010018951A KR 20020078801 A KR20020078801 A KR 20020078801A
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Abstract

본 발명은 각각 출력 단자에 연결되는 버퍼 및 드라이버 사이즈를 달리하여 x16, x8, x4의 경우마다 최적의 스피드를 얻을 수 있도록 설계한 출력 구동 회로에 관한 것으로, 인에이블 신호와 데이터 신호에 응답하여 상기 제 1, 제 2 데이터 선택 신호를 출력하는 버퍼부, 상기 제 1, 제 2 데이터 선택 신호를 받아 데이터 출력 신호를 출력하는 드라이버부를 구비한 출력 구동 회로에 있어서, 가능한 데이터 출력 형식에 따른 출력 인에이블 신호를 인가받아 제어 신호를 출력하여 동작하는 버퍼부 및 드라이버부를 선택하는 인에이블 신호 연산부를 더 구비하고, 상기 인에이블 신호 연산부의 출력단의 수만큼의 버퍼부 및 드라이버부를 구비함을 특징으로 한다.

Description

출력 구동 회로{ Circuit for Driving Output }
본 발명은 반도체 기억 소자에 관한 것으로 특히, 각각 출력 단자에 연결되는 버퍼 및 드라이버 사이즈를 달리하여 x16, x8, x4의 경우마다 최적의 스피드를얻을 수 있도록 설계한 출력 구동 회로에 관한 것이다.
일반적으로 16M 반도체 기억 소자라 할 때, 이는 16M x 1, 4M x 4, 2M x 8, 1M x 16 등, [A] x W로 표시된다.
여기서의 [A]는 어드레스(address)에 의해 선택되는 메모리의 개수(이를 Memory Depth라 부르기도 한다)를 뜻하며, W는 한 어드레스에 몇 비트의 데이터가 존재하는가를, 즉, 동시에 읽혀지거나 쓰여지는 데이터 양을 나타내므로, 결국 [A] x W는 Bit Width가 W인 셀이 [A]개 존재함을 의미한다.
이하, 첨부된 도면을 참조하여 종래의 출력 드라이버를 설명하면 다음과 같다.
도 1은 종래의 출력 드라이버를 나타낸 논리 회로도이다.
x4, x8, x16 등으로 나뉘는 기준은 데이터가 동시에 읽혀지는 비트 수이다. 이를 출력단에서 살펴보면, x4는 4개의 출력 드라이버가 구동이 되는 것이며, x8은 8개의 출력 드라이버가, x16은 16개의 출력 드라이버가 구동이 되는 것이다.
도 1과 같이, 종래의 출력 드라이버는 신호 인가부(11), 버퍼부(12), 드라이버부(13)를 포함하여 구성된다.
x4, x8, x16의 출력 방식에 관계없이, 출력 단자에 동일 출력 구동 회로가 사용되었다.
상기 버퍼부(12)는 상기 인에이블 신호를 반전하는 제 1 인버터(IV1)와, 상기 제 1 인버터(IV1)의 출력과 외부에서 인가되는 데이터 신호(DATA)를 부논리합하는 노아 게이트(NOR)와, 상기 노아 게이트(NOR)의 출력을 반전하여 제 1 데이터선택 신호를 출력하는 제 2 인버터(IV2)와, 상기 데이터 신호(DATA)와 상기 인에이블 신호(Enable)를 받아 이를 부논리곱하는 제 1 낸드 게이트(NAND1)와, 상기 제 1 낸드 게이트(NAND1)의 출력을 반전하는 제 3 인버터(IV3)로 구성된다.
상기 드라이버부(13)는 상기 제 2 인버터(IV2)의 출력에 의해 제어되어 전원 전압의 신호를 출력하는 피모스 트랜지스터(PM)와, 상기 제 3 인버터(IV3)의 출력에 의해 전원 전압 신호를 출력하는 앤모스 트랜지스터(NM)와, 상기 피모스 및 앤모스 트랜지스터(PM, NM)의 출력 노드에 연결된 출력 패드로 구성된다.
상기 종래의 출력 구동 회로의 동작은 다음과 같다.
신호 인가부(11)는 인에이블 신호(Enable)를 받아 상기 버퍼부(12)에 인가한다. 출력 구동 회로를 구동시킬 때는 하이 레벨 신호를, 구동시키지 않을 때는 로우 레벨의 신호를 인가한다.
상기 버퍼부(12)는 외부에서 인가되는 데이터 신호(DATA)와 인에이블 신호(Enable)를 받아 제 1 데이터 선택 신호(sel1)와 제 2 데이터 선택 신호(sel2)를 출력한다(여기서의 인에이블 신호는 하이 레벨).
이 때, 데이터 신호(DATA)가 하이 레벨로 인가되었을 때는 상기 제 1 데이터 선택 신호(sel1), 제 2 데이터 선택 신호(sel2)는 모두 하이 레벨로 출력된다.
반면, 데이터 신호(DATA)가 로우 레벨일 경우는 제 1 데이터 선택 신호(sel1), 제 2 데이터 선택 신호(sel2) 모두 로우 레벨로 출력된다.
상기 드라이버부(13)에서는 상기 인가된 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 받아 선택적으로 피모스 트랜지스터(PM) 또는 앤모스 트랜지스터(NM)를 동작시켜 Vcc 혹은 Vss를 데이터 출력 신호로 출력하게 된다. 이러한 드라이버부(13)의 출력은 외부에서 인가된 데이터 신호(DATA)를 반전한 레벨이다.
만일 상기 인에이블 신호(ENABLE)가 로우 레벨로 인가되면, 상기 버퍼부(12)를 통해서 제 1 데이터 선택 신호(sel1)를 하이 레벨, 제 2 데이터 선택 신호(sel2)를 로우 레벨로 출력하여 상기 드라이버부(13)는 동작을 하지 않게 된다.
그러나, 상기와 같은 종래의 출력 드라이버는 다음과 같은 문제점이 있다.
앞서 기술한 바와 같이, 종래의 출력 드라이버부는 x16, x8, x4의 경우 모두 동일 출력 구동 회로로 구동시킴으로써, x8, x4의 경우는 상기 x16의 경우와 같이, 모든 출력 구동 회로가 구동되지 않음에도 불필요한 연산이 수행되었다.
즉, 동일 출력 구동 회로로 설계되었기에, x8, x4의 경우 출력 노이즈가 줄어듦에도 속도 향상을 위해 출력 구동 회로의 크기를 조정할 방법이 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 각각 출력 단자에 연결되는 버퍼 및 드라이버 사이즈를 달리하여 x16, x8, x4의 경우마다 최적의 스피드를 얻을 수 있도록 설계한 출력 구동 회로를 제공하는 데, 그 목적이 있다.
도 1은 종래의 출력 구동 회로를 나타낸 논리 회로도
도 2는 본 발명의 출력 구동 회로를 나타낸 블럭도
도 3a는 본 발명의 x16의 연산 기능만을 가진 출력 구동 회로를 나타낸 논리 회로도
도 3b는 본 발명의 x16 및 x8의 연산 기능을 가지며, x4의 연산 기능을 가지지 않는 출력 구동 회로를 나타낸 논리 회로도
도 3c는 본 발명의 x16, x8, x4의 연산 기능을 모두 가진 출력 구동 회로를 나타낸 논리 회로도
도면의 주요 부분에 대한 부호 설명
100 : 인에이블 신호 연산부 200 : 버퍼부
300 : 드라이버부
상기와 같은 목적을 달성하기 위한 본 발명의 출력 드라이버는 인에이블 신호와 데이터 신호에 응답하여 상기 제 1, 제 2 데이터 선택 신호를 출력하는 버퍼부, 상기 제 1, 제 2 데이터 선택 신호를 받아 데이터 출력 신호를 출력하는 드라이버부를 구비한 출력 구동 회로에 있어서, 가능한 데이터 출력 형식에 따른 출력 인에이블 신호를 인가받아 제어 신호를 출력하여 동작하는 버퍼부 및 드라이버부를 선택하는 인에이블 신호 연산부를 더 구비하고, 상기 인에이블 신호 연산부의 출력단의 수만큼의 버퍼부 및 드라이버부를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 출력 구동 회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 출력 구동 회로를 나타낸 블록도이다.
도 2와 같이, 본 발명의 출력 구동 회로는 가능한 출력 형식의 출력 인에이블 신호(OE : Output Enable)를 인가받아 이를 연산하여 동작가능한 버퍼부(200)를 선택하는 제어 신호(con)를 출력하는 인에이블 신호 연산부(100)와, 상기 제어 신호(con)를 인가받아 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 출력하는 버퍼부(200)와, 상기 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 인가받아 데이터 출력 신호(data_out)를 출력하는 드라이버부(300)로 구성된다.
상기 인에이블 신호 연산부(100)가 종래의 발명과 다른 점은, 종래에 본딩 옵션으로 처리하던 출력 인에이블 신호(OE) 인가를, 가능한 출력 형식의 출력 인에이블 신호(OE)를 직접 단자에 인가받아 상기 인에이블 신호(OE)들을 연산하여 동작가능한 버퍼부(200) 및 드라이버부(300)를 선택하는 것이다.
따라서, 이러한 인에이블 신호 연산부(100)는 가능한 출력 형식, 예를 들어, x16, x8, x4 등에 따라 그 구성은 달라질 수 있다.
이하의 출력 구동 회로의 실시례는 x16, x8, x4의 데이터 출력 형식이 가능한 반도체 기억 소자에 대해서이다.
도 2와 같이, 본 발명의 출력 구동 회로는 x16, x8, x4 인에이블 출력 신호(x16 OE, x8 OE, x4 OE)를 인가받아 이를 연산하여 동작가능한 버퍼부(200)를 선택하는 제어 신호(con)를 출력하는 인에이블 신호 연산부(100)와, 상기 제어 신호(con)를 인가받아 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 출력하는 버퍼부(200)와, 상기 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 인가받아 데이터 출력 신호(data_out)를 출력하는 드라이버부(300)로 구성된다.
각각의 데이터 출력 단자에 대해서 나오는 데이터의 비트 순서는 다음과 같고, 출력은 세 그룹으로 나눌 수 있다.
x16 : 8 7 9 6 A 5 B 4 C 3 D 2 E 1 F 0
x8 : 4 3 5 2 6 1 7 0
x4 : 2 1 3 0
상기에서 x16을 기준으로 할 때, 상기 8, 7, A, 5, C, 3, E, 1은 x16 전용 출력 단자이며, 상기 B, 4, F, 0은 x16, x8이 가능하고, x4는 불가능한 출력 단자이며, 상기 9, 6, D, 2는 x16, x8, x4가 모두 가능한 출력 단자이다.
즉, x16의 데이터 출력만을 갖는 A그룹 출력 구동 회로, x16, x8의 데이터 출력을 가지며, x4의 데이터 출력은 가지지 않는 B그룹 출력 구동 회로, x16, x8, x4의 데이터 출력을 모두 가지는 C그룹 출력 구동 회로로 나눌 수 있다.
도 3a는 본 발명의 x16의 연산 기능만을 가진 출력 구동 회로를 나타낸 논리회로도이다.
상기 x16의 출력 구동 회로를 인에이블 신호 연산부(101), 버퍼부(201), 드라이버부(301)로 나누어 살펴보면 각각 다음과 같다.
상기 인에이블 신호 연산부(101)는, 상기 x16 출력 인에이블 신호(x16 OE), x8 출력 인에이블 반전 신호(/x8 OE), x4 출력 인에이블 반전 신호(/x4 OE)를 부논리곱 연산하는 제 1 낸드 게이트(NAND2)와, 상기 제 1 낸드 게이트(NAND2)의 출력을 반전하여 제 1 제어 신호(con1)를 출력하는 제 1 인버터(IV4)로 구성된다.
상기 버퍼부(201)는, 상기 제 1 제어 신호(con1)를 반전하는 제 2 인버터(IV1)와, 상기 제 2 인버터(IV1)의 출력과 외부에서 데이터 신호(DATA)를 인가받아 부논리합하는 노아 게이트(NOR)와, 상기 제 1 제어 신호(con1)와 상기 데이터 신호(DATA)를 부논리곱하는 제 2 낸드 게이트(NAND1)와, 상기 노아 게이트(NOR)의 출력을 반전하여 제 1 데이터 선택 신호(sel1)를 출력하는 제 3 인버터(IV2)와, 상기 제 2 낸드 게이트(NAND1)의 출력을 반전하여 제 2 데이터 선택 신호(sel2)를 출력하는 제 4 인버터(IV3)를 포함하여 구성된다.
상기 드라이버부(301)는 상기 제 1 데이터 선택 신호(sel1)에 제어되어 전원 전압(Vcc)을 출력 단자에 출력하는 피모스 트랜지스터(PM)와, 상기 제 2 데이터 선택 신호(sel2)에 제어되어 접지 전압(Vss)을 상기 출력 단자에 출력하는 제 2 앤모스 트랜지스터(NM)를 포함하여 구성된다.
상기 A그룹 출력 구동 회로의 동작은 다음과 같다.
상기 인에이블 신호 연산부(101)의 동작은 각각, x16 출력 인에이블신호(x16 OE), x8 출력 인에이블 반전 신호(/x8 OE), x4 출력 인에이블 반전 신호(/x4 OE)가 각각 하이 레벨로 인가되었을 때 동작하여, 그 출력으로서의 제 1 제어 신호(con1)를 하이 레벨로 출력한다.
만일 상기 입력 신호들(x16 OE, /x8 OE, /x4 OE)이 위와 같지 않다면, 상기 인에이블 신호 연산부(101)의 출력이 로우 레벨로 되어, 상기 버퍼부(201)를 통하여 인가된 제 1, 제 2 데이터 선택 신호(sel1, sel2)들이 상기 드라이버부(301)를 구동시키지 못하게 된다.
버퍼부(201)로 데이터 신호(DATA)가 하이 레벨로 인가되었을 때는 상기 제 1 데이터 선택 신호(sel1), 제 2 데이터 선택 신호(sel2)는 모두 하이 레벨로 출력된다.
반면, 데이터 신호(DATA)가 로우 레벨로 인가되었을 경우는 제 1 데이터 선택 신호(sel1), 제 2 데이터 선택 신호(sel2) 모두 로우 레벨로 출력된다.
상기 드라이버부(301)에서는 상기 인가된 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 받아 선택적으로 피모스 트랜지스터(PM) 또는 앤모스 트랜지스터(NM)를 동작시켜 Vcc 혹은 Vss를 데이터 출력 신호(data_out)로 출력하게 된다.
도 3b는 본 발명의 x16 및 x8의 연산 기능을 가지며, x4의 연산 기능을 가지지 않는 출력 구동 회로를 나타낸 논리 회로도이다.
상기 B그룹의 인에이블 신호 연산부(102)는, 외부에서 인가하는 x16 출력 인에이블 신호(x16 OE)와, x4 출력 인에이블 반전 신호(/x4 OE)를 부논리곱하는 제 3 낸드 게이트(NAND3)와, 상기 제 3 낸드 게이트(NAND3)의 출력을 반전하여 제 2 제어 신호(con2)를 출력하는 제 5 인버터(IV5)와, 외부에서 인가하는 x8 출력 인에이블 신호(x8 OE)와, x4 출력 인에이블 반전 신호(/x4 OE)를 부논리곱하는 제 4 낸드 게이트(NAND4)와, 상기 제 4 낸드 게이트(NAND4)의 출력을 반전하여 제 3 제어 신호(con3)를 출력하는 제 6 인버터(IV6)를 포함하여 구성된다.
버퍼부는 상기 제 2 제어 신호(con2)와 데이터 신호(DATA)를 인가받아 이를 연산하여 제 2 버퍼부(202)와, 상기 제 3 제어 신호(con3)와 데이터 신호(DATA)를 인가받아 이를 연산하는 제 3 버퍼부(203)로 구성된다.
드라이버부는 상기 제 2, 제 3 버퍼부(202, 203)의 출력을 받는 제 2, 제 3 드라이버부(302, 303)로 구성된다. 상기 2 개의 버퍼부의 출력단에 연결되어 구성되는 것이다.
상기 제 2, 제 3 버퍼부(202, 203)는 상기 A그룹의 버퍼부(제 1 버퍼부)(201)와 그 구성이 같고, 상기 제 2, 제 3 드라이버(302, 303)는 상기 A그룹의 드라이버부(301)와 그 구성이 같다.
버퍼부로 인가된 제 2 제어 신호(con2)와 제 3 제어 신호(con3)는 제 2, 제 3 버퍼부(202, 203) 중 선택적으로 한 개의 버퍼를 구동시켜 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 출력한다. 상기 구동되는 버퍼부에 연결된 드라이버부는 상기 제 1, 제 2 데이터 선택 신호(sel1, sel2)를 인가받아 해당 출력 형식의 데이터 출력 신호(data_out)를 출력한다.
상기 B그룹의 출력 구동 회로로 인가되는 인에이블 신호는, x16, x8이 가능하고 x4는 불가능한 경우에 인가되므로, x16의 경우 구동이 되는 출력 구동 회로와x8의 경우 구동이 되는 출력 구동 회로를 따로 구성한다. 즉, 상기 A그룹의 출력 구동 회로보다 2배의 사이즈를 갖는 셈이다.
x16 출력 인에이블 신호(x16 OE)가 하이 레벨일 경우는 제 2 제어 신호(con2)를 받아, 제 2 버퍼부(202), 제 2 드라이버부(302)를 통해 데이터 출력 신호(data_out)를 출력하고, x8 출력 인에이블 신호(x8 OE)가 하이 레벨일 경우는 제 3 제어 신호(con3)를 받아, 제 3 버퍼부(203), 제 3 드라이버부(303)를 통해 데이터 출력 신호(data_out)를 출력한다.
결국, 상기 B그룹의 출력 구동 회로는 인에이블 신호 연산부(102)를 통해 제어신호가 하이 레벨로 인가된 버퍼부(202 또는 203) 및 드라이버부(302 또는 303)가 구동되어, 데이터 출력 신호(data_out)가 출력된다.
도 3c는 본 발명의 x16, x8, x4의 연산 기능을 모두 가진 출력 구동 회로를 나타낸 논리 회로도이다.
상기 C그룹의 인에이블 신호 연산부는, x16 출력 인에이블 신호(x16 OE), x8 출력 인에이블 신호(x8 OE), x4 출력 인에이블 신호(x4 OE)를 각각 제 4, 제 5, 제 6 제어 신호(con4, con5, con6)로 출력함을 특징으로 한다.
버퍼부는 상기 제 4 제어 신호(con4)와 데이터 신호(DATA)를 인가받아 이를 연산하여 제 4 버퍼부(204)와, 상기 제 5 제어 신호(con5)와 데이터 신호(DATA)를 인가받아 이를 연산하는 제 5 버퍼부(205), 상기 제 6 제어 신호(con6)와 데이터 신호(DATA)를 인가받아 이를 연산하는 제 6 버퍼부(206)로 구성된다.
드라이버부는 상기 제 4, 제 5, 제 6 버퍼부(204, 205, 206)의 출력을 받는제 4, 제 5, 제 6 드라이버부(304, 305, 306)로 구성된다. 상기 3 개의 버퍼부의 출력단에 연결되어 구성되는 것이다.
상기 제 4, 제 5, 제 6 버퍼부(204, 205, 206)는 상기 A그룹의 버퍼부(201)와 그 구성이 같고, 상기 제 4, 제 5, 제 6 드라이버부(304, 305, 306)는 상기 A그룹의 드라이버부(301)와 그 구성이 같다.
버퍼부로 인가된 제 4, 제 5, 제 6 제어 신호(con4, con5, con6)는 제 4, 제 5, 제 6 버퍼부(204, 205, 206) 중 선택적으로 한 개의 버퍼부를 구동시켜 제 1, 제 2 데이터 선택 신호(sel1,sel2)를 출력한다. 상기 구동되는 버퍼부에 연결된 드라이버부는 상기 제 1, 제 2 데이터 선택 신호(sel1, sel2) 를 인가받아 해당 출력 형식의 데이터 출력 신호(data_out)를 출력한다.
상기 C그룹의 출력 구동 회로로 인가되는 인에이블 신호(x16 OE, x8 OE, x4 OE)는, x16, x8, x4가 모두 가능한 경우에 인가되므로, x16의 경우 구동이 되는 출력 구동 회로와 x8의 경우 구동이 되는 출력 구동 회로, x4의 경우 구동이 되는 출력 구동 회로를 따로 구성한다. 즉, 상기 A그룹의 출력 구동 회로보다 3배의 사이즈를 갖는 셈이다.
x16 출력 인에이블 신호(x16 OE)가 하이 레벨일 경우는 제 4 제어 신호(con4)를 받아, 제 4 버퍼부(204), 제 4 드라이버부(304)를 통해 데이터 출력 신호(data_out)를 출력하고, x8 출력 인에이블 신호(x8 OE)가 하이 레벨일 경우는 제 5 제어 신호(con5)를 받아, 제 5 버퍼부(205), 제 5 드라이버부(305)를 통해 데이터 출력 신호(data_out)를 출력하며, x4 출력 인에이블 신호(x4 OE)가 하이 레벨일 경우는 제 6 제어 신호(con6)를 받아, 제 6 버퍼부(206), 제 6 드라이버부(306)를 통해 데이터 출력 신호(data_out)를 출력한다.
결국, 상기 C그룹의 출력 구동 회로는 인에이블 신호 연산부(103)를 통해 제어신호(con4, con5, con6 중 하나의 제어 신호)가 하이 레벨로 인가된 버퍼부 및 드라이버부가 구동되어, 데이터 출력 신호(data_out)가 출력된다.
상기와 같은 본 발명의 출력 드라이버는 다음과 같은 효과가 있다.
각 출력 단자의 가능한 데이터 출력 형식에 따라 출력 구동 회로의 사이즈를 키워 각각의 출력 형식에 맞는 최적의 스피드를 노이즈 없이 구현할 수 있다.

Claims (10)

  1. 인에이블 신호와 데이터 신호에 응답하여 상기 제 1, 제 2 데이터 선택 신호를 출력하는 버퍼부, 상기 제 1, 제 2 데이터 선택 신호를 받아 데이터 출력 신호를 출력하는 드라이버부를 구비한 출력 구동 회로에 있어서,
    가능한 데이터 출력 형식에 따른 출력 인에이블 신호를 인가받아 제어 신호를 출력하여 동작하는 버퍼부 및 드라이버부를 선택하는 인에이블 신호 연산부를 더 구비하고,
    상기 인에이블 신호 연산부의 출력단의 수만큼의 버퍼부 및 드라이버부를 구비한 출력 구동 회로.
  2. 제 1항에 있어서, 상기 버퍼부는,
    상기 제어 신호를 반전하는 제 1 인버터와,
    상기 제 1 인버터의 출력과 외부에서 데이터 신호를 인가받아 부논리합하는 노아 게이트와,
    상기 제어 신호와 상기 데이터 신호를 부논리곱하는 제 1 낸드 게이트와,
    상기 노아 게이트의 출력을 반전하여 제 1 데이터 선택 신호를 출력하는 제 2 인버터와,
    상기 제 1 낸드 게이트의 출력을 반전하여 제 2 데이터 선택 신호를 출력하는 제 3 인버터를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
  3. 제 1항에 있어서, 상기 드라이버부는,
    상기 제 1 데이터 선택 신호에 제어되어 전원 전압을 출력 단자에 출력하는 피모스 트랜지스터와, 상기 제 2 데이터 선택 신호에 제어되어 접지 전압을 상기 출력 단자에 출력하는 앤모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
  4. 제 1항에 있어서, x16, x8, x4의 데이터 출력이 가능한 출력 구동 회로는,
    x16의 데이터 출력만을 갖는 A그룹 구동 회로;
    x16, x8의 데이터 출력을 가지며, x4의 데이터 출력은 가지지 않는 B그룹 구동 회로;
    x16, x8, x4의 데이터 출력을 모두 가지는 C그룹 구동 회로로 나누어,
    가능한 데이터 출력 형식의 개수에 따라 인에이블 신호 연산부, 버퍼부 및 드라이버부를 구비한 출력 구동 회로.
  5. 제 4항에 있어, 상기 A그룹의 인에이블 신호 연산부는,
    외부에서 인가하는 x16 출력 인에이블 신호, x8 출력 인에이블 반전 신호, x4 출력 인에이블 반전 신호의 출력을 부논리곱하는 제 2 낸드 게이트와,
    상기 제 2 낸드 게이트의 출력을 반전하여 제 1 제어 신호를 출력하는 제 4 인버터를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
  6. 상기 제 4항 또는 제 5항에 있어서, 상기 A그룹의 출력 구동 회로는,
    x16 출력 인에이블 신호, x8 출력 인에이블 반전 신호, x4 출력 인에이블 반전 신호를 받아 상기 제 1 제어 신호를 출력하는 인에이블 신호 연산부와,
    상기 제 1 제어 신호를 받아 제 1, 제 2 데이터 선택 신호를 출력하는 제 1 버퍼부와,
    상기 제 1, 제 2 데이터 선택 신호를 받아 데이터 출력 신호를 출력하는 제 1 드라이버부로 구성됨을 특징으로 하는 출력 구동 회로.
  7. 제 4항에 있어서, 상기 B그룹의 인에이블 신호 연산부는,
    외부에서 인가하는 x16 출력 인에이블 신호와, x4 출력 인에이블 반전 신호를 부논리곱하는 제 3 낸드 게이트와,
    상기 제 3 낸드 게이트의 출력을 반전하여 제 2 제어 신호를 출력하는 제 5 인버터와,
    외부에서 인가하는 x8 출력 인에이블 신호와, x4 출력 인에이블 반전 신호를 부논리곱하는 제 4 낸드 게이트와,
    상기 제 4 낸드 게이트의 출력을 반전하여 제 3 제어 신호를 출력하는 제 6 인버터를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
  8. 제 4항 또는 제 7항에 있어서, 상기 B그룹의 출력 구동 회로는,
    x16 출력 인에이블 신호, x8 출력 인에이블 신호, x4 출력 인에이블 반전 신호를 받아 제 2, 제 3 제어 신호를 출력하는 인에이블 신호 연산부와,
    상기 제 2, 제 3 제어 신호와 데이터 신호를 받아 선택적으로 구동되어 제 1, 제 2 데이터 선택 신호를 출력하는 제 2, 제 3 버퍼부와,
    상기 제 2, 제 3 버퍼부의 출력에 응답하여 데이터 출력 신호를 출력하는 제 2, 제 3 드라이버부를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
  9. 제 4항에 있어서, 상기 C그룹의 인에이블 신호 연산부는,
    x16 출력 인에이블 신호, x8 출력 인에이블 신호, x4 출력 인에이블 신호를 각각 제 4, 제 5, 제 6 제어 신호로 출력함을 특징으로 하는 출력 구동 회로.
  10. 제 4항 또는 제 9항에 있어서, 상기 C그룹의 출력 구동 회로는,
    상기 제 4, 제 5 , 제 6 제어 신호를 출력하는 인에이블 신호 연산부와,
    상기 제 4, 제 5, 제 6 제어 신호 및 데이터가 선택적으로 인가되어 제 1, 제 2 데이터 선택 신호를 출력하는 제 4, 제 5, 제 6 버퍼부와,
    상기 제 4, 제 5, 제 6 버퍼부의 출력에 응답하여 데이터 출력 신호를 출력하는 제 4, 제 5, 제 6 드라이버부를 포함하여 구성됨을 특징으로 하는 출력 구동 회로.
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