KR100290470B1 - 데이터출력버퍼회로 - Google Patents

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Abstract

본 발명은 데이터 출력 버퍼 회로에 관한 것으로, 출력 데이터 인에이블 제어 회로의 제 1 및 제 2 출력 신호에 따라 래치 회로 또는 전압 구동 회로를 통해 일정한 시간 차이를 두고 제 1 및 제 2 출력 전압 구동 회로를 구동시켜 전원 라인에 의한 출력 잡음의 감소와 충분한 출력 레벨을 확보할 수 있는 데이터 출력 버퍼 회로가 제시된다.

Description

데이터 출력 버퍼 회로{Data output buffer circuit}
본 발명은 데이터 출력 버퍼 회로에 관한 것으로, 특히 메모리 셀에 저장된 데이터를 읽어 그 데이터 출력을 임의의 입력 장치로 전달할 때 전원 라인에 의한 잡음의 영향을 최소화 할 수 있는 데이터 출력 버퍼 회로에 관한 것이다.
일반적으로 데이터 출력 버퍼 회로는 출력 구동(output driver) 회로의 큰 부하를 감당하기 위해 큰 사이즈의 PMOS 트랜지스터와 NMOS 트랜지스터를 사용하여 큰 전류를 공급하게 된다. 이때 순간적인 큰 전류에 의하여 전원 라인에 의한 잡음(noise)이 발생되게 되는데, 이는 제품의 입/출력 레벨에 영향을 주게되어 제품의 특성이 저하되는 문제점이 있다. 이러한 전원 라인에 의한 잡음을 해결하기 위해 출력 전압 구동 회로로 사용되는 PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈를 줄이게 되면 출력 레벨이 비정상적으로 출력되는 단점이 있다.
따라서, 본 발명은 출력 전압 구동 회로를 크기가 작은 출력 전압 구동 회로와 크기가 큰 출력 전압 구동 회로로 분리하여 구성하고, 작은 크기의 출력 전압 구동 회로를 턴온시켜 출력 전위를 상승 또는 하강시킨 후에 상기 출력 전위를 감지하여 크기가 큰 출력 전압 구동 회로를 턴온시켜 데이터를 출력하도록 함으로써, 상기한 단점을 해소할 수 있는 데이터 출력 버퍼 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 데이터 출력 버퍼 회로는 메모리 셀에 저장된 데이터를 센싱하여 제 1 및 제 2 데이터 라인으로 출력하기 위한 출력 데이터 인에이블 제어 회로와, 상기 제 1 및 제 2 데이터 라인을 통해 공급되는 신호를 반전시키기 위한 제 1 및 제 2 인버터와, 상기 제 1 및 제 2 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 1 출력 전압 구동 회로와, 상기 제 1 및 제 2 인버터의 출력 신호를 래치하기 위한 제 1 및 제 2 래치 회로와, 상기 제 1 및 제 2 래치 회로의 출력 신호를 반전시키기 위한 제 3 및 제 4 인버터와, 상기 제 3 및 제 4 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 2 출력 전압 구동 회로와, 상기 제 1 및 제 2 출력 전압 구동 회로의 출력 신호를 출력 단자로 공급하기 위한 출력 회로를 포함하여 구성된 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 또다른 실시 예에 따른 데이터 출력 버퍼 회로는 메모리 셀에 저장된 데이터를 센싱하여 제 1 및 제 2 데이터 라인으로 출력하기 위한 출력 데이터 인에이블 제어 회로와, 상기 제 1 및 제 2 데이터 라인을 통해 공급되는 신호를 반전시키기 위한 제 1 및 제 2 인버터와, 상기 제 1 및 제 2 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 1 출력 전압 구동 회로와, 상기 출력 데이터 인에이블 제어 회로의 출력 신호 및 상기 제 1 인버터의 출력 신호에 따라 제 1 제어 신호를 출력하는 제 1 전압 제어 회로와, 상기 출력 데이터 인에이블 제어 회로의 출력 신호 및 상기 제 2 인버터의 출력 신호에 따라 제 2 제어 신호를 출력하는 제 2 전압 제어 회로와, 상기 제 1 및 제 2 전압 제어 회로의 출력 신호에 따라 출력 신호를 구동하기 위한 제 2 출력 전압 구동 회로와, 상기 제 1 및 제 2 출력 전압 구동 회로의 출력 신호를 출력 단자로 공급하기 위한 출력 회로를 포함하여 구성된 것을 특징으로 한다.
도 1은 본 발명의 일 실시 예에 따른 데이터 출력 버퍼 회로도.
도 2는 본 발명의 또다른 실시 예에 따른 데이터 출력 버퍼 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 및 11 : 출력 데이터 인에이블 제어 회로
2 및 12 : 제 1 출력 전압 구동 회로
3 및 4 : 제 1 및 제 2 래치 회로
5 및 15 : 제 2 출력 전압 구동 회로
6 및 16 : 출력 회로 7 및 17 : 출력 단자
13 및 14 : 제 1 및 제 2 전압 구동 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시 예에 따른 데이터 출력 버퍼 회로도로서, 다음과 같이 구성된다.
출력 데이터 인에이블 제어 회로(1)는 메모리 셀(도시 안됨)에 저장된 데이터를 센싱하여 콘트롤한 후 콘트롤된 데이터를 제 1 및 제 2 데이터 라인(A 및 B)으로 출력한다. 제 1 출력 전압 구동 회로(2)는 제 1 및 제 2 데이터 라인(A 및 B)을 통해 공급되는 출력 데이터 인에이블 제어 회로(1)의 출력 데이터를 제 1 및 제 2 인버터(I1 및 I2)를 통해 입력으로 하여 구동된다. 제 1 및 제 2 래치 회로(3 및 4)는 출력 데이터 인에이블 제어 회로(1)의 출력 데이터를 안정되게 저장하는 역할을 한다. 제 2 출력 전압 구동 회로(5)는 제 1 및 제 2 래치 회로(3 및 4)의 출력 데이터를 제 3 및 제 4 인버터(I3 및 I4)를 통해 입력으로 하여 구동된다. 출력 회로(6)는 제 1 및 제 2 출력 전압 구동 회로(2 및 5)의 출력 데이터를 출력 단자(7)로 공급한다.
상기와 같이 구성되는 본 발명에 따른 데이터 출력 버퍼 회로의 동작을 설명하면 다음과 같다.
출력 데이터 인에이블 제어 회로(1)에 의해 제어되는 제 1 및 제 2 데이터 라인(A 및 B)의 전위가 모두 하이(High) 상태일 경우, 제 1 및 제 2 데이터 라인(A 및 B)의 전위는 제 1 및 제 2 인버터(I1 및 I2)를 통해 로우(Low) 상태로 반전되어 제 1 구동 회로(2)로 각각 입력된다. 이때, 제 1 인버터(I1)의 출력을 입력으로 하는 제 1 출력 전압 구동 회로(2)의 제 1 풀업 트랜지스터(P1)는 턴온되는 반면에 제 2 인버터(I2)의 출력을 입력으로 하는 제 1 풀다운 트랜지스터(N1)는 턴오프된다. 따라서, 제 1 출력 전압 구동 회로(2)의 제 1 풀업 트랜지스터(P1)을 통해 전원 전압(Vcc)이 공급되어 노드(K1)는 하이 상태로 된다. 또한, 제 1 및 제 2 인버터(I1 및 I2) 각각의 출력은 제 1 및 제 2 래치 회로(3 및 4)로 입력되어 출력이 하이 상태로 래치된다. 제 1 및 제 2 래치 회로(3 및 4)에 래치된 하이 상태의 출력은 제 3 및 제 4 인버터(I3 및 I4)를 통해 다시 로우 상태로 반전되어 제 2 출력 구동 회로(5)로 각각 입력된다. 이때, 제 3 인버터(I3)의 출력을 입력으로 하는 제 2 출력 전압 구동 회로(5)의 제 2 풀업 트랜지스터(P2)는 턴온되는 반면에 제 4 인버터(I4)의 출력을 입력으로 하는 제 2 풀다운 트랜지스터(N2)는 턴오프된다. 따라서, 제 2 출력 전압 구동 회로(5)의 정상적인 하이 상태의 출력이 노드(K1)로 공급되어 정상적인 하이 상태의 전압이 출력된다. 이때, 제 1 및 제 2 래치 회로(3 및 4)는 제 1 및 제 2 인버터(I1 및 I2) 출력 전위가 변하기 전까지는 같은 데이터를 유지하게 된다. 상기에서 제 2 출력 전압 구동 회로(5)를 구성하는 트랜지스터의 사이즈는 제 1 출력 전압 구동 회로(2)를 구성하는 트랜지스터의 사이즈에 비해 크도록 한다.
즉, 제 1 출력 전압 구동 회로(2)가 1차로 된온된 후 제 1 래치 회로(3) 및 제 3 인버터(I3)을 통한 시간만큼의 차이를 두고 제 2 출력 전압 구동 회로(5)가 2차로 턴온되어 노드(K1)의 전위가 하이 상태로 된다. 제 1 및 제 2 출력 전압 구동 회로(2 및 5)의 출력인 하이 상태를 유지하는 노드(K1)의 전압은 출력 회로(6)를 통해 출력 단자(7)로 출력된다.
반대로, 출력 데이터 인에이블 제어 회로(1)에 의해 제어되는 제 1 및 제 2 데이터 라인(A 및 B)의 전위가 모두 로우(Low) 상태일 경우, 제 1 및 제 2 출력 전압 구동 회로(2 및 5)의 제 1 및 제 2 풀업 트랜지스터(P1 및 P2)는 턴오프되는 반면에 제 1 및 제 2 풀다운 트랜지스터(N1 및 N2)가 일정한 시간 간격으로 턴온되게 되어 제 1 출력 전압 구동 회로(2)의 출력이 1차로 로우 상태로 되고, 제 2 출력 전압 구동 회로(5)의 출력이 2차로 로우 상태로 된다. 그러므로, 노드(K1)의 전위는 로우 상태로 된다.
또한, 제 1 데이터 라인(A)의 전위가 하이 상태, 제 2 데이터 라인(B)의 전위는 로우 상태일 경우, 상기 제 1 출력 전압 구동 회로(2)의 출력 전위가 1차로 로우 상태로 되고, 이후, 제 2 출력 전압 구동 회로(5)의 출력 전위가 2차로 로우 상태로 되어 노드(K1)의 전위는 로우 상태로 된다. 따라서, 출력 회로(6)를 통해 최종 출력 단자(7)로 출력되는 전압은 로우 상태로 된다.
그러나, 제 1 데이터 라인(A)의 전위가 로우 상태, 제 2 데이터 라인(B)의 전위는 하이 상태일 경우, 제 1 및 제 2 출력 전압 구동 회로(2 및 5)의 제 1 및 제 2 풀업 및 풀다운 트랜지스터는 모두 턴오프 되며, 이로 인해 출력 단자(7)로 출력되는 출력 데이터는 하이 임피던스(Hi-Z) 상태로 된다.
도 2는 본 발명의 또다른 실시 예에 따른 데이터 출력 버퍼 회로도로서, 다음과 같이 구성된다.
출력 데이터 인에이블 제어 회로(11)는 메모리 셀(도시 안됨)에 저장된 데이터를 센싱하여 콘트롤한 후 콘트롤된 데이터를 제 1 및 제 2 데이터 라인(A 및 B)으로 출력한다. 제 1 출력 전압 구동 회로(12)는 제 1 및 제 2 데이터 라인(A 및 B)을 통해 공급되는 상기 출력 데이터 인에이블 제어 회로(11) 각각의 출력 데이터를 제 1 및 제 2 인버터(I11 및 I12)를 통해 입력으로 하여 구동된다. 제 1 전압 제어 회로(13)는 출력 데이터 인에이블 제어 회로(11)의 출력 데이터 및 제 1 인버터(I11)의 출력 데이터에 따라 제 1 제어 신호를 출력한다. 제 2 전압 제어 회로(14)는 출력 데이터 인에이블 제어 회로(11)의 출력 테이터 및 제 2 인버터(I12)의 출력 데이터에 따라 제 2 제어 신호를 출력한다. 제 2 출력 전압 구동 회로(15)는 제 1 및 제 2 전압 제어 회로(13 및 14)의 출력 데이터를 각각 입력으로 하여 2차로 구동된다. 출력 회로(16)는 제 1 및 제 2 출력 전압 구동 회로(12 및 15)의 출력 데이터를 출력 단자(17)로 공급한다. 또한, 제 2 출력 전압 구동 회로(15)는 출력 데이터를 빠르게 구동하기 위해 풀업 및 풀다운 트랜지스터(P2 및 N2)는 다수의 트랜지스터가 각각 병렬로 접속된다.
상기와 같이 구성된 본 발명의 또다른 실시 예에 따른 데이터 출력 버퍼 회로의 동작을 설명하면 다음과 같다.
출력 데이터 인에이블 제어 회로(11)에 의해 제어되는 제 1 및 제 2 데이터 라인(A 및 B)의 전위가 모두 하이(High) 상태일 경우, 제 1 및 제 2 데이터 라인(A 및 B)의 전위는 제 1 및 제 2 인버터(I11 및 I12)를 통해 각각 로우(Low) 상태로 반전되어 제 1 출력 전압 구동 회로(12)로 입력된다. 이때, 제 1 인버터(I11)의 출력을 입력으로 하는 제 1 출력 전압 구동 회로(12)의 제 1 풀업 트랜지스터(P1)는 턴온되는 반면에 제 2 인버터(I12)의 출력을 입력으로 하는 제 1 풀다운 트랜지스터(N1)는 턴오프된다. 따라서, 제 1 출력 전압 구동 회로(12)의 하이 상태의 출력이 노드(K1)로 공급된다.
또한, 출력 데이터 인에이블 제어 회로(11)의 출력인 제 1 데이터 라인(A)의 데이터와 제 1 인버터(I11)의 출력 데이터를 각각 입력으로 하는 제 1 전압 제어 회로(13)는 제 1 PMOS 트랜지스터(P11)가 턴오프되고, 제 2 PMOS 트랜지스터(P12)가 턴온되어 출력이 로우 상태로 출력된다. 그리고, 출력 데이터 인에이블 제어 회로(1)의 출력인 제 2 데이터 라인(B)의 데이터와 제 2 인버터(I2)의 출력 데이터를 각각 입력으로 하는 제 2 전압 제어 회로(14)는 제 3 PMOS 트랜지스터(P13)가 턴온 되고, 제 4 PMOS 트랜지스터(P14)가 턴오프되어 로우 상태로 출력된다. 그러므로, 제 1 및 제 2 전압 제어 회로(13 및 14)의 출력을 입력으로 하는 제 2 출력 전압 구동 회로(15)의 제 1 전압 제어 회로(13)의 출력을 입력으로 하는 제 2 풀업 트랜지스터(P2)는 턴온되는 반면에 제 2 전압 제어 회로(14)의 출력을 입력으로 하는 제 2 풀다운 트랜지스터(N2)는 턴오프된다. 따라서, 제 2 출력 전압 구동 회로(15)의 정상적인 하이 상태의 출력이 노드(K1)로 공급되어 정상적인 하이 상태의 전압이 출력된다. 상기에서 제 2 출력 전압 구동 회로(15)를 구성하는 트랜지스터의 사이즈는 제 1 출력 전압 구동 회로(12)를 구성하는 트랜지스터의 사이즈에 비해 크도록 구성한다.
즉, 제 1 출력 전압 구동 회로(12)가 1차로 턴온된 후 약간의 시간차이를 두고 제 2 출력 전압 구동 회로(15)가 2차로 턴온되어 노드(K11)의 전위가 하이 상태로 된다. 제 1 및 제 2 출력 전압 구동 회로(12 및 15)의 출력인 노드(K11)의 전압은 출력 회로(6)를 통해 출력 단자(7)로 하이 상태로 출력된다.
반대로, 출력 데이터 인에이블 제어 회로(11)에 의해 제어되는 제 1 및 제 2 데이터 라인(A 및 B)의 전위가 모두 로우 상태일 경우, 제 1 및 제 2 출력 전압 구동 회로(12 및 15)의 제 1 및 제 2 풀업 트랜지스터(P1 및 P2)는 턴오프되고, 제 1 및 제 2 풀다운 트랜지스터(N1 및 N2)가 일정한 시간 간격으로 턴온되어 제 1 출력 전압 구동 회로(12)의 출력이 1차로 로우 상태로 되고, 제 2 출력 전압 구동 회로(15)의 출력이 2차로 로우 상태로 된다. 이때, 제 1 및 제 2 전압 제어 회로(3 및 4)의 출력은 로우 상태로 된다. 따라서, 제 1 및 제 2 출력 전압 구동 회로(12 및 15))의 출력이 공급되는 노드(K11)의 전위는 로우 상태로 되고, 출력 회로(16)를 통해 출력 단자(17)로 공급되는 전압은 로우 상태로 된다.
또한, 제 1 데이터 라인(A)의 전위는 하이 상태, 제 2 데이터 라인(B)의 전위는 로우 상태일 경우, 제 1 출력 전압 구동 회로(12)의 출력 전위가 1차로 로우 상태로 되고, 이후, 제 2 출력 전압 구동 회로(15)의 출력 전위가 2차로 로우 상태로 되어 노드(K11)의 전위는 로우 상태로 된다. 따라서, 출력 회로(16)를 통해 최종 출력 단자(17)로 출력되는 전압은 로우 상태로 된다.
반대로, 제 1 데이터 라인(A)의 전위는 로우 상태, 제 2 데이터 라인(B)의 전위는 하이 상태일 경우, 제 1 및 제 2 출력 전압 구동 회로(12 및 15)의 풀업 및 풀다운 트랜지스터가 모두 턴오프되며, 이로 인해 출력 단자(17)로 출력되는 출력 데이터는 하이 임피던스(Hi-Z) 상태로 된다.
상술한 바와 같이 본 발명에 의하면 출력 전압 구동 회로를 크기가 작은 구동 회로와 크기가 큰 구동 회로로 구성하여 두 구동 회로를 일정한 시간 차이를 두고 구동함으로써, 전원 라인에 의한 출력 잡음의 감소와 충분한 출력 레벨을 확보할 수 있다.

Claims (5)

  1. 메모리 셀에 저장된 데이터를 센싱하여 제 1 및 제 2 데이터 라인으로 출력하기 위한 출력 데이터 인에이블 제어 회로와,
    상기 제 1 및 제 2 데이터 라인을 통해 공급되는 신호를 반전시키기 위한 제 1 및 제 2 인버터와,
    상기 제 1 및 제 2 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 1 출력 전압 구동 회로와,
    상기 제 1 및 제 2 인버터의 출력 신호를 래치하기 위한 제 1 및 제 2 래치 회로와,
    상기 제 1 및 제 2 래치 회로의 출력 신호를 반전시키기 위한 제 3 및 제 4 인버터와,
    상기 제 3 및 제 4 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 2 출력 전압 구동 회로와,
    상기 제 1 및 제 2 출력 전압 구동 회로의 출력 신호를 출력 단자로 공급하기 위한 출력 회로를 포함하여 구성된 것을 특징으로 하는 데이터 출력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 제 1 출력 전압 구동 회로는 전원 단자 및 접지 단자 사이에 풀업 및 풀다운 트랜지스터가 직렬로 접속되되, 상기 제 1 및 제 2 인버터의 출력 신호에 따라 구동되는 것을 특징으로 하는 데이터 출력 버퍼 회로.
  3. 제 1 항에 있어서, 상기 제 2 출력 전압 구동 회로는 상기 제 1 출력 전압 구동 회로의 전류 구동력에 비해 전류 구동력이 큰 풀업 및 풀다운 트랜지스터로 구성된 것을 특징으로 하는 데이터 출력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 제 2 출력 전압 구동 회로는 전원 단자 및 접지 단자 사이에 풀업 및 풀다운 트랜지스터가 직렬로 접속되되, 상기 제 3 및 제 4 인버터의 출력 신호에 따라 구동되는 것을 특징으로 하는 출력 버퍼 회로.
  5. 메모리 셀에 저장된 데이터를 센싱하여 제 1 및 제 2 데이터 라인으로 출력하기 위한 출력 데이터 인에이블 제어 회로와,
    상기 제 1 및 제 2 데이터 라인을 통해 공급되는 신호를 반전시키기 위한 제 1 및 제 2 인버터와,
    상기 제 1 및 제 2 인버터의 출력 신호에 따라 출력 신호를 구동하기 위한 제 1 출력 전압 구동 회로와,
    상기 출력 데이터 인에이블 제어 회로의 출력 신호 및 상기 제 1 인버터의 출력 신호에 따라 제 1 제어 신호를 출력하는 제 1 전압 제어 회로와,
    상기 출력 데이터 인에이블 제어 회로의 출력 신호 및 상기 제 2 인버터의 출력 신호에 따라 제 2 제어 신호를 출력하는 제 2 전압 제어 회로와,
    상기 제 1 및 제 2 전압 제어 회로의 출력 신호에 따라 출력 신호를 구동하기 위한 제 2 출력 전압 구동 회로와,
    상기 제 1 및 제 2 출력 전압 구동 회로의 출력 신호를 출력 단자로 공급하기 위한 출력 회로를 포함하여 구성된 것을 특징으로 하는 데이터 출력 버퍼 회로.
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