JP3953973B2 - 同期式半導体装置のデータ出力回路及びその方法 - Google Patents
同期式半導体装置のデータ出力回路及びその方法 Download PDFInfo
- Publication number
- JP3953973B2 JP3953973B2 JP2003091515A JP2003091515A JP3953973B2 JP 3953973 B2 JP3953973 B2 JP 3953973B2 JP 2003091515 A JP2003091515 A JP 2003091515A JP 2003091515 A JP2003091515 A JP 2003091515A JP 3953973 B2 JP3953973 B2 JP 3953973B2
- Authority
- JP
- Japan
- Prior art keywords
- latch unit
- data
- data output
- bit
- stage latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Landscapes
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速の同期式半導体メモリ装置におけるデータ出力回路及びその方法に関する。
【０００２】
【従来の技術】
現在の高速のグラフィックメモリは５００ＭＨｚの超高速動作速度を要求している。これを達成するために、ＣＡＳ待ち時間（ＣＡＳ Ｌａｔｅｎｃｙ）を７程度にし、既存の２ビットプリフェッチ（Ｐｒｅ−ｆｅｔｃｈ）方式を超えて４ビットプリフェッチ方式を採用する傾向がある。ＣＡＳ待ち時間は、読出し命令やカラムアドレスからデータ出力までのクロックサイクル数として定義される。すなわち、データ出力は読出し命令が印加された時点からＣＡＳ待ち時間に相当するクロックサイクル数の後に現れる。説明の便宜上、ＣＡＳ待ち時間＝ｎ（ｎは１以上の自然数）をＣＬｎと表示する。
【０００３】
また、高速のデータ入出力のために一クロックサイクル中に２つのデータを入出力するダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、以下、ＤＤＲという）メモリが普及している。ＤＤＲメモリで４ビットプリフェッチとは、４ビットを同時に準備することを意味し、２ビットプリフェッチ方式に比べて、活性化するカラム選択ライン（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ、以下、ＣＳＬという）を２倍にし、ＣＳＬの活性化区間を２クロックサイクル（２ｔＣＫ）にするということを意味する。
【０００４】
クロックサイクルの単位としてｔＣＫが使われる。したがって、一般的に４ビットプリフェッチ方式のメモリでは、２ｔＣＫの間に一つのデータ入出力ピンで４つのデータが入力または出力される。また、４ビットプリフェッチ方式ではＣＳＬが２クロックの間活性化されるために読出し命令を２クロックサイクルごとに１回ずつ与えることができる。したがって、読出し命令間の最小時間間隔（これをｔＣＣＤという）が２ｔＣＫとなる。
【０００５】
高速メモリではＣＬ７程度の長い待ち時間を実現するためにウェーブパイプライン方式が多く使われる。低い周波数でもＣＬ７方式を問題なく動作可能にし、４ビットプリフェッチ方式を実現するためにはデータ入出力ピン当り１６個のラッチ素子が必要である。これは、毎ビット当り”最大待ち時間／ｔＣＣＤ”のラッチ素子が必要であるからである。最大待ち時間が７であり（ＣＬ７）、ｔＣＣＤが２ｔＣＫであれば、３．５（ＣＬ７／２）個のラッチ素子が必要であるが、１／２個のラッチ素子は実現できないので、毎ビットに４つのラッチ素子が必要である。４ビットプリフェッチ方式のメモリでは一回の読出し命令でデータ入出力ピン当り４ビットのデータが出力されるので、データ入出力ピン当り全部で１６個のラッチ素子が必要である。
【０００６】
図１は、従来の技術による半導体装置のデータ出力回路を示す図面である。図１に示されたデータ出力回路１００は、ＣＡＳ待ち時間７（ＣＬ７）、ｔＣＣＤ＝２ｔＣＫ、４ビットプリフェッチのためのウェーブパイプライン方式のデータ出力回路である。
【０００７】
従来の技術による半導体装置のデータ出力回路１００は全部で１６個のラッチ１１１〜１１８、１２１〜１２８を含むが、説明の便宜上、データ出力回路１００と共にビットラインセンスアンプＢ／Ｌ Ｓ／Ａ、データセンスアンプＤＡＴＡ Ｓ／Ａ及びバーストデータオーダリング部２００が図示される。メモリセルに格納されているデータはワードラインの活性化時にビットライン（図示せず）に載せられてビットラインセンスアンプＢ／Ｌ Ｓ／Ａにより感知され増幅される。
【０００８】
ビットラインセンスアンプＢ／Ｌ Ｓ／Ａにより感知されたデータのうち活性化されたカラム選択ラインＣＳＬｊ（ｊ＝１〜４）のデータがデータセンスアンプＤＡＴＡ Ｓ／Ａに伝えられて増幅される。ここでは４ビットプリフェッチ方式が使われるので、一回の読出し命令に対して４つのカラム選択ラインＣＳＬｊ（ｊ＝１〜４）が同時に活性化する。
【０００９】
活性化された４つのカラム選択ラインＣＳＬｊ（ｊ＝１〜４）に対応するビットラインセンスアンプＢ／Ｌ Ｓ／ＡのデータはデータセンスアンプＤＡＴＡ Ｓ／Ａによって増幅され、バーストデータオーダリング部２００により適切な順序に配列されてデータ出力回路１００のラッチ１１１〜１１８、１２１〜１２８のうち４つのラッチに同時に入力される。
【００１０】
図１に示された従来の技術によるデータ出力回路１００は、ラッチ１１１〜１１８、１２１〜１２８から出力されるデータをマルチプレックスするために２段のマルチプレックス方式を使用する。すなわち、第１ステージ１３０では奇数データ同士、及び、偶数データ同士で各々マルチプレックスされる。その後、第１ステージ１３０でのマルチプレックスにより得られた両グループのデータは第２ステージ１４０でマルチプレックスされる。奇数データは、クロックの立上りエッジで出力されるデータであり、偶数データは、クロックの立下りエッジで出力されるデータである。
【００１１】
前述のように２段階でデータをマルチプレックスすれば、第１ステージ１３０でのマルチプレックスノードＤＯＦｉ、ＤＯＳｉに各々連結されるライン数が８本に減って、一回に１６個のラッチの出力をマルチプレックスすることに比べてはマルチプレックスノードＤＯＦｉ、ＤＯＳｉでの負荷が減る。しかし、依然として各マルチプレックスノードＤＯＦｉ、ＤＯＳｉでの負荷は大きく、このために帯域幅に限界がある。
【００１２】
図２は、図１に示された従来の技術によるデータ出力回路１００の出力タイミング図である。図１と図２とを共に参照して従来の技術によるデータ出力回路１００の動作を説明すれば次の通りである。
【００１３】
バーストデータオーダリング部２００から同時に出力される４つのデータＳＤＩＯＦ１、ＳＤＩＯＦ２、ＳＤＩＯＳ１、ＳＤＩＯ＿Ｓ１はそれぞれ対応するビットのラッチに順番に入力される。第１データＳＤＩＯＦ１は第１ないし第４ラッチ１１１〜１１４に順番に入力され、第２データＳＤＩＯＦ２は第５ないし第８ラッチ１１５〜１１８に順番に入力され、第３データＳＤＩＯＳ１は第９ないし第１２ラッチ１２１〜１２４に順番に入力され、そして、第４データＳＤＩＯＳ３は第１３ないし第１６ラッチ１２５〜１２８に順番に入力される。この時、第１ないし第４データＳＤＩＯＦ１、ＳＤＩＯＦ２、ＳＤＩＯＳ１、ＳＤＩＯＳ２を割り当てられたラッチのいずれに入力するかを制御する信号が入力制御信号ＤＬｊ（ｊ＝１〜４）である。
【００１４】
いずれのラッチのデータをマルチプレックスノードの奇数マルチプレックスノードＤＯＦｉ及び偶数マルチプレックスノードＤＯＳｉに出力するかはマルチプレックス制御信号ＣＤＱＦｊ、ＣＤＱＳｊ（ｊ＝１〜８）により決定される。
【００１５】
第１ないし第８ラッチ１１１〜１１８のデータは、該当するマルチプレックス制御信号ＣＤＱＦｊ（ｊ＝１〜８）が活性化する時に奇数マルチプレックスノードＤＯＦｉに出力される。そして、第９ないし第１６ラッチ１２１〜１２８のデータは、該当するマルチプレックス制御信号ＣＤＱＳｊ（ｊ＝１〜８）が活性化される時に偶数マルチプレックスノードＤＯＳｉに出力される。
【００１６】
奇数マルチプレックスノードＤＯＦｉのデータ及び偶数マルチプレックスノードＤＯＳｉのデータは、各々奇数クロック信号ＣＬＫＤＱＦ及び偶数クロック信号ＣＬＫＤＱＳに応答して出力データＤＯＵＴにマルチプレックスされる。
【００１７】
図２を参照すれば、４つのマルチプレックス制御信号ＣＤＱＦ１、ＣＤＱＳ１、ＣＤＦ２、ＣＤＱＳ２が順番に活性化され、これにより、第１ラッチ１１１のデータが奇数マルチプレックスノードＤＯＦｉに、第９ラッチ１２１のデータが偶数マルチプレックスノードＤＯＳｉに、第５ラッチ１１５のデータが再び奇数マルチプレックスノードＤＯＦｉに、そして、第１３ラッチ１２５のデータが再び偶数マルチプレックスノードＤＯＳｉに順次に出力される。奇数マルチプレックスノードＤＯＦｉのデータは奇数クロック信号ＣＬＫＤＱＦに応答し、偶数マルチプレックスノードＤＯＳｉのデータは偶数クロック信号ＣＬＫＤＱＳに応答して出力データＤＯＵＴに出力される。したがって、データ入出力ピン当り４ビットのデータがクロックＣＬＫの２サイクルにわたって連続的に出力される。
【００１８】
前述したように、従来の技術のデータ出力回路１００では、奇数データのための８個のラッチ１１１〜１１８の出力が一つのノードＤＯＦｉにマルチプレックスされ、偶数データのための８個のラッチ１１９〜１２６の出力が一つのノードＤＯＳｉにマルチプレックスされることによって、各ノードＤＯＦｉ、ＤＯＳｉの負荷が大きくて帯域幅に限界がある。各ノードＤＯＦｉ、ＤＯＳｉの負荷が大きければ、ラッチ素子から各ノードＤＯＦｉ、ＤＯＳｉにデータが現れるまでの時間が延びる。
【００１９】
また各ノードに８つの接合が連結されるので、データを感知するディベロップ速度が低下する。データのディベロップ速度が遅いと、図２に表示された各ノードＤＯＦｉ、ＤＯＳｉにデータが現れた時点からクロックＣＬＫＤＱＦ、ＣＬＫＤＱＳの立上りエッジまでの時間ｔＤＦ、ｔＤＳが延びる。
【００２０】
したがって、マルチプレックスノードでの大きい負荷はｔＡＡと表示されるデータアクセス時間において遅延要素となる。ｔＡＡは、読出し命令が与えられるクロックから出力データが出力データパッドに現れるまでの時間、すなわち、カラムアドレスが与えられた時点から出力データが出力されるまでのアクセス時間を意味する。
【００２１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、同期式半導体装置の出力ノードにかかる負荷を減らすことによって、周波数特性を改善するとともにｔＡＡを向上させることができる同期式半導体装置のデータ出力回路を提供することである。
【００２２】
本発明がなそうとする他の技術的課題は、同期式半導体装置の出力ノードにかかる負荷を減らすことによって、周波数特性を改善するとともにｔＡＡを向上させることができる同期式半導体装置のデータ出力方法を提供することである。
【００２３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面は同期式半導体装置のデータ出力回路に関する。本発明の一面によるデータ出力回路は、前段部ラッチと後段部ラッチとを含む複数のラッチ、前記前段部ラッチ及び前記後段部ラッチの間に配され、前記後段部ラッチに入力されたデータを一時的に保持するバッファリングラッチを具備し、前記前段部ラッチのデータは２つのクロックサイクルよりなる出力クロックの第１クロックに応答してマルチプレックスノードを通じて出力され、前記後段部ラッチのデータは前記バッファリングラッチを経由して前記前段部グループのラッチに入力された後、前記出力クロックの第２クロックに応答して前記マルチプレックスノードを通じて出力される。
【００２４】
前記技術的課題を達成するための本発明の他の一面は、４ビットプリフェッチ方式を使用するＤＤＲ同期式半導体装置のデータ出力回路に関する。本発明の他の一面によるデータ出力回路は、第１偶数データを保持する偶数前段ラッチ部、第２偶数データを保持する偶数後段ラッチ部、第２偶数データを一時的に第１偶数データに保持するために前記偶数後段ラッチ部の出力段に連結され、前記偶数前段ラッチ部の入力段に前記第２偶数データを伝送する偶数バッファリングラッチ部を含む偶数データ出力部と、第１奇数データを保持する奇数前段ラッチ部、第２奇数データを貯蔵する奇数後段ラッチ部、第２奇数データを一時的に保持するために前記奇数後段ラッチ部の出力段に連結され、前記奇数前段ラッチ部の入力段に前記第２奇数データを伝送する奇数バッファリングラッチ部を含む奇数データ出力部を具備し、前記第１偶数データ及び第１奇数データは所定の第１クロックに応答して出力され、前記第２偶数データは前記偶数バッファリングラッチ部を通じて前記偶数前段ラッチ部に入力された後で所定の第２クロックに応答して出力され、前記第２奇数データは前記奇数バッファリングラッチ部を通じて前記第２奇数前段ラッチ部に入力された後で前記第２クロックに応答して出力される。
【００２５】
前記他の技術的課題を達成するための本発明は、２つ以上のクロックにわたって一連のデータを出力する同期式半導体装置のデータ出力方法に関する。本発明によるデータ出力方法は、（ａ）データセンスアンプから出力されるデータを前段部ラッチ及び後段部ラッチに並列に入力する段階と、（ｂ）前記前段部ラッチに保持されているデータをマルチプレックスして出力する段階と、（ｃ）前記後段部ラッチに保持されているデータを所定のバッファリングラッチ手段を通じて前記前段部ラッチに入力する段階と、（ｄ）前記バッファリングラッチを通じて前記前段部ラッチに入力されたデータをマルチプレックスして出力する段階とを具備する。
【００２６】
【発明の実施の形態】
まず、本発明の概念を簡単に説明する。
【００２７】
本発明は、出力ノードでの周波数限界を解消するために、出力されるデータのうち２クロックサイクルよりなる出力クロックの第１クロックから出力されるデータだけを先にマルチプレックスし、出力されるデータのうち出力クロックの第２クロックから出力されるデータについては後でマルチプレックスする方法を使用する。出力クロックとは、一回の読出し命令に応答して一連のデータが出力される間のクロックをいう。
【００２８】
具体的には、第１クロックと関連して出力されるデータはマルチプレックスノードに連結される前段部ラッチに入力される。そして、第２クロックと関連して出力されるデータは後段部ラッチに入力された後、バッファリングラッチ手段を通じて前段部ラッチにシフトされた後、マルチプレックスされる。したがって、マルチプレックスノードに連結されるラッチ数が減って接合負荷が減少する。
【００２９】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３０】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００３１】
図３Ａ及び図３Ｂは、本発明の一実施形態によるＤＤＲ同期式半導体装置のデータ出力回路を示す図面である。図３Ａ及び図３Ｂに示されたデータ出力回路は、ＣＡＳ待ち時間７（ＣＬ７）、ｔＣＣＤ＝２ｔＣＫ、４ビットプリフェッチ方式を支援するためのウェーブパイプライン方式のデータ出力回路である。
【００３２】
図３Ａ及び図３Ｂを参照すれば、本発明の一実施形態によるデータ出力回路は奇数データ出力部３００及び偶数データ出力部４００を具備する。
【００３３】
奇数データ出力部３００は、第１奇数データＳＤＩＯＦ１を保持する奇数前段ラッチ部３１０、第２奇数データＳＤＩＯＦ２を保持する奇数後段ラッチ部３２０、第２奇数データＳＤＩＯＦ２を一時的に保持する奇数バッファリングラッチ部３３０を含む。偶数データ出力部４００は、第１偶数データＳＤＩＯＳ１を保持する偶数前段ラッチ部４１０、第２偶数データＳＤＩＯＳ２を保持する偶数後段ラッチ部４２０、第２偶数データＳＤＩＯＳ２を一時的に保持する偶数バッファリングラッチ手段部４３０を含む。
【００３４】
偶数データとは、クロックの偶数フェーズに応答して出力されるデータをいい、奇数データとは、奇数フェーズに応答して出力されるデータをいう。クロックの偶数フェーズ及び奇数フェーズはクロックの１サイクルを２つの部分に区分したものであり、本明細書では奇数フェーズはクロックの第１エッジを意味し、偶数フェーズはクロックの第２エッジを意味する。そして、第１エッジは立上りエッジを、第２エッジは立下りエッジを意味する。
【００３５】
本実施形態の半導体装置は４ビットプリフェッチ方式を採用するので、出力されるデータが２クロックサイクル（２ｔＣＫ）にわたって出力される。説明の便宜上、２クロックサイクルよりなる出力クロックの第１クロックから出力されるデータを第１データといい、出力クロックの第２クロックから出力されるデータを第２データという。
【００３６】
したがって、第１奇数データＳＤＩＯＦ１は第１クロックの奇数フェーズに応答して出力され、第１偶数データＳＤＩＯＳ１は第１クロックの偶数フェーズに応答して出力され、第２奇数データＳＤＩＯＦ２は第２クロックの奇数フェーズに応答して出力され、第２偶数データＳＤＩＯＳ２は第２クロックの偶数フェーズに応答して出力されるデータである。
【００３７】
本発明で、第２奇数データＳＤＩＯＦ２は奇数バッファリングラッチ部３３０を通じて奇数前段ラッチ部３１０に入力された後で出力され、第２偶数データＳＤＩＯＳ２は偶数バッファリングラッチ部４３０を通じて偶数前段ラッチ部４１０に入力された後で出力される。
【００３８】
図３Ａを参照して奇数データ出力部３００の構成を詳細に説明する。奇数前段ラッチ部３１０及び奇数後段ラッチ部３２０は各々多数のラッチ素子を含むが、ラッチ素子の数は前述したように、最大待ち時間の数及びｔＣＣＤにより決定される。本実施形態では、最大待ち時間の数を７、ｔＣＣＤを２と仮定したので、奇数前段ラッチ部３１０及び奇数後段ラッチ部３２０に含まれるラッチ素子の数は各々４である。説明の便宜上、奇数前段ラッチ部３１０に含まれる４つのラッチ素子を第１ないし第４前段ラッチ素子３１１〜３１４といい、奇数後段ラッチ部３２０に含まれる４つのラッチ素子を第１ないし第４後段ラッチ素子３２１〜３２４という。
【００３９】
そして、前段ラッチ素子３１１〜３１４と後段ラッチ素子３２１〜３２４との間には各々バッファリングラッチ手段が備わる。すなわち、第１前段ラッチ素子３１１及び第１後段ラッチ素子３２１の間には第１バッファリングラッチ部３３１、第２前段ラッチ素子３１２及び第２後段ラッチ素子３２２の間には第２バッファリングラッチ部３３２、第３前段ラッチ素子３１３及び第３後段ラッチ素子３２３の間には第３バッファリングラッチ部３３３、そして、第４前段ラッチ素子３１４及び第４後段ラッチ素子３１４の間には第４バッファリングラッチ部３３４が配置される。
【００４０】
図３Ｂに示された偶数データ出力部４００の動作は奇数データ出力部３００の動作と似ている。したがって、反復を避けるために、偶数データ出力部４００の動作に関する説明は省略される。本発明の一実施形態によるデータ出力回路の奇数データ出力部３００及び偶数データ出力部４００は、各ラッチ素子と各バッファリングラッチ部へのデータ入／出力を制御するための多数のスイッチを含む。スイッチは図面で英文字Ｓに一連番号を付けて識別する。
【００４１】
第１奇数データＳＤＩＯＦ１は、第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）に応答して第１ないし第４前段ラッチ素子３１１〜３１４のうちいずれか一つに入力される。第２奇数データＳＤＩＯＦ２は、第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）に応答して第１ないし第４後段ラッチ素子３２１〜３２４のうちいずれか一つに入力される。第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）は、第１奇数データＳＤＩＯＦ１が載せられるラインと第１ないし第４前段ラッチ素子３１１〜３１４とを連結するスイッチＳ１１〜Ｓ１４及び、第２奇数データＳＤＩＯＦ２が載せられるラインと第１ないし第４後段ラッチ素子３２１〜３２４とを連結するスイッチＳ１５〜Ｓ１８を制御することによって、第１及び第２奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が入力されるラッチ素子を決定する。
【００４２】
ラッチ素子３１１〜３１４、３２１〜３２４に入力されたデータを奇数マルチプレックスノードＤＯＦに出力することを制御する信号は第１ないし第８奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）である。
【００４３】
ラッチ素子３１１〜３１４、３２１〜３２４とバッファリングラッチ部３３１〜３３４の出力を制御するスイッチＳ１９〜Ｓ３０に直接入力される制御信号は、第１ないし第８奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）を２つずつ（ＣＤＱＦ１＆ＣＤＱＦ２、ＣＤＱＦ３＆ＣＤＱＦ４、ＣＤＱＦ５＆ＣＤＱＦ６、ＣＤＱＦ７＆ＣＤＱＦ８）論理和して遅延させた信号である第１ないし第４奇数遅延信号ＣＤＱＦＤ１２、ＣＤＱＦＤ３４、ＣＤＱＦＤ５６、ＣＤＱＦＤ７８である。出力制御信号の遅延のために遅延素子３４１〜３４４、４４１〜４４４が使われる。遅延素子３４１〜３４４、４４１〜４４４により出力制御信号の活性化時点が所定時間遅延される。
【００４４】
奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）は奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化に応答して非活性化される。奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）及び偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を生じる回路は図５に示されている。
【００４５】
奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化後に奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）が非活性化されるまで所定の遅延があるために、ラッチ素子３１１〜３１４、３２１〜３２４へのデータの入力及び出力が同時に進んでエラーが発生する恐れがある。このようなエラー発生可能性を防止するためにラッチ素子３１１〜３１４、３２１〜３２４からのデータの出力を直接制御する奇数遅延信号ＣＤＱＦＤ１２、ＣＤＱＦＤ３４、ＣＤＱＦＤ５６、ＣＤＱＦＤ７８は奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化時点より所定時間遅延されて活性化されることが望ましい。
【００４６】
一構成例において、遅延素子３４１〜３４４、４４１〜４４４の各遅延時間は、奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化後に奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）が非活性化されるまで遅延時間より若干長く設定されることが望ましい。
【００４７】
第１奇数遅延信号ＣＤＱＦＤ１２がハイレベルになれば、第１前段ラッチ素子３１１と奇数マルチプレックスノードＤＯＦとの間のスイッチＳ５１がターンオンされて第１前段ラッチ素子３１１のデータが奇数マルチプレックスノードＤＯＦに出力される。この時、第１後段ラッチ素子３２１と第１バッファリングラッチ部３３１との間のスイッチＳ３１もターンオンされるので、第１後段ラッチ素子３２１のデータは第１バッファリングラッチ手段３３１に入力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第１エッジ（立上りエッジ）に応答して第１奇数データＳＤＩＯＦ１が奇数マルチプレックスノードＤＯＦに出力され、第２奇数データＳＤＩＯＦ２は第１バッファリングラッチ手段３３１に入力される。
【００４８】
第１奇数遅延信号ＣＤＱＦＤ１２がハイレベルからローレベルになれば、第１バッファリングラッチ部３３１と第１前段ラッチ素子３１１との間のスイッチＳ４１がターンオンされて第１バッファリングラッチ部３３１のデータが第１前段ラッチ素子３１１に入力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第２エッジ（立下りエッジ）に応答して、第２奇数データＳＤＩＯＦ２が第１前段ラッチ素子３１１に入力される。この状態で、第１奇数遅延信号ＣＤＱＦＤ１２が再びハイレベルになれば、第１前段ラッチ素子３１１と奇数マルチプレックスノードＤＯＦとの間のスイッチＳ５１が再びターンオンされて第１バッファリングラッチ手段３３１を経由して第１前段ラッチ素子３１１に入力されたデータが奇数マルチプレックスノードＤＯＦに出力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第２立上りエッジに応答して第２奇数データＳＤＩＯＦ２が奇数マルチプレックスノードＤＯＦに出力される。
【００４９】
前記のような方式で、第２ないし第４後段ラッチ素子３２２〜３２４に入力されていたデータは、各々第２ないし第４バッファリングラッチ手段３３２〜３３４を経由して第２ないし第４前段ラッチ素子３１２〜３１４に入力された後、奇数マルチプレックスノードＤＯＦに出力される。
【００５０】
前記のように、ラッチ素子を奇数前段ラッチ部３１０と奇数後段ラッチ部３２０とに区分し、前記奇数前段ラッチ部３１０と奇数後段ラッチ部３２０との間にバッファリングラッチ部３３０をおくことによって、奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が出力される奇数マルチプレックスノードＤＯＦの接合数が４つに減って従来の技術の接合数＝８より減少する。したがって、奇数マルチプレックスノードＤＯＦの負荷が減少してラッチ素子から奇数マルチプレックスノードＤＯＦに出力されるデータがより速く奇数マルチプレックスノードＤＯＦに現れることができる。すなわち、奇数マルチプレックスノードＤＯＦでのデータの遷移がより速くなって、ｔＡＡも向上させることができる。
【００５１】
第１偶数データＳＤＩＯＳ１は、第１ないし第４偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）に応答して第５ないし第８前段ラッチ素子４１１〜４１４のうちいずれか一つに入力される。第２偶数データＳＤＩＯＳ２は、第１ないし第４偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）に応答して第５ないし第８後段ラッチ素子４２１〜４２４のうちいずれか一つに入力される。
【００５２】
ラッチ素子４１１〜４１４、４２１〜４２４に入力されたデータを偶数マルチプレックスノードＤＯＳに出力することを制御する信号は第１ないし第８偶数出力制御信号ＣＤＱＳｊ（ｊ＝１〜８）である。奇数データ出力部３００の動作と偶数データ出力部４００の動作と似ているので、偶数データ出力部４００の動作に関する詳細な記述は省略される。
【００５３】
奇数マルチプレックスノードＤＯＦに出力された奇数データは奇数出力クロックＣＬＫＤＱＦにより出力データＤＯＵＴとして出力され、偶数マルチプレックスノードＤＯＳに出力された偶数データは偶数出力クロックＣＬＫＤＱＳにより出力データＤＯＵＴとして出力される。
【００５４】
図４は、図３Ａ及び図３Ｂに示されたデータ出力回路の入／出力タイミング図を示す図面である。図３Ａ、図３Ｂ及び図４を共に参照して、本発明の一実施形態によるデータ出力回路の動作を記述すれば、次の通りである。
【００５５】
クロックＣＬＫの２サイクル時間で１つの読出し命令語ＲＥＡＤが入力される。読出し命令語ＲＥＡＤが入力される度に第１ないし第４入力制御信号ＤＬ１〜ＤＬ４が順次にハイレベルに活性化される。すなわち、第１読出し命令語ＲＥＡＤが入力クロックＣＬＫの立上りエッジに応答して第１入力制御信号ＤＬ１がハイレベルに活性化され、第２読出し命令語ＲＥＡＤが入力クロックＣＬＫの立上りエッジに応答して第２入力制御信号ＤＬがハイレベルに活性化され、第１入力制御信号ＤＬ１はローレベルに非活性化される。このように、読出し命令語ＲＥＡＤが発生する度に第１ないし第４入力制御信号ＤＬ１〜ＤＬ４が順次にハイレベルに活性化される。
【００５６】
第１ないし第４入力制御信号ＤＬ１〜ＤＬ４は、第１ないし第４奇数入力制御信号ＤＬＦ１〜ＤＬＦ４及び第１ないし第４偶数入力制御信号ＤＬＳ１〜ＤＬＳ４を発生するための信号である。第１ないし第４奇数入力制御信号ＤＬＦ１〜ＤＬＦ４及び第１ないし第４偶数入力制御信号ＤＬＳ１〜ＤＬＳ４を発生するための入力制御信号発生部の一構成例が図５に示される。
【００５７】
第１入力制御信号ＤＬ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１及び第１偶数入力制御信号ＤＬＳ１がハイレベルに活性化されれば、データセンスアンプによりディベロップされた第１及び第２奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が並列に第１前段及び第１後段ラッチ素子３１１、３２１に各々入力される。説明の便宜上、奇数データ出力部３００の第１前段ラッチ素子３１１のデータを第１臨時データＤＡＴＡＦ、偶数データ出力部４００の第１前段ラッチ素子４１１のデータを第２臨時データＤＡＴＡＳという。
【００５８】
ラッチ素子にデータが入力された後、データを出力するための奇数出力制御信号ＣＤＱＦ１〜ＣＤＱＦ８及び偶数出力制御信号ＣＤＱＳ１〜ＣＤＱＳ８が入力制御信号ＤＬ１〜ＤＬ４の活性化方式と類似した方式で順次に活性化される。
【００５９】
第１奇数出力制御信号ＣＤＱＦ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１は非活性化される。これは、ラッチ素子へのデータ入／出力が同時に起きることを防止するためである。第１奇数出力制御信号ＣＤＱＦ１が活性化されれば、第１奇数遅延信号ＣＤＱＦＤ１２が所定の遅延時間後に活性化される。
【００６０】
第１奇数遅延信号ＣＤＱＦＤ１２の活性化に応答して、奇数データ出力部３００の第１前段ラッチ素子３１１に入力されていたデータＤＡＴＡＦが奇数マルチプレックスノードＤＯＦに出力されると同時に、第１後段ラッチ素子３２１にあったデータは第１バッファリングラッチ部３３１に入力される。第１奇数出力制御信号ＣＤＱＦ１が半クロック後に非活性化されれば、第１奇数遅延信号ＣＤＱＦＤ１２も非活性化され、第１奇数遅延信号ＣＤＱＦＤ１２の非活性化に応答して第１バッファリングラッチ手段３３１にあったデータが第１前段ラッチ素子３１１に移動する。したがって、第２奇数出力制御信号ＣＤＱＦ２の活性化によって第１奇数遅延信号ＣＤＱＦＤ１２が再び活性化される時には、第１バッファリングラッチ手段３３１を経由して第１前段ラッチ素子３１１に入力されたデータが奇数マルチプレックスノードＤＯＦに出力される。
【００６１】
偶数入力制御信号ＤＬＳ１及び偶数遅延信号ＣＤＱＳＤ１２の動作は、奇数入力制御信号ＤＬＦ１及び奇数遅延信号ＣＤＱＦＤ１２の動作と似ている。
【００６２】
奇数マルチプレックスノードＤＯＦに出力されたデータは奇数クロック信号ＣＬＫＤＱＦの立上りエッジに応答して出力データＤＯＵＴとして出力され、偶数マルチプレックスノードＤＯＳに出力されたデータは偶数クロック信号ＣＬＫＤＱＳの立上りエッジに応答して出力データＤＯＵＴとして出力される。このために、奇数データ出力部３００は奇数マルチプレックスノードＤＯＦのデータを出力データＤＯＵＴノードに出力するためのスイッチをさらに具備し、偶数データ出力部４００は偶数マルチプレックスノードＤＯＳのデータを出力データＤＯＵＴノードに出力するためのスイッチをさらに具備することが望ましい。
【００６３】
奇数クロック信号ＣＬＫＤＱＦは、クロックＣＬＫの立上りエッジよりやや速い立上りエッジ及びクロックＣＬＫと同じ周期を有する信号である。偶数クロック信号ＣＬＫＤＱＳはクロックＣＬＫの立下りエッジよりやや速い立上りエッジ及びクロックＣＬＫと同じ周期を有する信号である。奇数クロック信号ＣＬＫＤＱＦ及び偶数クロック信号ＣＬＫＤＱＳは、一般的に半導体装置の遅延同期回路で発生するクロック信号であって、出力データＤＯＵＴの発生時点から出力ピンまでの経路上に発生する遅延を考慮してクロックＣＬＫに比べて位相がやや速い。
【００６４】
したがって、奇数マルチプレックスノードＤＯＦのデータはクロックＣＬＫの立上りエッジに応答して出力され、偶数マルチプレックスノードＤＯＳのデータはクロックＣＬＫの立下りエッジに応答して出力される。
【００６５】
図３Ａ及び図３Ｂに示されたように、本発明によって出力ノードである奇数及び偶数マルチプレックスノードＤＯＦ、ＤＯＳの接合数が各々４つに減って従来の技術の接合数＝８より減少する。したがって、各マルチプレックスノードＤＯＦ、ＤＯＳの負荷が減少してラッチ素子からマルチプレックスノードＤＯＦ、ＤＯＳに出力されるデータがより速く該当ノードに現れる。すなわち、ラッチ素子から各マルチプレックスノードＤＯＦ、ＤＯＳに有効なデータが現れるまでの時間が短くなる。したがって、各マルチプレックスノードＤＯＦ、ＤＯＳで帯域幅が増大し、かつ全体的なデータアクセス時間（すなわち、ｔＡＡ）も向上する。
【００６６】
図５は、奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）及び偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を発生する回路（以下、入力制御信号発生部という）５００の一構成例である。図５を参照すれば、入力制御信号発生部５００は各々奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）、偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を発生するための同じ構成を有する８つの回路部５１０、５２０、５３０、５４０、５５０、５６０、５７０、５８０で構成される。８つの回路部５１０、５２０、５３０、５４０、５５０、５６０、５７０、５８０は入力される信号と出力される信号とで差があるだけで、その構成及び作用は同一なので一つの回路部５１０を中心に構成及び動作を説明する。
【００６７】
第１奇数入力制御信号ＤＬＦ１を発生するための回路部５１０は、自動パルス発生器５１１、ＮＯＲゲートＮＯＲ１、ＮＯＲ２を含む。自動パルス発生器５１１〜５１８は入力される信号の立上りエッジに応答して短いパルスを発生する回路である。
【００６８】
第１入力制御信号ＤＬ１がハイレベルに活性化されれば、自動パルス発生器５１１が短いパルスが発生する。これにより、ＮＯＲゲートＮＯＲ１の出力がローレベルになる。第１奇数出力制御信号ＣＤＱＦ１の初期状態がローレベルであると仮定すれば、ＮＯＲゲートＮＯＲ２の入力が両方ともローレベルになり、第１奇数入力制御信号ＤＬＦ１がハイレベルに活性化される。ところで、第１奇数出力制御信号ＣＤＱＦ１がハイレベルに活性化されれば、ＮＯＲゲートＮＯＲ２により第１奇数入力制御信号ＤＬＦ１がローレベルに非活性化される。第１奇数出力制御信号ＣＤＱＦ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１を非活性化する理由は、前述したように、ラッチ素子へのデータ入／出力が同時に起きることを防止するためである。
【００６９】
本発明による同期式半導体装置のデータ出力回路に適用される本発明の一実施形態による半導体装置のデータ出力方法を記述すれば、次の通りである。まず、データセンスアンプから出力されるデータを前段部ラッチ部及び後段部ラッチ部に並列に入力する。次に、前段部ラッチ部に格納されているデータをマルチプレックスして出力する。そして、後段部ラッチ部に格納されているデータを所定のバッファリングラッチ部を通じて前段部ラッチ部に入力する。最後に、バッファリングラッチ部を通じて前段部ラッチ部に入力されたデータをマルチプレックスして出力する。
【００７０】
本発明は図面に図示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であればこれより多様な変形及び均等な他の形態の採用が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて決まらねばならない。
【００７１】
【発明の効果】
本発明によれば、同期式半導体装置の出力ノードにかかる負荷が減る効果がある。したがって、出力ノードでの周波数特性が改善されて、全体半導体装置の全体的な動作速度が向上し、例えばｔＡＡ等のアクセス時間が向上する。
【図面の簡単な説明】
【図１】従来の技術による半導体装置のデータ出力回路を示す図面である。
【図２】図１に示された従来の技術によるデータ出力回路の出力タイミング図である。
【図３Ａ】本発明の一実施形態による同期式半導体装置のデータ出力回路を示す図面である。
【図３Ｂ】本発明の一実施形態による同期式半導体装置のデータ出力回路を示す図面である。
【図４】図３Ａ及び図３Ｂに示されたデータ出力回路の入／出力タイミング図である。
【図５】図３Ａ及び図３Ｂに示された偶数入力制御信号及び奇数入力制御信号を発生する回路の一構成例を示す回路図である。
【符号の説明】
３００ 奇数データ出力部
３１１〜３１４ 第１ないし第４前段ラッチ素子
３２１〜３２４ 第１ないし第４後段ラッチ素子
３３１〜３３４ 第１ないし第４バッファリングラッチ部
３４１〜３４４ 遅延素子
４００ 偶数データ出力部
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速の同期式半導体メモリ装置におけるデータ出力回路及びその方法に関する。
【０００２】
【従来の技術】
現在の高速のグラフィックメモリは５００ＭＨｚの超高速動作速度を要求している。これを達成するために、ＣＡＳ待ち時間（ＣＡＳ Ｌａｔｅｎｃｙ）を７程度にし、既存の２ビットプリフェッチ（Ｐｒｅ−ｆｅｔｃｈ）方式を超えて４ビットプリフェッチ方式を採用する傾向がある。ＣＡＳ待ち時間は、読出し命令やカラムアドレスからデータ出力までのクロックサイクル数として定義される。すなわち、データ出力は読出し命令が印加された時点からＣＡＳ待ち時間に相当するクロックサイクル数の後に現れる。説明の便宜上、ＣＡＳ待ち時間＝ｎ（ｎは１以上の自然数）をＣＬｎと表示する。
【０００３】
また、高速のデータ入出力のために一クロックサイクル中に２つのデータを入出力するダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、以下、ＤＤＲという）メモリが普及している。ＤＤＲメモリで４ビットプリフェッチとは、４ビットを同時に準備することを意味し、２ビットプリフェッチ方式に比べて、活性化するカラム選択ライン（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ、以下、ＣＳＬという）を２倍にし、ＣＳＬの活性化区間を２クロックサイクル（２ｔＣＫ）にするということを意味する。
【０００４】
クロックサイクルの単位としてｔＣＫが使われる。したがって、一般的に４ビットプリフェッチ方式のメモリでは、２ｔＣＫの間に一つのデータ入出力ピンで４つのデータが入力または出力される。また、４ビットプリフェッチ方式ではＣＳＬが２クロックの間活性化されるために読出し命令を２クロックサイクルごとに１回ずつ与えることができる。したがって、読出し命令間の最小時間間隔（これをｔＣＣＤという）が２ｔＣＫとなる。
【０００５】
高速メモリではＣＬ７程度の長い待ち時間を実現するためにウェーブパイプライン方式が多く使われる。低い周波数でもＣＬ７方式を問題なく動作可能にし、４ビットプリフェッチ方式を実現するためにはデータ入出力ピン当り１６個のラッチ素子が必要である。これは、毎ビット当り”最大待ち時間／ｔＣＣＤ”のラッチ素子が必要であるからである。最大待ち時間が７であり（ＣＬ７）、ｔＣＣＤが２ｔＣＫであれば、３．５（ＣＬ７／２）個のラッチ素子が必要であるが、１／２個のラッチ素子は実現できないので、毎ビットに４つのラッチ素子が必要である。４ビットプリフェッチ方式のメモリでは一回の読出し命令でデータ入出力ピン当り４ビットのデータが出力されるので、データ入出力ピン当り全部で１６個のラッチ素子が必要である。
【０００６】
図１は、従来の技術による半導体装置のデータ出力回路を示す図面である。図１に示されたデータ出力回路１００は、ＣＡＳ待ち時間７（ＣＬ７）、ｔＣＣＤ＝２ｔＣＫ、４ビットプリフェッチのためのウェーブパイプライン方式のデータ出力回路である。
【０００７】
従来の技術による半導体装置のデータ出力回路１００は全部で１６個のラッチ１１１〜１１８、１２１〜１２８を含むが、説明の便宜上、データ出力回路１００と共にビットラインセンスアンプＢ／Ｌ Ｓ／Ａ、データセンスアンプＤＡＴＡ Ｓ／Ａ及びバーストデータオーダリング部２００が図示される。メモリセルに格納されているデータはワードラインの活性化時にビットライン（図示せず）に載せられてビットラインセンスアンプＢ／Ｌ Ｓ／Ａにより感知され増幅される。
【０００８】
ビットラインセンスアンプＢ／Ｌ Ｓ／Ａにより感知されたデータのうち活性化されたカラム選択ラインＣＳＬｊ（ｊ＝１〜４）のデータがデータセンスアンプＤＡＴＡ Ｓ／Ａに伝えられて増幅される。ここでは４ビットプリフェッチ方式が使われるので、一回の読出し命令に対して４つのカラム選択ラインＣＳＬｊ（ｊ＝１〜４）が同時に活性化する。
【０００９】
活性化された４つのカラム選択ラインＣＳＬｊ（ｊ＝１〜４）に対応するビットラインセンスアンプＢ／Ｌ Ｓ／ＡのデータはデータセンスアンプＤＡＴＡ Ｓ／Ａによって増幅され、バーストデータオーダリング部２００により適切な順序に配列されてデータ出力回路１００のラッチ１１１〜１１８、１２１〜１２８のうち４つのラッチに同時に入力される。
【００１０】
図１に示された従来の技術によるデータ出力回路１００は、ラッチ１１１〜１１８、１２１〜１２８から出力されるデータをマルチプレックスするために２段のマルチプレックス方式を使用する。すなわち、第１ステージ１３０では奇数データ同士、及び、偶数データ同士で各々マルチプレックスされる。その後、第１ステージ１３０でのマルチプレックスにより得られた両グループのデータは第２ステージ１４０でマルチプレックスされる。奇数データは、クロックの立上りエッジで出力されるデータであり、偶数データは、クロックの立下りエッジで出力されるデータである。
【００１１】
前述のように２段階でデータをマルチプレックスすれば、第１ステージ１３０でのマルチプレックスノードＤＯＦｉ、ＤＯＳｉに各々連結されるライン数が８本に減って、一回に１６個のラッチの出力をマルチプレックスすることに比べてはマルチプレックスノードＤＯＦｉ、ＤＯＳｉでの負荷が減る。しかし、依然として各マルチプレックスノードＤＯＦｉ、ＤＯＳｉでの負荷は大きく、このために帯域幅に限界がある。
【００１２】
図２は、図１に示された従来の技術によるデータ出力回路１００の出力タイミング図である。図１と図２とを共に参照して従来の技術によるデータ出力回路１００の動作を説明すれば次の通りである。
【００１３】
バーストデータオーダリング部２００から同時に出力される４つのデータＳＤＩＯＦ１、ＳＤＩＯＦ２、ＳＤＩＯＳ１、ＳＤＩＯ＿Ｓ１はそれぞれ対応するビットのラッチに順番に入力される。第１データＳＤＩＯＦ１は第１ないし第４ラッチ１１１〜１１４に順番に入力され、第２データＳＤＩＯＦ２は第５ないし第８ラッチ１１５〜１１８に順番に入力され、第３データＳＤＩＯＳ１は第９ないし第１２ラッチ１２１〜１２４に順番に入力され、そして、第４データＳＤＩＯＳ３は第１３ないし第１６ラッチ１２５〜１２８に順番に入力される。この時、第１ないし第４データＳＤＩＯＦ１、ＳＤＩＯＦ２、ＳＤＩＯＳ１、ＳＤＩＯＳ２を割り当てられたラッチのいずれに入力するかを制御する信号が入力制御信号ＤＬｊ（ｊ＝１〜４）である。
【００１４】
いずれのラッチのデータをマルチプレックスノードの奇数マルチプレックスノードＤＯＦｉ及び偶数マルチプレックスノードＤＯＳｉに出力するかはマルチプレックス制御信号ＣＤＱＦｊ、ＣＤＱＳｊ（ｊ＝１〜８）により決定される。
【００１５】
第１ないし第８ラッチ１１１〜１１８のデータは、該当するマルチプレックス制御信号ＣＤＱＦｊ（ｊ＝１〜８）が活性化する時に奇数マルチプレックスノードＤＯＦｉに出力される。そして、第９ないし第１６ラッチ１２１〜１２８のデータは、該当するマルチプレックス制御信号ＣＤＱＳｊ（ｊ＝１〜８）が活性化される時に偶数マルチプレックスノードＤＯＳｉに出力される。
【００１６】
奇数マルチプレックスノードＤＯＦｉのデータ及び偶数マルチプレックスノードＤＯＳｉのデータは、各々奇数クロック信号ＣＬＫＤＱＦ及び偶数クロック信号ＣＬＫＤＱＳに応答して出力データＤＯＵＴにマルチプレックスされる。
【００１７】
図２を参照すれば、４つのマルチプレックス制御信号ＣＤＱＦ１、ＣＤＱＳ１、ＣＤＦ２、ＣＤＱＳ２が順番に活性化され、これにより、第１ラッチ１１１のデータが奇数マルチプレックスノードＤＯＦｉに、第９ラッチ１２１のデータが偶数マルチプレックスノードＤＯＳｉに、第５ラッチ１１５のデータが再び奇数マルチプレックスノードＤＯＦｉに、そして、第１３ラッチ１２５のデータが再び偶数マルチプレックスノードＤＯＳｉに順次に出力される。奇数マルチプレックスノードＤＯＦｉのデータは奇数クロック信号ＣＬＫＤＱＦに応答し、偶数マルチプレックスノードＤＯＳｉのデータは偶数クロック信号ＣＬＫＤＱＳに応答して出力データＤＯＵＴに出力される。したがって、データ入出力ピン当り４ビットのデータがクロックＣＬＫの２サイクルにわたって連続的に出力される。
【００１８】
前述したように、従来の技術のデータ出力回路１００では、奇数データのための８個のラッチ１１１〜１１８の出力が一つのノードＤＯＦｉにマルチプレックスされ、偶数データのための８個のラッチ１１９〜１２６の出力が一つのノードＤＯＳｉにマルチプレックスされることによって、各ノードＤＯＦｉ、ＤＯＳｉの負荷が大きくて帯域幅に限界がある。各ノードＤＯＦｉ、ＤＯＳｉの負荷が大きければ、ラッチ素子から各ノードＤＯＦｉ、ＤＯＳｉにデータが現れるまでの時間が延びる。
【００１９】
また各ノードに８つの接合が連結されるので、データを感知するディベロップ速度が低下する。データのディベロップ速度が遅いと、図２に表示された各ノードＤＯＦｉ、ＤＯＳｉにデータが現れた時点からクロックＣＬＫＤＱＦ、ＣＬＫＤＱＳの立上りエッジまでの時間ｔＤＦ、ｔＤＳが延びる。
【００２０】
したがって、マルチプレックスノードでの大きい負荷はｔＡＡと表示されるデータアクセス時間において遅延要素となる。ｔＡＡは、読出し命令が与えられるクロックから出力データが出力データパッドに現れるまでの時間、すなわち、カラムアドレスが与えられた時点から出力データが出力されるまでのアクセス時間を意味する。
【００２１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、同期式半導体装置の出力ノードにかかる負荷を減らすことによって、周波数特性を改善するとともにｔＡＡを向上させることができる同期式半導体装置のデータ出力回路を提供することである。
【００２２】
本発明がなそうとする他の技術的課題は、同期式半導体装置の出力ノードにかかる負荷を減らすことによって、周波数特性を改善するとともにｔＡＡを向上させることができる同期式半導体装置のデータ出力方法を提供することである。
【００２３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面は同期式半導体装置のデータ出力回路に関する。本発明の一面によるデータ出力回路は、前段部ラッチと後段部ラッチとを含む複数のラッチ、前記前段部ラッチ及び前記後段部ラッチの間に配され、前記後段部ラッチに入力されたデータを一時的に保持するバッファリングラッチを具備し、前記前段部ラッチのデータは２つのクロックサイクルよりなる出力クロックの第１クロックに応答してマルチプレックスノードを通じて出力され、前記後段部ラッチのデータは前記バッファリングラッチを経由して前記前段部グループのラッチに入力された後、前記出力クロックの第２クロックに応答して前記マルチプレックスノードを通じて出力される。
【００２４】
前記技術的課題を達成するための本発明の他の一面は、４ビットプリフェッチ方式を使用するＤＤＲ同期式半導体装置のデータ出力回路に関する。本発明の他の一面によるデータ出力回路は、第１偶数データを保持する偶数前段ラッチ部、第２偶数データを保持する偶数後段ラッチ部、第２偶数データを一時的に第１偶数データに保持するために前記偶数後段ラッチ部の出力段に連結され、前記偶数前段ラッチ部の入力段に前記第２偶数データを伝送する偶数バッファリングラッチ部を含む偶数データ出力部と、第１奇数データを保持する奇数前段ラッチ部、第２奇数データを貯蔵する奇数後段ラッチ部、第２奇数データを一時的に保持するために前記奇数後段ラッチ部の出力段に連結され、前記奇数前段ラッチ部の入力段に前記第２奇数データを伝送する奇数バッファリングラッチ部を含む奇数データ出力部を具備し、前記第１偶数データ及び第１奇数データは所定の第１クロックに応答して出力され、前記第２偶数データは前記偶数バッファリングラッチ部を通じて前記偶数前段ラッチ部に入力された後で所定の第２クロックに応答して出力され、前記第２奇数データは前記奇数バッファリングラッチ部を通じて前記第２奇数前段ラッチ部に入力された後で前記第２クロックに応答して出力される。
【００２５】
前記他の技術的課題を達成するための本発明は、２つ以上のクロックにわたって一連のデータを出力する同期式半導体装置のデータ出力方法に関する。本発明によるデータ出力方法は、（ａ）データセンスアンプから出力されるデータを前段部ラッチ及び後段部ラッチに並列に入力する段階と、（ｂ）前記前段部ラッチに保持されているデータをマルチプレックスして出力する段階と、（ｃ）前記後段部ラッチに保持されているデータを所定のバッファリングラッチ手段を通じて前記前段部ラッチに入力する段階と、（ｄ）前記バッファリングラッチを通じて前記前段部ラッチに入力されたデータをマルチプレックスして出力する段階とを具備する。
【００２６】
【発明の実施の形態】
まず、本発明の概念を簡単に説明する。
【００２７】
本発明は、出力ノードでの周波数限界を解消するために、出力されるデータのうち２クロックサイクルよりなる出力クロックの第１クロックから出力されるデータだけを先にマルチプレックスし、出力されるデータのうち出力クロックの第２クロックから出力されるデータについては後でマルチプレックスする方法を使用する。出力クロックとは、一回の読出し命令に応答して一連のデータが出力される間のクロックをいう。
【００２８】
具体的には、第１クロックと関連して出力されるデータはマルチプレックスノードに連結される前段部ラッチに入力される。そして、第２クロックと関連して出力されるデータは後段部ラッチに入力された後、バッファリングラッチ手段を通じて前段部ラッチにシフトされた後、マルチプレックスされる。したがって、マルチプレックスノードに連結されるラッチ数が減って接合負荷が減少する。
【００２９】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３０】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００３１】
図３Ａ及び図３Ｂは、本発明の一実施形態によるＤＤＲ同期式半導体装置のデータ出力回路を示す図面である。図３Ａ及び図３Ｂに示されたデータ出力回路は、ＣＡＳ待ち時間７（ＣＬ７）、ｔＣＣＤ＝２ｔＣＫ、４ビットプリフェッチ方式を支援するためのウェーブパイプライン方式のデータ出力回路である。
【００３２】
図３Ａ及び図３Ｂを参照すれば、本発明の一実施形態によるデータ出力回路は奇数データ出力部３００及び偶数データ出力部４００を具備する。
【００３３】
奇数データ出力部３００は、第１奇数データＳＤＩＯＦ１を保持する奇数前段ラッチ部３１０、第２奇数データＳＤＩＯＦ２を保持する奇数後段ラッチ部３２０、第２奇数データＳＤＩＯＦ２を一時的に保持する奇数バッファリングラッチ部３３０を含む。偶数データ出力部４００は、第１偶数データＳＤＩＯＳ１を保持する偶数前段ラッチ部４１０、第２偶数データＳＤＩＯＳ２を保持する偶数後段ラッチ部４２０、第２偶数データＳＤＩＯＳ２を一時的に保持する偶数バッファリングラッチ手段部４３０を含む。
【００３４】
偶数データとは、クロックの偶数フェーズに応答して出力されるデータをいい、奇数データとは、奇数フェーズに応答して出力されるデータをいう。クロックの偶数フェーズ及び奇数フェーズはクロックの１サイクルを２つの部分に区分したものであり、本明細書では奇数フェーズはクロックの第１エッジを意味し、偶数フェーズはクロックの第２エッジを意味する。そして、第１エッジは立上りエッジを、第２エッジは立下りエッジを意味する。
【００３５】
本実施形態の半導体装置は４ビットプリフェッチ方式を採用するので、出力されるデータが２クロックサイクル（２ｔＣＫ）にわたって出力される。説明の便宜上、２クロックサイクルよりなる出力クロックの第１クロックから出力されるデータを第１データといい、出力クロックの第２クロックから出力されるデータを第２データという。
【００３６】
したがって、第１奇数データＳＤＩＯＦ１は第１クロックの奇数フェーズに応答して出力され、第１偶数データＳＤＩＯＳ１は第１クロックの偶数フェーズに応答して出力され、第２奇数データＳＤＩＯＦ２は第２クロックの奇数フェーズに応答して出力され、第２偶数データＳＤＩＯＳ２は第２クロックの偶数フェーズに応答して出力されるデータである。
【００３７】
本発明で、第２奇数データＳＤＩＯＦ２は奇数バッファリングラッチ部３３０を通じて奇数前段ラッチ部３１０に入力された後で出力され、第２偶数データＳＤＩＯＳ２は偶数バッファリングラッチ部４３０を通じて偶数前段ラッチ部４１０に入力された後で出力される。
【００３８】
図３Ａを参照して奇数データ出力部３００の構成を詳細に説明する。奇数前段ラッチ部３１０及び奇数後段ラッチ部３２０は各々多数のラッチ素子を含むが、ラッチ素子の数は前述したように、最大待ち時間の数及びｔＣＣＤにより決定される。本実施形態では、最大待ち時間の数を７、ｔＣＣＤを２と仮定したので、奇数前段ラッチ部３１０及び奇数後段ラッチ部３２０に含まれるラッチ素子の数は各々４である。説明の便宜上、奇数前段ラッチ部３１０に含まれる４つのラッチ素子を第１ないし第４前段ラッチ素子３１１〜３１４といい、奇数後段ラッチ部３２０に含まれる４つのラッチ素子を第１ないし第４後段ラッチ素子３２１〜３２４という。
【００３９】
そして、前段ラッチ素子３１１〜３１４と後段ラッチ素子３２１〜３２４との間には各々バッファリングラッチ手段が備わる。すなわち、第１前段ラッチ素子３１１及び第１後段ラッチ素子３２１の間には第１バッファリングラッチ部３３１、第２前段ラッチ素子３１２及び第２後段ラッチ素子３２２の間には第２バッファリングラッチ部３３２、第３前段ラッチ素子３１３及び第３後段ラッチ素子３２３の間には第３バッファリングラッチ部３３３、そして、第４前段ラッチ素子３１４及び第４後段ラッチ素子３１４の間には第４バッファリングラッチ部３３４が配置される。
【００４０】
図３Ｂに示された偶数データ出力部４００の動作は奇数データ出力部３００の動作と似ている。したがって、反復を避けるために、偶数データ出力部４００の動作に関する説明は省略される。本発明の一実施形態によるデータ出力回路の奇数データ出力部３００及び偶数データ出力部４００は、各ラッチ素子と各バッファリングラッチ部へのデータ入／出力を制御するための多数のスイッチを含む。スイッチは図面で英文字Ｓに一連番号を付けて識別する。
【００４１】
第１奇数データＳＤＩＯＦ１は、第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）に応答して第１ないし第４前段ラッチ素子３１１〜３１４のうちいずれか一つに入力される。第２奇数データＳＤＩＯＦ２は、第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）に応答して第１ないし第４後段ラッチ素子３２１〜３２４のうちいずれか一つに入力される。第１ないし第４奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）は、第１奇数データＳＤＩＯＦ１が載せられるラインと第１ないし第４前段ラッチ素子３１１〜３１４とを連結するスイッチＳ１１〜Ｓ１４及び、第２奇数データＳＤＩＯＦ２が載せられるラインと第１ないし第４後段ラッチ素子３２１〜３２４とを連結するスイッチＳ１５〜Ｓ１８を制御することによって、第１及び第２奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が入力されるラッチ素子を決定する。
【００４２】
ラッチ素子３１１〜３１４、３２１〜３２４に入力されたデータを奇数マルチプレックスノードＤＯＦに出力することを制御する信号は第１ないし第８奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）である。
【００４３】
ラッチ素子３１１〜３１４、３２１〜３２４とバッファリングラッチ部３３１〜３３４の出力を制御するスイッチＳ１９〜Ｓ３０に直接入力される制御信号は、第１ないし第８奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）を２つずつ（ＣＤＱＦ１＆ＣＤＱＦ２、ＣＤＱＦ３＆ＣＤＱＦ４、ＣＤＱＦ５＆ＣＤＱＦ６、ＣＤＱＦ７＆ＣＤＱＦ８）論理和して遅延させた信号である第１ないし第４奇数遅延信号ＣＤＱＦＤ１２、ＣＤＱＦＤ３４、ＣＤＱＦＤ５６、ＣＤＱＦＤ７８である。出力制御信号の遅延のために遅延素子３４１〜３４４、４４１〜４４４が使われる。遅延素子３４１〜３４４、４４１〜４４４により出力制御信号の活性化時点が所定時間遅延される。
【００４４】
奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）は奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化に応答して非活性化される。奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）及び偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を生じる回路は図５に示されている。
【００４５】
奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化後に奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）が非活性化されるまで所定の遅延があるために、ラッチ素子３１１〜３１４、３２１〜３２４へのデータの入力及び出力が同時に進んでエラーが発生する恐れがある。このようなエラー発生可能性を防止するためにラッチ素子３１１〜３１４、３２１〜３２４からのデータの出力を直接制御する奇数遅延信号ＣＤＱＦＤ１２、ＣＤＱＦＤ３４、ＣＤＱＦＤ５６、ＣＤＱＦＤ７８は奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化時点より所定時間遅延されて活性化されることが望ましい。
【００４６】
一構成例において、遅延素子３４１〜３４４、４４１〜４４４の各遅延時間は、奇数出力制御信号ＣＤＱＦｊ（ｊ＝１〜８）の活性化後に奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）が非活性化されるまで遅延時間より若干長く設定されることが望ましい。
【００４７】
第１奇数遅延信号ＣＤＱＦＤ１２がハイレベルになれば、第１前段ラッチ素子３１１と奇数マルチプレックスノードＤＯＦとの間のスイッチＳ５１がターンオンされて第１前段ラッチ素子３１１のデータが奇数マルチプレックスノードＤＯＦに出力される。この時、第１後段ラッチ素子３２１と第１バッファリングラッチ部３３１との間のスイッチＳ３１もターンオンされるので、第１後段ラッチ素子３２１のデータは第１バッファリングラッチ手段３３１に入力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第１エッジ（立上りエッジ）に応答して第１奇数データＳＤＩＯＦ１が奇数マルチプレックスノードＤＯＦに出力され、第２奇数データＳＤＩＯＦ２は第１バッファリングラッチ手段３３１に入力される。
【００４８】
第１奇数遅延信号ＣＤＱＦＤ１２がハイレベルからローレベルになれば、第１バッファリングラッチ部３３１と第１前段ラッチ素子３１１との間のスイッチＳ４１がターンオンされて第１バッファリングラッチ部３３１のデータが第１前段ラッチ素子３１１に入力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第２エッジ（立下りエッジ）に応答して、第２奇数データＳＤＩＯＦ２が第１前段ラッチ素子３１１に入力される。この状態で、第１奇数遅延信号ＣＤＱＦＤ１２が再びハイレベルになれば、第１前段ラッチ素子３１１と奇数マルチプレックスノードＤＯＦとの間のスイッチＳ５１が再びターンオンされて第１バッファリングラッチ手段３３１を経由して第１前段ラッチ素子３１１に入力されたデータが奇数マルチプレックスノードＤＯＦに出力される。すなわち、第１奇数遅延信号ＣＤＱＦＤ１２の第２立上りエッジに応答して第２奇数データＳＤＩＯＦ２が奇数マルチプレックスノードＤＯＦに出力される。
【００４９】
前記のような方式で、第２ないし第４後段ラッチ素子３２２〜３２４に入力されていたデータは、各々第２ないし第４バッファリングラッチ手段３３２〜３３４を経由して第２ないし第４前段ラッチ素子３１２〜３１４に入力された後、奇数マルチプレックスノードＤＯＦに出力される。
【００５０】
前記のように、ラッチ素子を奇数前段ラッチ部３１０と奇数後段ラッチ部３２０とに区分し、前記奇数前段ラッチ部３１０と奇数後段ラッチ部３２０との間にバッファリングラッチ部３３０をおくことによって、奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が出力される奇数マルチプレックスノードＤＯＦの接合数が４つに減って従来の技術の接合数＝８より減少する。したがって、奇数マルチプレックスノードＤＯＦの負荷が減少してラッチ素子から奇数マルチプレックスノードＤＯＦに出力されるデータがより速く奇数マルチプレックスノードＤＯＦに現れることができる。すなわち、奇数マルチプレックスノードＤＯＦでのデータの遷移がより速くなって、ｔＡＡも向上させることができる。
【００５１】
第１偶数データＳＤＩＯＳ１は、第１ないし第４偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）に応答して第５ないし第８前段ラッチ素子４１１〜４１４のうちいずれか一つに入力される。第２偶数データＳＤＩＯＳ２は、第１ないし第４偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）に応答して第５ないし第８後段ラッチ素子４２１〜４２４のうちいずれか一つに入力される。
【００５２】
ラッチ素子４１１〜４１４、４２１〜４２４に入力されたデータを偶数マルチプレックスノードＤＯＳに出力することを制御する信号は第１ないし第８偶数出力制御信号ＣＤＱＳｊ（ｊ＝１〜８）である。奇数データ出力部３００の動作と偶数データ出力部４００の動作と似ているので、偶数データ出力部４００の動作に関する詳細な記述は省略される。
【００５３】
奇数マルチプレックスノードＤＯＦに出力された奇数データは奇数出力クロックＣＬＫＤＱＦにより出力データＤＯＵＴとして出力され、偶数マルチプレックスノードＤＯＳに出力された偶数データは偶数出力クロックＣＬＫＤＱＳにより出力データＤＯＵＴとして出力される。
【００５４】
図４は、図３Ａ及び図３Ｂに示されたデータ出力回路の入／出力タイミング図を示す図面である。図３Ａ、図３Ｂ及び図４を共に参照して、本発明の一実施形態によるデータ出力回路の動作を記述すれば、次の通りである。
【００５５】
クロックＣＬＫの２サイクル時間で１つの読出し命令語ＲＥＡＤが入力される。読出し命令語ＲＥＡＤが入力される度に第１ないし第４入力制御信号ＤＬ１〜ＤＬ４が順次にハイレベルに活性化される。すなわち、第１読出し命令語ＲＥＡＤが入力クロックＣＬＫの立上りエッジに応答して第１入力制御信号ＤＬ１がハイレベルに活性化され、第２読出し命令語ＲＥＡＤが入力クロックＣＬＫの立上りエッジに応答して第２入力制御信号ＤＬがハイレベルに活性化され、第１入力制御信号ＤＬ１はローレベルに非活性化される。このように、読出し命令語ＲＥＡＤが発生する度に第１ないし第４入力制御信号ＤＬ１〜ＤＬ４が順次にハイレベルに活性化される。
【００５６】
第１ないし第４入力制御信号ＤＬ１〜ＤＬ４は、第１ないし第４奇数入力制御信号ＤＬＦ１〜ＤＬＦ４及び第１ないし第４偶数入力制御信号ＤＬＳ１〜ＤＬＳ４を発生するための信号である。第１ないし第４奇数入力制御信号ＤＬＦ１〜ＤＬＦ４及び第１ないし第４偶数入力制御信号ＤＬＳ１〜ＤＬＳ４を発生するための入力制御信号発生部の一構成例が図５に示される。
【００５７】
第１入力制御信号ＤＬ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１及び第１偶数入力制御信号ＤＬＳ１がハイレベルに活性化されれば、データセンスアンプによりディベロップされた第１及び第２奇数データＳＤＩＯＦ１、ＳＤＩＯＦ２が並列に第１前段及び第１後段ラッチ素子３１１、３２１に各々入力される。説明の便宜上、奇数データ出力部３００の第１前段ラッチ素子３１１のデータを第１臨時データＤＡＴＡＦ、偶数データ出力部４００の第１前段ラッチ素子４１１のデータを第２臨時データＤＡＴＡＳという。
【００５８】
ラッチ素子にデータが入力された後、データを出力するための奇数出力制御信号ＣＤＱＦ１〜ＣＤＱＦ８及び偶数出力制御信号ＣＤＱＳ１〜ＣＤＱＳ８が入力制御信号ＤＬ１〜ＤＬ４の活性化方式と類似した方式で順次に活性化される。
【００５９】
第１奇数出力制御信号ＣＤＱＦ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１は非活性化される。これは、ラッチ素子へのデータ入／出力が同時に起きることを防止するためである。第１奇数出力制御信号ＣＤＱＦ１が活性化されれば、第１奇数遅延信号ＣＤＱＦＤ１２が所定の遅延時間後に活性化される。
【００６０】
第１奇数遅延信号ＣＤＱＦＤ１２の活性化に応答して、奇数データ出力部３００の第１前段ラッチ素子３１１に入力されていたデータＤＡＴＡＦが奇数マルチプレックスノードＤＯＦに出力されると同時に、第１後段ラッチ素子３２１にあったデータは第１バッファリングラッチ部３３１に入力される。第１奇数出力制御信号ＣＤＱＦ１が半クロック後に非活性化されれば、第１奇数遅延信号ＣＤＱＦＤ１２も非活性化され、第１奇数遅延信号ＣＤＱＦＤ１２の非活性化に応答して第１バッファリングラッチ手段３３１にあったデータが第１前段ラッチ素子３１１に移動する。したがって、第２奇数出力制御信号ＣＤＱＦ２の活性化によって第１奇数遅延信号ＣＤＱＦＤ１２が再び活性化される時には、第１バッファリングラッチ手段３３１を経由して第１前段ラッチ素子３１１に入力されたデータが奇数マルチプレックスノードＤＯＦに出力される。
【００６１】
偶数入力制御信号ＤＬＳ１及び偶数遅延信号ＣＤＱＳＤ１２の動作は、奇数入力制御信号ＤＬＦ１及び奇数遅延信号ＣＤＱＦＤ１２の動作と似ている。
【００６２】
奇数マルチプレックスノードＤＯＦに出力されたデータは奇数クロック信号ＣＬＫＤＱＦの立上りエッジに応答して出力データＤＯＵＴとして出力され、偶数マルチプレックスノードＤＯＳに出力されたデータは偶数クロック信号ＣＬＫＤＱＳの立上りエッジに応答して出力データＤＯＵＴとして出力される。このために、奇数データ出力部３００は奇数マルチプレックスノードＤＯＦのデータを出力データＤＯＵＴノードに出力するためのスイッチをさらに具備し、偶数データ出力部４００は偶数マルチプレックスノードＤＯＳのデータを出力データＤＯＵＴノードに出力するためのスイッチをさらに具備することが望ましい。
【００６３】
奇数クロック信号ＣＬＫＤＱＦは、クロックＣＬＫの立上りエッジよりやや速い立上りエッジ及びクロックＣＬＫと同じ周期を有する信号である。偶数クロック信号ＣＬＫＤＱＳはクロックＣＬＫの立下りエッジよりやや速い立上りエッジ及びクロックＣＬＫと同じ周期を有する信号である。奇数クロック信号ＣＬＫＤＱＦ及び偶数クロック信号ＣＬＫＤＱＳは、一般的に半導体装置の遅延同期回路で発生するクロック信号であって、出力データＤＯＵＴの発生時点から出力ピンまでの経路上に発生する遅延を考慮してクロックＣＬＫに比べて位相がやや速い。
【００６４】
したがって、奇数マルチプレックスノードＤＯＦのデータはクロックＣＬＫの立上りエッジに応答して出力され、偶数マルチプレックスノードＤＯＳのデータはクロックＣＬＫの立下りエッジに応答して出力される。
【００６５】
図３Ａ及び図３Ｂに示されたように、本発明によって出力ノードである奇数及び偶数マルチプレックスノードＤＯＦ、ＤＯＳの接合数が各々４つに減って従来の技術の接合数＝８より減少する。したがって、各マルチプレックスノードＤＯＦ、ＤＯＳの負荷が減少してラッチ素子からマルチプレックスノードＤＯＦ、ＤＯＳに出力されるデータがより速く該当ノードに現れる。すなわち、ラッチ素子から各マルチプレックスノードＤＯＦ、ＤＯＳに有効なデータが現れるまでの時間が短くなる。したがって、各マルチプレックスノードＤＯＦ、ＤＯＳで帯域幅が増大し、かつ全体的なデータアクセス時間（すなわち、ｔＡＡ）も向上する。
【００６６】
図５は、奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）及び偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を発生する回路（以下、入力制御信号発生部という）５００の一構成例である。図５を参照すれば、入力制御信号発生部５００は各々奇数入力制御信号ＤＬＦｊ（ｊ＝１〜４）、偶数入力制御信号ＤＬＳｊ（ｊ＝１〜４）を発生するための同じ構成を有する８つの回路部５１０、５２０、５３０、５４０、５５０、５６０、５７０、５８０で構成される。８つの回路部５１０、５２０、５３０、５４０、５５０、５６０、５７０、５８０は入力される信号と出力される信号とで差があるだけで、その構成及び作用は同一なので一つの回路部５１０を中心に構成及び動作を説明する。
【００６７】
第１奇数入力制御信号ＤＬＦ１を発生するための回路部５１０は、自動パルス発生器５１１、ＮＯＲゲートＮＯＲ１、ＮＯＲ２を含む。自動パルス発生器５１１〜５１８は入力される信号の立上りエッジに応答して短いパルスを発生する回路である。
【００６８】
第１入力制御信号ＤＬ１がハイレベルに活性化されれば、自動パルス発生器５１１が短いパルスが発生する。これにより、ＮＯＲゲートＮＯＲ１の出力がローレベルになる。第１奇数出力制御信号ＣＤＱＦ１の初期状態がローレベルであると仮定すれば、ＮＯＲゲートＮＯＲ２の入力が両方ともローレベルになり、第１奇数入力制御信号ＤＬＦ１がハイレベルに活性化される。ところで、第１奇数出力制御信号ＣＤＱＦ１がハイレベルに活性化されれば、ＮＯＲゲートＮＯＲ２により第１奇数入力制御信号ＤＬＦ１がローレベルに非活性化される。第１奇数出力制御信号ＣＤＱＦ１の活性化に応答して第１奇数入力制御信号ＤＬＦ１を非活性化する理由は、前述したように、ラッチ素子へのデータ入／出力が同時に起きることを防止するためである。
【００６９】
本発明による同期式半導体装置のデータ出力回路に適用される本発明の一実施形態による半導体装置のデータ出力方法を記述すれば、次の通りである。まず、データセンスアンプから出力されるデータを前段部ラッチ部及び後段部ラッチ部に並列に入力する。次に、前段部ラッチ部に格納されているデータをマルチプレックスして出力する。そして、後段部ラッチ部に格納されているデータを所定のバッファリングラッチ部を通じて前段部ラッチ部に入力する。最後に、バッファリングラッチ部を通じて前段部ラッチ部に入力されたデータをマルチプレックスして出力する。
【００７０】
本発明は図面に図示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であればこれより多様な変形及び均等な他の形態の採用が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて決まらねばならない。
【００７１】
【発明の効果】
本発明によれば、同期式半導体装置の出力ノードにかかる負荷が減る効果がある。したがって、出力ノードでの周波数特性が改善されて、全体半導体装置の全体的な動作速度が向上し、例えばｔＡＡ等のアクセス時間が向上する。
【図面の簡単な説明】
【図１】従来の技術による半導体装置のデータ出力回路を示す図面である。
【図２】図１に示された従来の技術によるデータ出力回路の出力タイミング図である。
【図３Ａ】本発明の一実施形態による同期式半導体装置のデータ出力回路を示す図面である。
【図３Ｂ】本発明の一実施形態による同期式半導体装置のデータ出力回路を示す図面である。
【図４】図３Ａ及び図３Ｂに示されたデータ出力回路の入／出力タイミング図である。
【図５】図３Ａ及び図３Ｂに示された偶数入力制御信号及び奇数入力制御信号を発生する回路の一構成例を示す回路図である。
【符号の説明】
３００ 奇数データ出力部
３１１〜３１４ 第１ないし第４前段ラッチ素子
３２１〜３２４ 第１ないし第４後段ラッチ素子
３３１〜３３４ 第１ないし第４バッファリングラッチ部
３４１〜３４４ 遅延素子
４００ 偶数データ出力部
Claims (37)
- 一セットのデータビットを出力として提供する同期式半導体装置のデータ出力回路において、
第１制御信号に応答して前記データビットの第１ビットを受信する第１ステージラッチ部と、
前記第１制御信号に応答して前記データビットの第２ビットを受信する第２ステージラッチ部と、
前記第１ステージラッチ部と前記第２ステージラッチ部との間に配され、前記第２ステージラッチ部から前記第２ビットを受信し、第２制御信号に応答して前記第２ビットを前記第１ステージラッチ部に伝達するバッファリングラッチ部とを具備する同期式半導体装置のデータ出力回路。 - 前記第１ステージラッチ部及び前記第２ステージラッチ部は、前記データビットの前記第１ビット及び前記第２ビットを同時に受信することを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。
- 前記同期式半導体装置は、
ウェーブパイプライン動作装置であることを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。 - 前記第１制御信号は、
前記第２制御信号の活性化前に活性化された後、前記第２制御信号に応答して非活性化されることを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。 - 前記第１ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。 - 前記第２ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。 - 前記第１ステージラッチ部は出力ノードに接続され、前記第１ステージラッチ部は前記データビットの前記第１ビットを前記出力ノードに伝達することを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。
- 前記データ出力回路は、
前記データビットの前記第１ビットを前記出力ノードにスイッチングするために前記第１ステージラッチ部と前記出力ノードとの間に複数のスイッチをさらに具備することを特徴とする請求項７に記載の同期式半導体装置のデータ出力回路。 - 前記複数のスイッチは、
複数の第２制御信号により制御されることを特徴とする請求項８に記載の同期式半導体装置のデータ出力回路。 - 前記データ出力回路は、
前記バッファリングラッチ部から前記第１ステージラッチ部にデータを伝達するために前記バッファリングラッチ部と前記第１ステージラッチ部との間に複数の第１スイッチをさらに具備することを特徴とする請求項１に記載の同期式半導体装置のデータ出力回路。 - 前記複数の第１スイッチは、
複数の第２制御信号により制御されることを特徴とする請求項１０に記載の同期式半導体装置のデータ出力回路。 - 前記データ出力回路は、
前記第２ステージラッチ部から前記バッファリングラッチ部にデータを伝達するために前記第２ステージラッチ部と前記バッファリングラッチ部との間に複数の第２スイッチをさらに具備することを特徴とする請求項１０に記載の同期式半導体装置のデータ出力回路。 - 前記複数の第２スイッチは、
複数の第２制御信号により制御されることを特徴とする請求項１２に記載の同期式半導体装置のデータ出力回路。 - 一セットのデータビットを出力として提供する同期式半導体装置のデータ出力方法において、
第１制御信号に応答して前記データビットの第１ビットを第１ステージラッチ部で受信しラッチする段階と、
前記第１制御信号に応答して前記データビットの第２ビットを第２ステージラッチ部で受信しラッチする段階と、
前記第１ステージラッチ部と前記第２ステージラッチ部との間に配されたバッファリングラッチ部で、前記第２ステージラッチ部から前記第２ビットを受信し、第２制御信号に応答して前記第２ビットを前記第１ステージラッチ部に伝達する段階とを具備する同期式半導体装置のデータ出力方法。 - 前記第１ステージラッチ部及び前記第２ステージラッチ部は、前記データビットの前記第１ビット及び前記第２ビットを同時に受信することを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。
- 前記同期式半導体装置は、
ウェーブパイプライン動作装置であることを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。 - 前記第１制御信号は、
前記第２制御信号の活性化前に活性化された後、前記第２制御信号に応答して非活性化されることを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。 - 前記第１ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。 - 前記第２ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。 - 前記第１ステージラッチ部は出力ノードに接続され、前記第１ステージラッチ部は前記データビットの前記第１ビットを前記出力ノードに伝達することを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。
- 前記データビットの前記第１ビットを前記出力ノードにスイッチングするために、前記第１ステージラッチ部と前記出力ノードとの間に設けられた複数のスイッチを制御する段階をさらに具備することを特徴とする請求項２０に記載の同期式半導体装置のデータ出力方法。
- 前記複数のスイッチは、
複数の第２制御信号により制御されることを特徴とする請求項２１に記載の同期式半導体装置のデータ出力方法。 - 前記バッファリングラッチ部から前記第１ステージラッチ部にデータを伝達するために、前記バッファリングラッチ部と前記第１ステージラッチ部との間に設けられた複数の第１スイッチを制御する段階をさらに具備することを特徴とする請求項１４に記載の同期式半導体装置のデータ出力方法。
- 前記複数の第１スイッチは、
複数の第２制御信号により制御されることを特徴とする請求項２３に記載の同期式半導体装置のデータ出力方法。 - 前記第２ステージラッチ部から前記バッファリングラッチ部にデータを伝達するために、前記第２ステージラッチ部と前記バッファリングラッチ部との間に設けられた複数の第２スイッチを制御する段階をさらに具備することを特徴とする請求項２３に記載の同期式半導体装置のデータ出力方法。
- 前記複数の第２スイッチは、
複数の第２制御信号により制御されることを特徴とする請求項２５に記載の同期式半導体装置のデータ出力方法。 - 一セットのデータビットを出力として提供する同期式半導体装置のデータ出力回路において、
前記一セットのデータビットのうち第１サブセットビットを受信する第１データ出力部と、
前記一セットのデータビットのうち第２サブセットビットを受信する第２データ出力部とを具備し、
前記第１データ出力部は、
第１制御信号に応答して前記第１サブセットビットの第１ビットを受信する第１第１ステージラッチ部と、
前記第１制御信号に応答して前記第１サブセットビットの第２ビットを受信する第１第２ステージラッチ部と、
前記第１第１ステージラッチ部と前記第１第２ステージラッチ部との間に配され、前記第１第２ステージラッチ部から前記第１サブセットビットの前記第２ビットを受信し、第２制御信号に応答して前記第１サブセットビットの前記第２ビットを前記第１第１ステージラッチ部に伝達する第１バッファリングラッチ部とを含み、
前記第２データ出力部は、
第３制御信号に応答して前記第２サブセットビットの第１ビットを受信する第２第１ステージラッチ部と、
前記第３制御信号に応答して前記第２サブセットビットの第２ビットを受信する第２第２ステージラッチ部と、
前記第２第１ステージラッチ部と前記第２第２ステージラッチ部との間に配され、前記第２第２ステージラッチ部から前記第２サブセットビットの前記第２ビットを受信し、第４制御信号に応答して前記第２サブセットビットの前記第２ビットを前記第２第１ステージラッチ部に伝達する第２バッファリングラッチ部とを含むことを特徴とする同期式半導体装置のデータ出力回路。 - 前記第１第１ステージラッチ部及び前記第１第２ステージラッチ部は前記第１サブセットビットの前記第１ビット及び前記第２ビットを同時に受信し、前記第２第１ステージラッチ部及び前記第２第２ステージラッチ部は前記第２サブセットビットの前記第１ビット及び前記第２ビットを同時に受信することを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。
- 前記同期式半導体装置は、
ウェーブパイプライン動作装置であることを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。 - 前記第１制御信号は前記第２制御信号の活性化前に活性化された後、前記第２制御信号に応答して非活性化され、
前記第３制御信号は前記第４制御信号の活性化前に活性化された後、前記第４制御信号に応答して非活性化されることを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。 - 前記第１ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。 - 前記第２ステージラッチ部は、
複数の前記データビットを受信するための複数のラッチを含むことを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。 - 前記第１ステージラッチ部は出力ノードに接続され、前記第１ステージラッチ部はデータビットを前記出力ノードに伝達することを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。
- 前記データ出力回路は、
前記データビットを前記出力ノードにスイッチングするために前記第１ステージラッチ部と前記出力ノードとの間に複数のスイッチをさらに具備することを特徴とする請求項３３に記載の同期式半導体装置のデータ出力回路。 - 前記データ出力回路は、
前記バッファリングラッチ部から前記第１ステージラッチ部にデータを伝達するために前記バッファリングラッチ部と前記第１ステージラッチ部との間に複数の第１スイッチをさらに具備することを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。 - 前記データ出力回路は、
前記第２ステージラッチ部から前記バッファリングラッチ部にデータを伝達するために前記第２ステージラッチ部と前記バッファリングラッチ部との間に複数の第２スイッチを提供する段階をさらに具備することを特徴とする請求項３５に記載の同期式半導体装置のデータ出力回路。 - 前記データ出力回路は、
前記第２ステージラッチ部達から前記バッファリングラッチ部にデータを伝達するために前記第２ステージラッチ部と前記バッファリングラッチ部との間に複数のスイッチをさらに具備することを特徴とする請求項２７に記載の同期式半導体装置のデータ出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0018806A KR100416619B1 (ko) | 2002-04-06 | 2002-04-06 | 동기식 반도체 장치의 데이터 출력 회로 및 그 방법 |
| KR2002-018806 | 2002-04-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347922A JP2003347922A (ja) | 2003-12-05 |
| JP3953973B2 true JP3953973B2 (ja) | 2007-08-08 |
Family
ID=28673078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003091515A Expired - Fee Related JP3953973B2 (ja) | 2002-04-06 | 2003-03-28 | 同期式半導体装置のデータ出力回路及びその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6631090B1 (ja) |
| JP (1) | JP3953973B2 (ja) |
| KR (1) | KR100416619B1 (ja) |
| DE (1) | DE10305588A1 (ja) |
| TW (1) | TWI263126B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481891B1 (ko) * | 2002-07-18 | 2005-04-13 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 출력 회로 |
| KR100510512B1 (ko) * | 2002-11-18 | 2005-08-26 | 삼성전자주식회사 | 이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법 |
| KR100728554B1 (ko) * | 2005-11-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 처리장치 |
| KR100759780B1 (ko) * | 2006-09-05 | 2007-09-20 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법 |
| US8693264B2 (en) | 2012-02-21 | 2014-04-08 | Lsi Corporation | Memory device having sensing circuitry with automatic latching of sense amplifier output node |
| KR20150002129A (ko) * | 2013-06-28 | 2015-01-07 | 에스케이하이닉스 주식회사 | 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 테스트 방법 |
| CN112687305B (zh) * | 2021-01-05 | 2024-05-10 | 深圳芯邦科技股份有限公司 | 一种数据存储电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5933369A (en) * | 1997-02-28 | 1999-08-03 | Xilinx, Inc. | RAM with synchronous write port using dynamic latches |
| KR100305647B1 (ko) | 1998-05-27 | 2002-03-08 | 박종섭 | 동기식메모리장치 |
| KR100304963B1 (ko) | 1998-12-29 | 2001-09-24 | 김영환 | 반도체메모리 |
| KR100291194B1 (ko) | 1998-12-30 | 2001-06-01 | 박종섭 | 디디알 에스디램에서의 읽기 구동 방법 및 장치 |
-
2002
- 2002-04-06 KR KR10-2002-0018806A patent/KR100416619B1/ko not_active IP Right Cessation
- 2002-10-08 US US10/266,789 patent/US6631090B1/en not_active Expired - Fee Related
-
2003
- 2003-01-27 TW TW092101694A patent/TWI263126B/zh not_active IP Right Cessation
- 2003-02-05 DE DE10305588A patent/DE10305588A1/de not_active Withdrawn
- 2003-03-28 JP JP2003091515A patent/JP3953973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100416619B1 (ko) | 2004-02-05 |
| US6631090B1 (en) | 2003-10-07 |
| TWI263126B (en) | 2006-10-01 |
| TW200305072A (en) | 2003-10-16 |
| JP2003347922A (ja) | 2003-12-05 |
| DE10305588A1 (de) | 2003-10-23 |
| US20030189844A1 (en) | 2003-10-09 |
| KR20030079623A (ko) | 2003-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7509469B2 (en) | Semiconductor memory asynchronous pipeline | |
| US7058799B2 (en) | Apparatus and method for clock domain crossing with integrated decode | |
| US6603686B2 (en) | Semiconductor memory device having different data rates in read operation and write operation | |
| US7710799B2 (en) | Circuit for generating data strobe in DDR memory device, and method therefor | |
| KR100694440B1 (ko) | 반도체기억장치 | |
| KR100322530B1 (ko) | 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법 | |
| KR100362193B1 (ko) | 디디알 동기식 메모리 장치의 데이터 출력 장치 | |
| KR100623801B1 (ko) | 반도체 메모리 비동기식 파이프라인 | |
| JP3180317B2 (ja) | 半導体記憶装置 | |
| JP2006344367A (ja) | 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法 | |
| TW200407893A (en) | Circuit and method for generating output control signal in synchronous semiconductor memory device | |
| US7715253B2 (en) | Semiconductor memory device and method for operating the same | |
| JPH06202933A (ja) | 同期式大規模集積回路記憶装置 | |
| JP4145984B2 (ja) | 半導体記憶装置 | |
| JP3953973B2 (ja) | 同期式半導体装置のデータ出力回路及びその方法 | |
| KR100495917B1 (ko) | 고속 데이터 출력을 위한 파이프래치 회로 | |
| KR100772716B1 (ko) | 반도체 메모리 장치 및 그 구동방법 | |
| US6205084B1 (en) | Burst mode flash memory | |
| US8023343B2 (en) | Systems and methods for issuing address and data signals to a memory array | |
| US6606272B2 (en) | Method and circuit for processing output data in pipelined circuits | |
| JP4607444B2 (ja) | 半導体装置、データ検索回路、メモリセルアレイ判読方法、およびデータ検索方法 | |
| US8107315B2 (en) | Double data rate memory device having data selection circuit and data paths |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060630 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061002 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070425 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |