DE10305588A1

DE10305588A1 - Datenausgabeschaltung und zugehöriges Datenausgabeverfahren

Info

Publication number: DE10305588A1
Application number: DE10305588A
Authority: DE
Inventors: Jin-Seok Kwak; Seong-Jin Jang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-04-06
Filing date: 2003-02-05
Publication date: 2003-10-23
Also published as: JP3953973B2; KR100416619B1; US6631090B1; TWI263126B; TW200305072A; JP2003347922A; US20030189844A1; KR20030079623A

Abstract

Die Erfindung bezieht sich auf eine Datenausgabeschaltung für einen Halbleiterbaustein, die einen Satz von Datenbits als Ausgangssignal zur Verfügung stellt, und auf ein zugehöriges Datenausgabeverfahren. DOLLAR A Erfindungsgemäß sind eine Erststufenzwischenspeichereinheit (310) zum Empfangen eines ersten der Datenbits in Abhängigkeit von einem ersten Steuersignal, eine Zweitstufenzwischenspeichereinheit (320) zum Empfangen eines zweiten der Datenbits in Abhängigkeit von dem ersten Steuersignal und eine Pufferspeichereinheit (330) vorgesehen, die zwischen die Erststufenzwischenspeichereinheit und die Zweitstufenzwischenspeichereinheit eingeschleift ist und das zweite Datenbit von der Zweitstufenzwischenspeichereinheit empfängt und an die Erststufenzwischenspeichereinheit in Abhängigkeit von einem zweiten Steuersignal weiterleitet. DOLLAR A Verwendung z. B. für synchrone Halbleiterspeicherbauelemente.

Description

Die Erfindung betrifft eine Datenausgabeschaltung für einen Halbleiterbaustein, insbesondere für einen synchronen Halbleiterbaustein mit einer hohen Geschwindigkeit, nach dem Oberbegriff der Patentansprüche 1 oder 9 und auf ein zugehöriges Datenausgabeverfahren.

Herkömmliche Hochgeschwindigkeitsgrafikspeicher benötigen eine sehr hohe Betriebsgeschwindigkeit von ungefähr 500 MHz. In diesem Zusammenhang geht beim Zugriff auf Speicherschaltungen der Trend zur Anwendung einer Spaltenadressenabtastlatenz von sieben und einer 4- Bit-Vorabruftechnik anstelle einer existierenden 2-Bit-Vorabruftechnik. Die Spaltenadressenabtastlatenz (CAS-Latenz) ist definiert als Anzahl von Taktperioden zwischen einem Lesebefehl oder einer Eingabe einer Spaltenadresse bis zur Datenausgabe. Nach Eingabe eines Lesebefehls erscheinen die Daten nach einer Anzahl von Taktperioden am Ausgang, die gleich der CAS-Latenz ist. Zur einfacheren Beschreibung wird eine CAS-Latenz von n als CLn bezeichnet, wobei n eine natürliche Zahl größer oder gleich 1 ist.

Doppeldatenratenspeicher (DDR-Speicher) zum Eingeben und Ausgeben von zwei Datengruppen während einer Taktperiode sind weit verbreitet, um eine Dateneingabe oder -ausgabe mit einer hohen Geschwindigkeit durchzuführen. DDR-Speicher verarbeiten Daten an den ansteigenden und abfallenden Flanken des Taktsignals. Die 4-Bit- Vorabruftechnik in DDR-Speichern repräsentiert eine simultane Vorbereitung von vier Bits, was bedeutet, dass die Anzahl von aktivierten Spaltenauswahlleitungen (CSLs) verdoppelt ist und eine CSL- Aktivierungsphase zwei Taktperioden (tCK) umfasst, wobei tCK benutzt wird, um die Einheiten einer Taktperiode anzuzeigen.

Allgemein werden in 4-Bit-Vorabrufspeichern von einem Datenausgabeanschluss vier Datengruppen während zweier Taktperioden, d. h. 2tCK ausgegeben. In einem 4-Bit-Vorabrufsystem sind die CSLs während zweier Taktperioden aktiv, so dass ein Lesebefehl alle zwei Taktperioden gegeben werden kann. Daraus folgt, dass eine Minimumzeitdauer (tCCD) zwischen den Lesebefehlen gleich 2tCK ist.

Hochgeschwindigkeitsspeicher benutzen normalerweise ein Signalkanalisierungssystem bzw. Signalpipelinesystem, um eine lange CAS-Latenz von ungefähr CL7 zu erreichen. Typischerweise werden sechzehn Zwischenspeicher pro Datenausgabeanschluss benötigt, um ein CL7- System auch bei niedrigen Frequenzen reibungslos arbeiten zu lassen und ein 4-Bit-Vorabrufsystem zu erhalten. Die Anzahl der Zwischenspeicher für jeden Datenausgabeanschluss pro Bit wird durch eine Division der maximalen CAS-Latenz geteilt durch die Minimumzeitdauer (tCCD) zwischen zwei Lesebefehlen berechnet, d. h. durch die Formel, maximale CAS-Latenz/tCCD'. Wenn die maximale CAS-Latenz CL7 ist und die tCCD gleich 2tCK ist, werden 3,5 (CL7/2) Zwischenspeicher benötigt. Da keine halben Zwischenspeicher gebaut werden können, werden pro Bit vier Zwischenspeicher benötigt. In einem 4-Bit-Vorabrufspeicher gibt jeder Datenausgabeanschluss 4-Bit-Daten in Abhängigkeit von einem einzigen Lesebefehl aus, was bedeutet, dass insgesamt sechzehn Zwischenspeicher pro Datenausgabeanschluss benötigt werden.

Fig. 1 zeigt einen Schaltplan einer herkömmlichen Datenausgabeschaltung 100, die in Halbleiterbausteinen benutzt wird. Die Datenausgabeschaltung 100 benutzt das Signalkanalisierungssystem, um eine CAS- Latenz von 7 (CL7), eine tCCD von 2tCK und die 4-Bit-Vorabruftechnik zu realisieren. Die herkömmliche Datenausgabeschaltung 100 umfasst insgesamt sechzehn Zwischenspeicher 111 bis 118 und 121 bis 128. Wie aus Fig. 1 ersichtlich ist, sind Bitleitungsabtastverstärker B/L S/A, Datenabtastverstärker DATA S/A und eine Bündeldatenanordnungseinheit 200 mit der Datenausgabeschaltung 100 verbunden. Die in Speicherzellen gespeicherten Daten werden auf einer nicht dargestellten Bitleitung übertragen, wenn eine nicht dargestellte Wortleitung aktiviert wird. Die Daten werden durch die Bitleitungsabtastverstärker B/L S/A abgetastet und verstärkt. Die auf einer aktivierten Spaltenauswahlleitung CSLj, wobei j eine natürliche Zahl von 1 bis 4 ist, liegenden, vom Bitleitungsabtastverstärker B/L S/A abgetasteten Daten werden zum zugehörigen Datenabtastverstärker DATA S/A übertragen und von diesem verstärkt. Da die Datenausgabeschaltung 100 das 4-Bit-Vorabrufsystem anwendet, werden vier CSLs zur gleichen Zeit in Abhängigkeit von einem einzigen Lesebefehl aktiviert. Die Daten von den Bitleitungsabtastverstärkern B/L S/A, die zu den vier aktivierten Spaltenauswahlleitungen CSL1, CSL2, CSL3 und CSL4 gehören, werden durch die Datenabtastverstärker DATA S/A verstärkt und durch die Datenbündelanordnungseinheit 200 in der richtigen Reihenfolge angeordnet und gleichzeitig zu den jeweiligen vier der Zwischenspeicher 111 bis 118 und 121 bis 128 in der Datenausgabeschaltung 100 ausgegeben.

Die herkömmliche Datenausgabeschaltung 100 nach Fig. 1 verwendet eine zweistufige Multiplexmethode, um die Daten zu multiplexen, die von den Zwischenspeichern 111 bis 118 und 121 bis 128 ausgegeben werden. Das heißt, dass in einer ersten Stufe 130 ungerade und gerade Daten getrennt multiplext werden. Nach dem Multiplexen in der ersten Stufe 130 werden die zwei Gruppen von Daten in einer zweiten Stufe 140 multiplext. Die ungeraden Daten bezeichnen Daten, die im Zusammenhang mit der ansteigenden Flanke eines Taktsignals abgegeben werden, und gerade Daten bezeichnen Daten, die im Zusammenhang mit der abfallenden Flanke des Taktsignals abgegeben werden.

Gemäß dem oben beschriebenen zweistufigen Datenmultiplexverfahren wird die Anzahl von Kreuzungen an jedem Multiplexknoten DOFi und DOSi in der ersten Stufe 130 von sechzehn auf acht verringert. Verglichen mit einem Multiplexen der Ausgänge von sechzehn Zwischenspeichern in einer Stufe verringert das in Fig. 1 dargestellte zweistufige Datenmultiplexverfahren die Last an den Multiplexknoten DOFi und DOSi. Trotzdem ist die Belastung an jedem der Multiplexknoten DOFi und DOSi immer noch hoch, wodurch die Bandbreite begrenzt wird.

Fig. 2 zeigt ein Datenausgabezeitablaufdiagramm der in Fig. 1 dargestellten herkömmlichen Datenausgabeschaltung 100. Die Funktionsweise der herkömmlichen Datenausgabeschaltung 100 wird nachfolgend anhand der Fig. 1 und 2 beschrieben.

Es werden vier Datenbits SDIOF1, SDIOF2, SDIOS1 und SDIOS2 gleichzeitig von der Bündeldatenanordnungseinheit 200 ausgegeben und sequentiell von den zugehörigen Zwischenspeichern empfangen. Das erste Datenbit SDIOF1 wird sequentiell jeweils in einen der ersten bis vierten Zwischenspeicher 111 bis 114 abgelegt, das zweite Datenbit SDIOF2 wird sequentiell jeweils in einen der fünften bis achten Zwischenspeicher 115 bis 118 abgelegt, das dritte Datenbit SDIOS1 wird sequentiell jeweils in einen der neunten bis zwölften Zwischenspeicher 121 bis 124 abgelegt und das vierte Datenbit SDIOS2 wird sequentiell jeweils in einen der dreizehnten bis sechzehnten Zwischenspeicher 125 bis 128 abgelegt.

Zu diesem Zeitpunkt steuern Eingangssteuersignale DLj, wobei j eine natürliche Zahl von 1 bis 4 ist, die Eingabe der ersten bis vierten Datenbits SDIOF1, SDIOF2, SDIOS1 und SDIOS2 in die Zwischenspeicher. Multiplexsteuersignale CDQFj und CDQSj, wobei j eine natürliche Zahl aus dem Bereich von 1 bis 8 ist, bestimmen den Zwischenspeicher, aus dem die Daten an den ungeraden Multiplexknoten DOFi und an den geraden Multiplexknoten DOSi ausgegeben werden.

Die Daten der ersten bis achten Zwischenspeicher 111 bis 118 werden an dem ungeraden Multiplexknoten DOFi ausgegeben, wenn die zugehörigen Multiplexsteuersignale CDQFj aktiviert sind. Die Daten der neunten bis sechzehnten Zwischenspeicher 121 bis 128 werden an dem geraden Multiplexknoten DOSi ausgegeben, wenn die zugehörigen Multiplexsteuersignale CDQSj aktiviert sind. Die Daten an dem ungeraden Multiplexknoten DOFi und an dem geraden Multiplexknoten DOSi werden in Abhängigkeit von einem ungeraden Taktsignal CLKDQF bzw. einem geraden Taktsignal CLKDQS zu Ausgabedaten DOUT multiplext.

Da die vier Multiplexsteuersignale CDQF1, CDQS1, CDQF2 und CDQS2, wie aus Fig. 2 ersichtlich ist, sequentiell aktiviert werden, werden die Daten des ersten Zwischenspeichers 111 an den ungeraden Multiplexknoten DOFi ausgegeben, danach werden die Daten des neunten Zwischenspeichers 121 an den geraden Multiplexknoten DOSi ausgegeben, danach werden die Daten des fünften Zwischenspeichers 115 an den ungeraden Multiplexknoten DOFi ausgegeben und danach werden die Daten des dreizehnten Zwischenspeichers 125 an den geraden Multiplexknoten DOSi ausgegeben. Die Daten am ungeraden Multiplexknoten DOFi werden in Abhängigkeit von dem ungeraden Taktsignal CLKQF zu den Ausgabedaten DOUT multiplext, und die Daten am geraden Multiplexknoten DOSi werden in Abhängigkeit von dem geraden Taktsignal CLKQS zu den Ausgabedaten DOUT multiplext. Daher werden 4-Bit-Daten kontinuierlich über jeden Datenausgabeanschluss während zweier Perioden des Taktsignals CLK ausgegeben.

In der oben beschriebenen herkömmlichen Datenausgabeschaltung 100 werden die Ausgänge der acht Zwischenspeicher 111 bis 118 für die ungeraden Daten an den Knoten DOFi multiplext, und die Ausgänge der acht Zwischenspeicher 121 bis 128 für die geraden Daten werden an den Knoten DOSi multiplext. Daraus folgt, dass jeder der Knoten DOFi und DOSi stark belastet wird, wodurch die Bandbreite begrenzt wird. Die starke Belastung an jedem der Knoten DOFi und DOSi verlängert die Zeitdauer, bis Daten aus den Zwischenspeichern an den Knoten DOFi und DOSi erscheinen.

Die Verbindung von acht Anschlüssen zu jedem der Knoten setzt die Entwicklungsgeschwindigkeit für die Datenerkennung herab. Diese Herabsetzung der Datenentwicklungsgeschwindigkeit verlängert, wie in Fig. 2 dargestellt ist, die Zeitdauer tDF vom Erscheinen der Daten am Knoten DOFi bis zu einer ansteigenden Flanke des Taktsignals CLKDQF und die Zeitdauer tDS vom Erscheinen der Daten am Knoten DOSi bis zu einer ansteigenden Flanke des Taktsignals CLKDQS.

Deshalb ist eine starke Belastung an den Multiplexknoten ein Faktor für eine Verzögerung einer als tAA bezeichneten Datenzugriffszeit, die die Zeitdauer angibt, die vom Taktsignal beim Anlegen eines Lesebefehls bis zum Erscheinen der Ausgabedaten an einem Ausgangsdatenanschluss verstreicht, was der Zugriffszeit ab dem Augenblick, an dem ein Lesebefehl mit einer Spaltenadresse angelegt wird, bis zu dem Augenblick entspricht, an dem die Ausgabedaten an dem Datenausgabeanschluss ausgegeben werden.

Die Aufgabe der Erfindung ist es, die oben beschriebenen Probleme 4 wenigstens teilweise zu beseitigen und eine Datenausgabeschaltung und ein zugehöriges Datenausgabeverfahren für einen Halbleiterbaustein, insbesondere einen synchronen Halbleiterbaustein, mit verbesserten Frequenzeigenschaften und kürzerer Datenzugriffszeit anzugeben.

Die Erfindung löst diese Aufgabe durch Bereitstellung einer Datenausgabeschaltung für einen Halbleiterbaustein, insbesondere für einen synchronen Halbleiterbaustein, mit den Merkmalen des Anspruchs 1 oder 9 und eines Datenausgabeverfahrens mit den Merkmalen des Anspruchs 18.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Um das Problem der Frequenzbeschränkung zu lösen, stellt die vorliegende Erfindung ein Multiplexverfahren zur Verfügung, bei dem zuerst nur Daten, die bei einem ersten Takt des Ausgabetaktsignals ausgegeben werden sollen - nachfolgend als ein erster Takt bezeichnet - mit einer 2-Taktperiode multiplext werden und bei dem anschließend die übrigen Daten multiplext werden, die beim zweiten Takt des Ausgabetaktsignals ausgegeben werden sollen, nachfolgend als ein zweiter Takt bezeichnet. Das Ausgabetaktsignal stellt ein Taktsignal dar, während dem eine Serie von Daten in Abhängigkeit von einem einzigen Lesebefehl ausgegeben werden.

Genauer gesagt, werden die Daten, die mit dem ersten Takt ausgegeben werden sollen, in Vorstufenzwischenspeicher eingegeben. Die Daten, die mit dem zweiten Takt ausgegeben werden sollen, werden in Nachfolgestufenzwischenspeicher eingegeben, durch Pufferspeichermittel in die Vorstufenzwischenspeicher verschoben und dann multiplext. Dadurch wird die Anzahl von Zwischenspeichern reduziert, die an jeden Multiplexknoten angeschlossen sind, wodurch die Anschlussbelastung der Multiplexknoten verringert wird.

Bei dem erfindungsgemäßen Datenausgabeverfahren werden zuerst Ausgangsdaten eines Datenabtastverstärkers in Reihe in Vorstufenzwischenspeicher und Nachfolgestufenzwischenspeicher übertragen. Danach werden die in den Vorstufenzwischenspeichern gespeicherten Daten multiplext und ausgegeben. Danach werden die in den Nachfolgestufenzwischenspeichern gespeicherten Daten über Pufferspeichermittel in die Vorstufenzwischenspeicher übertragen, multiplext und dann ausgegeben.

Die vorliegende Erfindung reduziert die Belastung an den Ausgangsknoten eines synchronen Halbleiterbausteins, wodurch die Frequenzeigenschaften verbessert werden. Dies führt zu einer Verbesserung der Betriebsgeschwindigkeit des gesamten Halbleiterbausteins und der Datenzugriffszeit einschließlich tAA.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
Fig. 1 ein Schaltbild einer herkömmlichen Datenausgabeschaltung für einen Halbleiterbaustein;
Fig. 2 ein Zeitablaufdiagramm von Signalen der in Fig. 1 dargestellten Datenausgabeschaltung;
Fig. 3A und 3B jeweils ein Schaltbild für zwei Bereiche einer erfindungsgemäßen Datenausgabeschaltung für einen synchronen Halbleiterbaustein;
Fig. 4 ein Zeitablaufdiagramm von Signalen der in den Fig. 3A und 3B dargestellten Datenausgabeschaltung; und
Fig. 5 ein Schaltbild einer Schaltung zur Erzeugung von ungeraden Eingangssteuersignalen und geraden Eingangssteuersignalen, die in Fig. 3A und 3B gezeigt sind.
Fig. 3A und 3B zeigen beispielhaft jeweils einen Bereich einer erfindungsgemäßen Datenausgabeschaltung für einen synchronen DDR- Halbleiterbaustein. Die in Fig. 3A und 3B dargestellte Datenausgabeschaltung verwendet zur Unterstützung ein Signalkanalisierungssystem, beispielsweise mit einer CAS-Latenz von 7 (CL7), einem tCCD von 2tCK und einer 4-Bit-Vorabruftechnik.
Wie aus den Fig. 3A und 3B ersichtlich ist, umfasst dieses Ausführungsbeispiel der erfindungsgemäßen Datenausgabeschaltung eine ungerade Datenausgabeeinheit 300 und eine gerade Datenausgabeeinheit 400. Die ungerade Datenausgabeeinheit 300 umfasst eine ungerade Vorstufenzwischenspeichereinheit 310 zum Speichern von ersten ungeraden Daten SDIOF1, eine ungerade Nachfolgestufenzwischenspeichereinheit 320 zum Speichern von zweiten ungeraden Daten SDIOF2 und eine ungerade Pufferspeichereinheit 330 zum temporären Speichern der zweiten ungeraden Daten SDIOF2. Die gerade Datenausgabeeinheit 400 umfasst eine gerade Vorstufenzwischenspeichereinheit 410 zum Speichern von ersten geraden Daten SDIOS1, eine gerade Nachfolgestufenzwischenspeichereinheit 420 zum Speichern von zweiten geraden Daten SDIOS2 und eine gerade Pufferspeichereinheit 430 zum temporären Speichern der zweiten geraden Daten SDIOS2.
Die ungeraden Daten beziehen sich auf Daten, die in Abhängigkeit von einer ungeraden Phase eines Taktsignals ausgegeben werden, und die geraden Daten beziehen sich auf Daten, die in Abhängigkeit von einer geraden Phase des Taktsignals ausgegeben werden. Die ungerade Phase und die gerade Phase des Taktsignals entsprechen einem ersten Abschnitt bzw. einem zweiten Abschnitt einer Periode des Taktsignals. In dieser Beschreibung entspricht die ungerade Phase der ersten Flanke des Taktsignals und die gerade Phase der zweiten Flanke des Taktsignals. Die erste Flanke bezeichnet eine ansteigende Flanke des Taktsignals und die zweite Flanke bezeichnet eine abfallende Flanke des Taktsignals. Daten, die bei einem ersten Takt des Ausgabetaktsignals mit einer 2-Taktperiode ausgegeben werden, werden als erste Daten, und Daten, die bei einem zweiten Takt des Ausgabetaktsignals ausgegeben werden, werden als zweite Daten bezeichnet.
Daraus folgt, dass die ersten ungeraden Daten SDIOF1 in Abhängigkeit von der ungeraden Phase des ersten Taktsignals ausgegeben werden, dass die ersten geraden Daten SDIOS1 in Abhängigkeit von der geraden Phase des ersten Taktsignals ausgegeben werden, dass die zweiten ungeraden Daten SDIOF2 in Abhängigkeit von der ungeraden Phase des zweiten Taktsignals ausgegeben werden und dass die zweiten geraden Daten SDIOS2 in Abhängigkeit von der geraden Phase des zweiten Taktsignals ausgegeben werden.
Bei der erfindungsgemäßen Datenausgabeschaltung werden die zweiten ungeraden Daten SDIOF2 über die ungerade Pufferspeichereinheit 330 in die ungerade Vorstufenzwischenspeichereinheit 310 gebracht und dann ausgegeben, und die zweiten geraden Daten SDIOS2 werden über die gerade Pufferspeichereinheit 430 in die gerade Vorstufenzwischenspeichereinheit 410 gebracht und dann ausgegeben.
Bezugnehmend auf Fig. 3A wird nachfolgend der Aufbau der ungeraden Datenausgabeeinheit 300 im Detail beschrieben. Die ungerade Vorstufenzwischenspeichereinheit 310 und die Nachfolgestufenzwischenspeichereinheit 320 umfassen jeweils eine Mehrzahl von Zwischenspeichern, wobei die Anzahl der Zwischenspeicher durch die Anzahl der maximalen CAS-Latenz und des tCCD bestimmt wird. Da bei dem beschriebenen Ausführungsbeispiel angenommen wird, dass die Anzahl der maximalen CAS-Latenz sieben und die tCCD zwei ist, umfasst die Vorstufenzwischenspeichereinheit 310 und die Nachfolgestufenzwischenspeichereinheit 320 jeweils vier Zwischenspeicher. Zur Vereinfachung der Beschreibung werden die vier Zwischenspeicher der ungeraden Vorstufenzwischenspeichereinheit 310 als erste bis vierte Vorstufenzwischenspeicher 311 bis 314 bezeichnet, und die vier Zwischenspeicher der ungeraden Nachfolgestufenzwischenspeichereinheit 320 werden als erste bis vierte Nachfolgestufenzwischenspeicher 321 bis 324 bezeichnet.
Zwischen den Vorstufenzwischenspeichern 311 bis 314 und den Nachfolgestufenzwischenspeichern 321 bis 324 sind Pufferspeichermittel vorgesehen. Das bedeutet, dass der erste Vorstufenzwischenspeicher 311 und der erste Nachfolgestufenzwischenspeicher 321 ein erstes Pufferspeichermittel 331 haben, dass der zweite Vorstufenzwischenspeicher 312 und der zweite Nachfolgestufenzwischenspeicher 322 ein zweites Pufferspeichermittel 332 haben, dass der dritte Vorstufenzwischenspeicher 313 und der dritte Nachfolgestufenzwischenspeicher 323 ein drittes Pufferspeichermittel 333 haben und dass der vierte Vorstufenzwischenspeicher 314 und der vierte Nachfolgestufenzwischenspeicher 324 ein viertes Pufferspeichermittel 334 haben.
Die Funktionsweise der in Figur BB gezeigten, geraden Datenausgabeeinheit 400 entspricht der Funktionsweise der ungeraden Datenausgabeeinheit 300. Deshalb reicht eine Beschreibung dieser Funktionsweise unter Bezugnahme auf die ungerade Datenausgabeeinheit 300 aus. Die ungerade Datenausgabeeinheit 300 und die gerade Datenausgabeeinheit 400 umfassen bei dem dargestellten Ausführungsbeispiel eine Mehrzahl von Schaltern, um eine Dateneingabe/-ausgabe in jeden bzw. aus jedem der Zwischenspeicher und Pufferspeichermittel zu steuern.
Die ersten ungeraden Daten SDIOF1 werden in Abhängigkeit von ersten bis vierten ungeraden Eingangssteuersignalen DLFj in einen der ersten bis vierten Vorstufenzwischenspeicher 311 bis 314 eingegeben, wobei j eine natürliche Zahl im Bereich von 1 bis 4 ist. Die zweiten ungeraden Daten SDIOF2 werden in Abhängigkeit von den ersten bis vierten ungeraden Eingangssteuersignalen DLFj in einen der ersten bis vierten Nachfolgestufenzwischenspeicher 321 bis 324 eingegeben. Die ersten bis vierten ungeraden Eingangssteuersignale DLFj steuern Schalter S11 bis S14, um die Leitung für die ersten ungeraden Daten SDIOF1 mit den ersten bis vierten Vorstufenzwischenspeichern 311 bis 314 zu verbinden, und Schalter S21 bis S24, um die Leitung für die zweiten ungeraden Daten SDIOF2 mit den ersten bis vierten Nachfolgestufenzwischenspeichern 321 bis 324 zu verbinden, wodurch die Zwischenspeicher bestimmt werden, in die die ersten und zweiten ungeraden Daten SDIOF1 und SDIOF2 eingegeben werden.
Erste bis achte ungerade Ausgangssteuersignale CDQFj steuern die Ausgabe von Daten, die von den Zwischenspeichern 311 bis 314 und 321 bis 324 an einen ungeraden Multiplexknoten DOF ausgegeben werden, wobei j eine natürliche Zahl im Bereich von 1 bis 8 ist. Die Ausgangssteuersignale, die an Steuermittel S31 bis S34, S41 bis S44 und S51 bis S54 angelegt werden, um die Ausgänge der Zwischenspeicher 311 bis 314 und 321 bis 324 und der Pufferspeichermittel 331 bis 334 zu steuern, entsprechen ersten bis vierten ungeraden Verzögerungssignalen CDQFD12, CDQFD34, CDQFD56 und CDQFD78, die jeweils durch eine paarweise ODER-Verknüpfung des ersten und zweiten ungeraden Ausgangssteuersignals CDQF1 und CDQF2, des dritten und vierten ungeraden Ausgangssteuersignals CDQF3 und CDQF4, des fünften und sechsten ungeraden Ausgangssteuersignals CDQF5 und CDQF6 bzw. des siebten und achten ungeraden Ausgangssteuersignals CDQF7 und CDQF8 und anschließendes Verzögern der ODER-verknüpften Ausgangssteuersignale erzeugt werden.
Die Ausgangssteuersignale können durch Verzögerungsglieder 341 bis 344 und 441 bis 444 verzögert werden. Das bedeutet, dass die Verzögerungsglieder 341 bis 344 und 441 bis 444 den Zeitpunkt der Aktivierung der Ausgangssteuersignale um einen vorbestimmten Zeitraum verzögern.
Die ungeraden Eingangssteuersignale DLFj werden in Abhängigkeit von der Aktivierung der ungeraden Ausgangssteuersignale CDQFj inaktiv. Fig. 5 zeigt ein Blockschaltbild, das eine Schaltung zum Erzeugen der ungeraden Eingangssteuersignale DLFj und der geraden Eingangssteuersignale DLSj darstellt, wobei j eine natürliche Zahl im Bereich von 1 bis 4 ist.
Da eine bestimmte Verzögerung im Zeitraum zwischen dem Aktivieren der ungeraden Ausgangssteuersignale CDQFj und dem Deaktivieren der ungeraden Eingangssteuersignale auftritt, können Daten, die von den Zwischenspeichern 311 bis 314 und 321 bis 324 empfangen werden, gleichzeitig an diese ausgegeben werden. Dies läßt etwas Raum für Fehler. Um das Auftreten von Fehlern zu vermeiden, werden vorzugsweise die ungeraden Verzögerungssignale CDQFD12, CDQFD34, CDQFD56 und CDQFD78, die die Datenausgabe von den Zwischenspeichern 311 bis 314 und 321 bis 324 steuern, nach einer Verzögerung um eine vorgegebene Zeitdauer nach dem Zeitpunkt aktiviert, an dem die ungeraden Ausgangssteuersignale CDQFj aktiviert wurden.
In einer möglichen Realisierung ist die Verzögerungszeit der Verzögerungsglieder 341 bis 344 und 441 bis 444 etwas länger als diejenige ab Aktiverung der ungeraden Ausgangssteuersignale CDQFj bis zur Deaktivierung der ungeraden Eingangssteuersignale DLFj. Wenn das erste ungerade Verzögerungssignal CDQFD12 auf einem hohen Pegel ist, wird der Schalter 551 zwischen dem ersten Vorstufenzwischenspeicher 311 und dem ungeraden Multiplexknoten DOF leitend geschaltet, um die Daten des ersten Vorstufenzwischenspeichers 311 an den ungeraden Multiplexknoten DOF auszugeben. In diesem Augenblick wird der Schalter 531 zwischen dem ersten Nachfolgestufenzwischenspeicher 321 und dem ersten Pufferspeichermittel 331 ebenfalls leitend geschaltet, um die Daten des ersten Nachfolgestufenzwischenspeichers 321 an das erste Pufferspeichermittel 331 anzulegen. Das bedeutet, dass die ersten ungeraden Daten SDIOF1 in Abhängigkeit von der ersten Flanke ansteigenden des ersten ungeraden Verzögerungssignals CDQFD12 an den ungeraden Multiplexknoten DOF ausgegeben werden und dass die zweiten ungeraden Daten SDIOF2 in das erste Pufferspeichermittel 331 eingegeben werden.
Wenn das erste ungerade Verzögerungssignal CDQFD12 von einem hohen Pegel auf einen niedrigen Pegel wechselt, wird der Schalter S23 zwischen dem ersten Pufferspeichermittel 331 und dem ersten Vorstufenzwischenspeicher 311 leitend geschaltet, um die Daten des ersten Pufferspeichermittels 331 an den ersten Vorstufenzwischenspeicher 311 anzulegen. Das bedeutet, dass die zweiten ungeraden Daten SDIOF2 in Abhängigkeit von der zweiten abfallenden Flanke des ersten ungeraden Verzögerungssignals CDOFD12 in den ersten Vorstufenzwischenspeicher 311 eingegeben werden. Wenn in diesem Zustand das erste ungerade Verzögerungssignal CDQFD12 wieder auf einen hohen Pegel wechselt, wird der Schalter 51 zwischen dem ersten Vorstufenzwischenspeicher 311 und dem ungeraden Multiplexknoten DOF wieder leitend geschaltet, um die über das erste Pufferspeichermittel 331 in den ersten Vorstufenzwischenspeicher 311 eingegebenen Daten an den ungeraden Multiplexknoten DOF auszugeben. Das bedeutet, dass die zweiten ungeraden Daten SDIOF2 in Abhängigkeit von der zweiten ansteigenden Flanke des ersten ungeraden Verzögerungssignals CDQFD12 an den ungeraden Multiplexknoten DOF ausgegeben werden.
Auf diese Weise werden die jeweils von den zweiten bis vierten Nachfolgestufenzwischenspeichern 322 bis 324 empfangenen Daten über die zweiten bis vierten Pufferspeichermittel 332 bis 334 in die zweiten bis vierten Vorstufenzwischenspeicher 312 bis 314 eingegeben und dann an den ungeraden Multiplexknoten DOF ausgegeben.
Durch die oben beschriebene Konfiguration, bei der die Zwischenspeicher in eine ungerade Vorstufenzwischenspeichereinheit 310 und in eine ungerade Nachfolgestufenzwischenspeichereinheit 320 aufgeteilt werden, zwischen denen die Pufferspeichereinheit 330 eingeschleift ist, wird die Anzahl von Anschlüssen an dem ungeraden Multiplexknoten DOF, über den die ungeraden Daten SDIOF1 und SDIOF2 ausgegeben werden, von acht Anschlüssen beim Stand der Technik auf vier Anschlüsse reduziert. Dies führt zu einer Reduzierung der Belastung am ungeraden Multiplexknoten DOF, die sich dadurch auswirkt, dass die Daten schneller am ungeraden Multiplexknoten DOF erscheinen als bei herkömmlichen Datenausgabeschaltungen. Das bedeutet, dass die Datenübertragung an den ungeraden Multiplexknoten DOF schneller ist und die Datenzugriffszeit tAA verbessert wird.
Die ersten geraden Daten SDIOS1 werden in Abhängigkeit von ersten bis vierten geraden Eingangssteuersignalen DLSj in einen der fünften bis achten Vorstufenzwischenspeicher 411 bis 414 eingegeben. Die zweiten geraden Daten SDIOD2 werden in Abhängigkeit von den ersten bis vierten geraden Eingangssteuersignalen DLSj in einen der fünften bis achten Nachfolgestufenzwischenspeicher 421 bis 424 eingegeben.
Erste bis achte gerade Ausgangssteuersignale CDQSj steuern die Ausgabe von Daten, die von den Zwischenspeichern 411 bis 414 und 421 bis 424 an den geraden Multiplexknoten DOS ausgegeben werden. Die Funktionsweise der geraden Datenausgabeeinheit 400 entspricht auch insoweit derjenigen der ungeraden Datenausgabeeinheit 300.
Die ungeraden Ausgabedaten am ungeraden Multiplexknoten DOF werden in Abhängigkeit von einem ungeraden Ausgabetaktsignal CLKDQF als Ausgangsdaten DOUT ausgegeben, und gerade Ausgabedaten am geraden Multiplexknoten DOS werden in Abhängigkeit von einem geraden Ausgabetaktsignal CLKDQS als Ausgangsdaten DOUT ausgegeben.
Fig. 4 zeigt ein Zeitablaufdiagramm für die in Fig. 3A und 3B dargestellte Datenausgabeschaltung. Die Funktionsweise der erfindungsgemäßen Datenausgabeschaltung wird anhand dieses Ausführungsbeispiels unter Bezugnahme auf die Fig. 3A, 3B und 4 beschrieben.
Ein Lesebefehl READ wird in Intervallen von zwei Perioden des Taktsignals CLK eingegeben. Immer wenn ein Lesebefehl eingegeben wird, werden die ersten bis vierten Eingangssteuersignale DL1 bis DL4 sequentiell auf hohen Pegel aktiviert. Das bedeutet, dass das erste Eingangssteuersignal DL1 in Abhängigkeit von der ansteigenden Flanke des Taktsignals CLK, bei welcher der erste Lesebefehl eingegeben wird, auf hohen Pegel aktiviert wird. Das zweite Eingangssteuersignal DL2 wird in Abhängigkeit von der ansteigenden Flanke des Taktsignals CLK, bei welcher der zweite Lesebefehl eingegeben wird, auf hohen Pegel aktiviert, und das erste Eingangssteuersignal DL1 wird zu diesem Zeitpunkt auf niedrigen Pegel deaktiviert.
Die ersten bis vierten ungeraden Eingangssteuersignale DLF1 bis DLF4 und die ersten bis vierten geraden Eingangssteuersignale DLS1 bis DLS4 werden aus den ersten bis vierten Eingangssteuersignalen DL1 bis DL4 erzeugt. Ein Ausführungsbeispiel eines Eingangssteuersignalgenerators zum Erzeugen der ersten bis vierten ungeraden Eingangssteuersignale DLF1 bis DLF4 und der ersten bis vierten geraden Eingangssteuersignale DLS1 bis DLS4 ist in Fig. 5 dargestellt.
Wenn das erste ungerade Eingangssteuersignal DLF1 und das erste gerade Eingangssteuersignal DLS1 in Abhängigkeit von einer Aktivierung des ersten Eingangssteuersignals DL1 auf hohen Pegel aktiviert werden, werden die von Datenabtastverstärkern kommenden ersten und zweiten ungeraden Daten SDIOF1 und SDIOF2 in den ersten Vorstufenzwischenspeicher 311 bzw. in den ersten Nachfolgestufenzwischenspeicher 321 in Reihe eingegeben. Zur einfacheren Beschreibung werden die Daten des ersten Vorstufenzwischenspeichers 311 in der ungeraden Datenausgabeschaltung 300 als erste temporäre Daten DATAF und die Daten des ersten Vorstufenzwischenspeichers 411 in der geraden Datenausgabeschaltung 400 als zweite temporäre Daten DATAS bezeichnet.
Nachdem die Daten in die Zwischenspeicher eingegeben sind, werden die ungeraden und geraden Ausgangssteuersignale CDQF1 bis CDQF8 und CDQS1 bis CDQS8 zum Ausgeben der Daten in ähnlicher Weise wie die Aktivierung der Eingangssteuersignale DL1 bis DL4 sequentiell aktiviert.
Das erste ungerade Eingangssteuersignal DLF1 wird in Abhängigkeit von der Aktivierung des ersten ungeraden Ausgangssteuersignals CDQF1 deaktiviert, um zu verhindern, dass die Eingabe und Ausgabe der Daten in die und aus den Zwischenspeichern zur gleichen Zeit auftritt. Wenn das erste ungerade Ausgangssteuersignal CDQF1 aktiviert wird, wird das erste ungerade Verzögerungssignal CDQFD12 nach einer vorbestimmten Verzögerungszeitdauer aktiviert.
In Abhängigkeit von der Aktivierung des ersten ungeraden Verzögerungssignals CDQFD12 werden die Daten DATAF des ersten Vorstufenzwischenspeichers 311 in der ungeraden Datenausgabeeinheit 300 an den ungeraden Multiplexknoten DOF ausgegeben und gleichzeitig werden die Daten des ersten Nachfolgestufenzwischenspeichers 321 in das erste Pufferspeichermittel 331 eingegeben. Wenn das erste ungerade Ausgangssteuersignal CDQF1 nach einer halben Periode des Taktsignals inaktiv wird, dann wird das erste ungerade Verzögerungssignal CDQFD12 ebenfalls inaktiv und die Daten im ersten Pufferspeichermittel 331 werden in Abhängigkeit von der Deaktivierung des ersten ungeraden Verzögerungssignals CDQFD12 in den ersten Vorstufenzwischenspeicher 311 verschoben. Dadurch werden, wenn das erste ungerade Verzögerungssignal CDQFD12 in Abhängigkeit von einer Aktivierung des zweiten ungeraden Ausgangssteuersignals CDQF2 wieder aktiviert wird, die in den ersten Vorstufenzwischenspeicher 311 eingegebenen Daten über das erste Pufferspeichermittel 331 an den ungeraden Multiplexknoten DOF ausgegeben.
Die Funktionsweise der geraden Eingangssteuersignale DLS1 und CDQSD12 ist ähnlich zu derjenigen der ungeraden Eingangssteuersignale DLF1 und CDQFD12.
Die an den ungeraden Multiplexknoten DOF ausgegebenen Daten werden in Abhängigkeit von der ansteigenden Flanke des ungeraden Ausgangstaktsignals CLKDQF als Ausgangsdaten DOUT ausgegeben, und die an den geraden Multiplexknoten DOS ausgegebenen Daten werden in Abhängigkeit von der ansteigenden Flanke des geraden Ausgangstaktsignals CLKDQS als Ausgangsdaten DOUT ausgegeben. Um dies zu bewirken, umfasst die ungerade Datenausgabeeinheit 300vorzugs-Weise einen weiteren Schalter zur Ausgabe der Daten des ungeraden Multiplexknotens DOF an einen Knoten zur Ausgabe der Daten DOUT und die gerade Datenausgabeeinheit 400 vorzugsweise einen weiteren Schalter zur Ausgabe der Daten des geraden Multiplexknotens DOS an den Knoten zur Ausgabe der Daten DOUT.
Das ungerade Ausgangstaktsignal CLKDQF hat eine etwas schneller abfallende Flanke als das Taktsignal CLK und die gleiche Periodendauer wie dieses. Das gerade Ausgangstaktsignal CLKDQS hat eine etwas schneller ansteigende Flanke als das Taktsignal CLK und die gleiche Periodendauer wie dieses. Das ungerade Ausgangstaktsignal CLKDQF und das gerade Ausgangstaktsignal CLKDQS werden im Allgemeinen durch eine Verzögerungsregelkreis- bzw. DLL-Schaltung in dem Halbleiterbaustein erzeugt und haben unter Berücksichtigung einer Verzögerung, die durch den Pfad hervorgerufen wird, der sich vom Zeitpunkt der Erzeugung der Ausgangsdaten DOUT bis zu einem Datenausgabeanschluss erstreckt, eine etwas schnellere Phase als das Taktsignal CLK. Deshalb werden die Daten am ungeraden Multiplexknoten DOF in Abhängigkeit von der ansteigenden Flanke des Taktsignals CLK und die Daten am geraden Multiplexknoten DOS in Abhängigkeit von der abfallenden Flanke des Taktsignals CLK ausgegeben.
Wie aus den Fig. 3A und 3B ersichtlich ist, ist die Anzahl von Anschlüssen am ungeraden und am geraden Multiplexknoten DOF und DOS, die im Sinne der vorliegenden Erfindung Ausgangsknoten sind, von acht Anschlüssen beim Stand der Technik auf vier Anschlüsse reduziert. Dies führt zu einer Reduzierung der Belastung an jedem der Multiplexknoten DOF und DOS, so dass die Daten früher an ihren zugehörigen Multiplexknoten DOF und DOS erscheinen als beim Stand der Technik. Dies bedeutet eine Reduzierung der Zeit, die benötigt wird, um gültige Daten von den Zwischenspeichern an jeden der Multiplexknoten DOF und DOS auszugeben. Deshalb kann jeder der Multiplexknoten DOF und DOS eine größere Bandbreite zur Verfügung stellen und die gesamte Datenzugriffszeit tAA kann ebenfalls verbessert werden.
Fig. 5 zeigt ein Schaltbild eines Ausführungsbeispiels einer Schaltung zum Erzeugen der ungeraden Eingangssteuersignale DLFj und der geraden Eingangssteuersignale DLSj, nachfolgend als Eingangssteuersignalgenerator 500 bezeichnet. Wie aus Fig. 5 ersichtlich ist, umfasst der Eingangssteuersignalgenerator 500 acht Schaltungen 510, 520, 530, 540, 550, 560, 570 und 580 zum Erzeugen der ungeraden bzw. geraden Eingangssteuersignale DLFj bzw. DLSj, wobei die acht Schaltungen jeweils die gleiche Struktur haben. Die Schaltungen 510 bis 580 sind in Struktur und Wirkungsweise identisch zueinander, außer dass sie mit unterschiedlichen Eingangssignalen und unterschiedlichen Ausgangssignalen umgehen, so das als repräsentatives Beispiel nachfolgend die Schaltung 510 beschrieben wird.
Die Schaltung 510 zum Erzeugen des erste ungeraden Eingangssteuersignals DLF1 umfasst einen Autopulsgenerator 511 und NOR-Gatter NOR1 und NOR2. Die Autopulsgeneratoren 511 bis 518 erzeugen jeweils einen kurzen Impuls in Abhängigkeit von einer ansteigenden Flanke des empfangenen Signals.
Wenn das erste Eingangssteuersignal DL1 auf hohen Pegel aktiviert wird, erzeugt der Autopulsgenerator 511 einen kurzen Impuls. Dadurch geht ein Ausgangssignal des NOR-Gatters NOR1 auf einen niedrigen Pegel. Unter der Annahme, dass der Anfangszustand des ersten ungeraden Ausgangssteuersignals CDQF1 ein niedriger Pegel ist, hat das NOR-Gatter NOR2 dann zwei Eingangssignale mit jeweils einem niedrigen Pegel, um das erste ungerade Eingangssteuersignal DLF1 auf einen hohen Pegel zu aktivieren. Wenn das erste ungerade Ausgangssteuersignal CDQF1 auf hohen Pegel aktiviert wird, wird das erste ungerade Eingangssteuersignal DLF1 durch das NOR-Gatter NOR2 auf niedrigen Pegel deaktiviert, um zu verhindern, dass die Eingabe und Ausgabe der Daten in die und aus den Zwischenspeichern zur gleichen Zeit erfolgen.

Claims

1. Datenausgabeschaltung für einen Halbleiterbaustein, insbesondere für einen synchronen Halbleiterbaustein, die einen Satz von Datenbits als Ausgangssignal zur Verfügung stellt,
gekennzeichnet durch
eine Erststufenzwischenspeichereinheit (310, 410) zum Empfangen eines ersten der Datenbits in Abhängigkeit von einem ersten Steuersignal (DLF, DLS),
eine Zweitstufenzwischenspeichereinheit (320, 420) zum Empfangen eines zweiten der Datenbits in Abhängigkeit von dem ersten Steuersignal (DLF, DLS),
eine Pufferspeichereinheit (330, 430), die zwischen die Erststufenzwischenspeichereinheit (310, 410) und die Zweitstufenzwischenspeichereinheit (320, 420) eingeschleift ist und das zweite Datenbit von der Zweitstufenzwischenspeichereinheit (320, 420) empfängt und an die Erststufenzwischenspeichereinheit (310, 410) in Abhängigkeit von einem zweiten Steuersignal (CDQF, CDQS) weiterleitet.

2. Datenausgabeschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Erststufenzwischenspeichereinheit (310, 410) das erste der Datenbits und die Zweitstufenzwischenspeichereinheit (320, 420) das zweite der Datenbits gleichzeitig empfangen.

3. Datenausgabeschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das erste Steuersignal (DLF, DLS) vor dem zweiten Steuersignal (CDQF, CDQS) freigegeben wird und dann das erste Steuersignal (DLF, DLS) in Abhängigkeit von dem zweiten Steuersignal (CDQF, CDQS) gesperrt wird.

4. Datenausgabeschaltung nach einem der vorherigen. Ansprüche, dadurch gekennzeichnet, dass die Erststufenzwischenspeichereinheit (310, 410) an einen Ausgangsknoten (DOF, DOS) angekoppelt ist und das erste der Datenbits an den Ausgangsknoten (DOF, DOS) weiterleitet.

5. Datenausgabeschaltung nach Anspruch 4, dadurch gekennzeichnet, dass zwischen die Erststufenzwischenspeichereinheit (310, 410) und den Ausgangsknoten (DOF, DOS) eine Mehrzahl von Schaltern (S51 bis S54) eingeschleift ist, um das erste der Datenbits zum Ausgangsknoten durchzuschalten.

6. Datenausgabeschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass zwischen die Pufferspeichereinheit (330, 430) und die Erststufenzwischenspeichereinheit (310, 410) eine erste Mehrzahl von Schaltern (S41 bis S44) eingeschleift ist, die eine Weiterleitung der Daten aus der Pufferspeichereinheit (330, 430) an die Erststufenzwischenspeichereinheit (310, 410) freigeben.

7. Datenausgabeschaltung nach Anspruch 6, dadurch gekennzeichnet, dass zwischen die Zweitstufenzwischenspeichereinheit (320, 420) und die Pufferspeichereinheit (330, 430) eine zweite Mehrzahl von Schaltern (S31 bis S34) eingeschleift ist, die eine Weiterleitung der Daten aus der Zweitstufenzwischenspeichereinheit (320, 420) an die Pufferspeichereinheit (330, 430) freigeben.

8. Datenausgabeschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Schalter (S31 bis S34, S41 bis S44, S51 bis S54) durch eine Mehrzahl von zweiten Steuersignalen (CDQFj, CDQSj) gesteuert werden.

9. Datenausgabeschaltung für einen Halbleiterbaustein, insbesondere für einen synchronen Halbleiterbaustein, die einen Satz von Datenbits als Ausgangssignal zur Verfügung stellt,
gekennzeichnet durch
eine erste Datenausgabeeinheit (300) zum Empfangen eines ersten Teilsatzes von Bits des Datenbitsatzes mit
einer ersten Erststufenzwischenspeichereinheit (310) zum Empfangen eines ersten Bits des ersten Teilsatzes des Datenbitsatzes in Abhängigkeit von einem ersten Steuersignal (DLF),
einer ersten Zweitstufenzwischenspeichereinheit (320) zum Empfangen eines zweiten Bits des ersten Teilsatzes des Datenbitsatzes in Abhängigkeit von dem ersten Steuersignal (DLF),
einer ersten Pufferspeichereinheit (330), die zwischen die erste Erststufenzwischenspeichereinheit (310) und die erste Zweitstufenzwischenspeichereinheit (320) eingeschleift ist und das zweite Datenbit des ersten Teilsatzes des Datenbitsatzes von der ersten Zweitstufenzwischenspeichereinheit (320) empfängt und an die erste Erststufenzwischenspeichereinheit (310, 410) in Abhängigkeit von einem zweiten Steuersignal (CDQF) weiterleitet, und
eine zweite Datenausgabeeinheit (400) zum Empfangen eines zweiten Teilsatzes von Bits des Datenbitsatzes mit
einer zweiten Erststufenzwischenspeichereinheit (410) zum Empfangen eines ersten Bits des zweiten Teilsatzes des Datenbitsatzes in Abhängigkeit von einem dritten Steuersignal (DLS),
einer zweiten Zweitstufenzwischenspeichereinheit (420) zum Empfangen eines zweiten Bits des zweiten Teilsatzes des Datenbitsatzes in Abhängigkeit von dem dritten Steuersignal (DLS),
einer zweiten Pufferspeichereinheit (430), die zwischen die zweite Erststufenzwischenspeichereinheit (410) und die zweite Zweitstufenzwischenspeichereinheit (420) eingeschleift ist und das zweite Datenbit des zweiten Teilsatzes des Datenbitsatzes von der zweiten Zweitstufenzwischenspeichereinheit (420) empfängt und an die zweite Erststufenzwischenspeichereinheit (410) in Abhängigkeit von einem vierten Steuersignal (CDQS) weiterleitet.

10. Datenausgabeschaltung nach Anspruch 9, dadurch gekennzeichnet, dass die erste Erststufenzwischenspeichereinheit (310) das erste Bit des ersten Teilsatzes des Datenbitsatzes und die erste Zweitstufenzwischenspeichereinheit (320) das zweite Bit des ersten Teilsatzes des Datenbitsatzes gleichzeitig empfangen und dass die zweite Erststufenzwischenspeichereinheit (410) das erste Bit des zweiten Teilsatzes des Datenbitsatzes und die zweite Zweitstufenzwischenspeichereinheit (420) das zweite Bit des zweiten Teilsatzes des Datenbitsatzes gleichzeitig empfangen.

11. Datenausgabeschaltung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass das erste Steuersignal (DLF) vor dem zweiten Steuersignal (CDQF) freigegeben wird und dann das erste Steuersignal (DLF) in Abhängigkeit von dem zweiten Steuersignal (CDQF) gesperrt wird und dass das dritte Steuersignal (DLS) vor dem vierten Steuersignal (CDQS) freigegeben wird und dann das dritte Steuersignal (DLS) in Abhängigkeit von dem vierten Steuersignal (CDQS) gesperrt wird.

12. Datenausgabeschaltung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass jede Erststufenzwischenspeichereinheit (310, 410) jeweils an einen Ausgangsknoten (DOF, DOS) angekoppelt ist und Datenbits an den jeweiligen Ausgangsknoten (DOF, DOS) weiterleitet.

13. Datenausgabeschaltung nach Anspruch 12, dadurch gekennzeichnet, dass zwischen die Erststufenzwischenspeichereinheiten einerseits (310, 410) und die Ausgangsknoten (DOF, DOS) andererseits eine Mehrzahl von Schaltern (S51 bis S54) eingeschleift ist, um die Datenbits zu den Ausgangsknoten (DOF, DOS) durchzuschalten.

14. Datenausgabeschaltung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass zwischen die Pufferspeichereinheiten (330, 430) einerseits und die Erststufenzwischenspeichereinheiten (310, 410) andererseits jeweils eine erste Mehrzahl von Schaltern (S41 bis S44) eingeschleift ist, die eine Weiterleitung der Daten aus den Pufferspeichereinheiten (330, 430) an die Erststufenzwischenspeichereinheiten (310, 410) freigeben.

15. Datenausgabeschaltung nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass zwischen die Zweitstufenzwischenspeichereinheiten (320, 420) einerseits und die Pufferspeichereinheiten (330, 430) andererseits eine zweite Mehrzahl von Schaltern (S31 bis S34) eingeschleift ist, die eine Weiterleitung der Daten aus den Zweitstufenzwischenspeichereinheiten (320, 420) an die Pufferspeichereinheiten (330, 430) freigeben.

16. Datenausgabeschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Erststufenzwischenspeichereinheiten (310, 410) und/oder die Zweitstufenzwischenspeichereinheiten (320, 420) eine Mehrzahl von Zwischenspeichern (311 bis 314, 321 bis 324, 411 bis 414, 421 bis 424) zum Empfangen einer Mehrzahl der Datenbits umfassen.

17. Datenausgabeschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Halbleiterbaustein vom Typ eines Bausteins mit Signalkanalisierungsbetrieb ist.

18. Datenausgabeverfahren für einen Halbleiterbaustein, insbesondere für einen synchronen Halbleiterbaustein, das einen Satz von Datenbits als Ausgangssignal zur Verfügung stellt,
dadurch gekennzeichnet, dass
ein erstes Bit der Datenbits in Abhängigkeit von einem ersten Steuersignal (DLF, DLS) von einer Erststufenzwischenspeichereinheit (310, 410) empfangen wird,
ein zweites Bit der Datenbits in Abhängigkeit von dem ersten Steuersignal (DLF, DLS) von einer Zweitstufenzwischenspeichereinheit (310, 410) empfangen wird,
das zweite Datenbit aus der Zweitstufenzwischenspeichereinheit (320, 420) von einer Pufferspeichereinheit (330, 430) empfangen wird, die zwischen die Erststufenzwischenspeichereinheit (310, 410) und die Zweitstufenzwischenspeichereinheit (320, 420) eingeschleift ist und in Abhängigkeit von einem zweiten Steuersignal (CDQF, CDQS) das zweite Datenbit an die Erststufenzwischenspeichereinheit (310, 410) weiterleitet.

19. Datenausgabeverfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Erststufenzwischenspeichereinheit (310, 410) das erste Bit der Datenbits und der Zweitstufenzwischenspeichereinheit (320, 420) das zweite Bit der Datenbits gleichzeitig empfangen.

20. Datenausgabeverfahren nach einem der vorherigen Ansprüche 18 oder 19, dadurch gekennzeichnet, dass das erste Steuersignal (DLF, DLS) vor dem zweiten Steuersignal (CDQF, CDQS) freigegeben wird und dann das erste Steuersignal (DLF, DLS) in Abhängigkeit von dem zweiten Steuersignal (CDQF, CDQS) gesperrt wird.

21. Datenausgabeverfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass das erste Bit der Datenbits von der Erststufenzwischenspeichereinheit (310, 410), die an einen Ausgangsknoten (DOF, DOS) angekoppelt ist, an den Ausgangsknoten (DOF, DOS) weitergeleitet wird.

22. Datenausgabeverfahren nach Anspruch 21, dadurch gekennzeichnet, dass das erste Bit der Datenbits von einer Mehrzahl von Schaltern (S51 bis S54), die zwischen die Erststufenzwischenspeichereinheit (310, 410) und den Ausgangsknoten (DOF, DOS) eingeschleift sind, zum Ausgangsknoten durchgeschaltet wird.

23. Datenausgabeverfahren nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass die Daten aus der Pufferspeichereinheit (330, 430) von einer ersten Mehrzahl von Schaltern (S41 bis S44), die zwischen die Pufferspeichereinheit (330, 430) und die Erststufenzwischenspeichereinheit (310, 410) eingeschleift ist, zur Weiterleitung an die Erststufenzwischenspeichereinheit (310, 410) freigegeben werden.

24. Datenausgabeverfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Daten aus der Zweitstufenzwischenspeichereinheit (320, 420) von einer zweiten Mehrzahl von Schaltern (S31 bis S34), die zwischen die Zweitstufenzwischenspeichereinheit (320, 420) und die Pufferspeichereinheit (330, 430) eingeschleift ist, zur Weiterleitung an die Pufferspeichereinheit (330, 430) freigegeben werden.

25. Datenausgabeverfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass die Mehrzahl von Schaltern (S31 bis S34, S41 bis S44, S51 bis S54) durch eine Mehrzahl von zweiten Steuersignalen (CDQFj, CDQSj) gesteuert wird.

26. Datenausgabeverfahren nach einem der Ansprüche 18 bis 25, dadurch gekennzeichnet, dass der Halbleiterbaustein vom Typ eines Bausteins mit Signalkanalisierungsbetrieb ist.

27. Datenausgabeverfahren nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, dass eine Mehrzahl der Datenbits von einer Mehrzahl von Zwischenspeichern (311 bis 314, 321 bis 324, 411 bis 414, 421 bis 424) empfangen wird, die in den Erststufenzwischenspeichereinheiten (310, 410) und/oder den Zweitstufenzwischenspeichereinheiten (320, 420) vorgesehen sind.