TWI263126B - Circuit and method for data output in synchronous semiconductor device - Google Patents

Description

1263126⑴ 攻、發明說明 明説明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 盖 本申請案依賴於2 0 0 2年4月6日所提出的韓國專利申請 案第2002-18806號之優先權，此處將其内容完整地併入本 文中。 本發明係關於一般的半導體裝置，明確地說，係關於高 速同步半導體裝置中資料輸出之電路及方法。 先前技術 最近的高速圖形記憶體皆需要約500MHz之極高作業速 度。因此，在存取記憶體時，傾向於採用7個行位址選定1 (C A S )等待時間及4位元前置擷取技術來取代目前的2位 元前置擷取技術。C A S等待時間係定義為從一讀取命令或 行位址至資料輸出之間的時脈循環數量。當發出該讀取命 令之後，便會在等於該C A s等待時間的時脈循環數量時進 行資料輸出。為方便解釋’將以C L η來表示η個C A S等待時 間（η為大於等於1的自然數）° 能夠於一時脈循環期間輸入及輸出兩個資料組的雙倍 資料速率（D D R)記憶體為吾人廣泛地使用，以達成高速的 資料輸入與輸出。D D R記憶體於時臉信號的上升緣與下降 緣中皆可處理資料。D D R記憶體中的4位元前置擷取表尹 會同時準備4位位元，其意謂著被開啟的行選擇線（C S L) 數量會倍增，而且c s L開啟週期為2個時脈循環（tc κ)，其 中t C K表示時脈循環的單位。 一般來說，在4位元前置擷取記憶體中，資料輸出引線 1263126 ⑺ 發曰月薄明續頁 會於兩個時脈循環（也就是，2 t C K)期間輸出四個資料組。 在該4位元前置擷取系統中，C S L會於兩個時脈循環期間 維持主動狀態，所以每兩個時脈循環便能夠套用一個讀取 命令。因此，介於讀取命令之間的最小時間間隔（tC CD) 為 2tCK。 高速記憶體通常會採用波管路式系統，以達到約C L 7的 長C A S等待時間的目的。一般而了，母根資料輸出引線必 須有十六個閂方能讓一 C L 7的系統於低頻下亦可正確地 作業，並且完成4位元前置擷取系統。每位位元之各資料 輸出引線的閂數量計算方式可以最大C A S等待時間除以 讀取命令之間的最小時間間隔（tC CD)，也就是，利用最大 C AS等待時間/tC CD公式來計算。如果最大CAS等待時間 為CL7而tCCD為2tCK的話，那麼便需要3.5(CL7/2)個閂。 因為無法僅形成半個閂，因此每位位元便共需要四個閂。 於4位元前置擷取記憶體中，每根資料輸出引線都會響應 單一個讀取命令以輸出四位元的資料，因此每根資料輸出 引線便總共需要十六個閂。 圖1為半導體裝置所使用之慣用的資料輸出電路1 0 0之 電路圖。該資料輸出電路1 0 0使用波管路式系統來實現7 個C A S等待時間（C L 7 )、2 t C K的t C C D、以及4位元前置擷 取技術。該慣用的資料輸出電路1 0 0包括1 6個閂1 1 1至1 1 8 與12 1至128。圖1中顯示出位元線感測放大器B/L S/A、資 料感測放大器DATA S/A、以及一叢發式資料排序單元 2 0 0 (該單元係連接至資料輸出電路1 0 0 )。當其中一條字組 1263126 _ (3) 丨觀懸觸 線（未顯示）成主動狀態時，便會於其中一條位元線（未顯 示）上運載儲存於一記憶體格中的資料。位元線感測放大 器（B/L S/A)會感測且放大該資料。於被該位元線感測放 大器B/L S/A所感測到的資料之間，開啟於行選擇線CSLj( 其中j為1至4的自然數）之上的資料會被傳送至資料感測 放大器（DATA S/A)，並且由該資料感測放大器（DATA S/A) 進行感測且放大。因為，該資料輸出電路1 0 0採用的係4 位元前置擷取系統，所以響應單一個讀取命令後同時會開 啟四條C S L。對應於四條被開啟行選擇線C S L 1、C S L 2、 CSL3與CSL4之位元線感測放大器（B/L S/A)中的資料會 被資料感測放大器（DATA S/A)放大，並且由叢發式資料 排序單元2 0 0正確地排序，並且同時輸出給該資料輸出電 路1 0 0中閂1 1 1至1 1 8以及1 2 1至1 2 8中個另《J的四個閂。 圖1中慣用的資料輸出電路1 0 0採用的係2級式多工技術 對閂1 11至1 1 8以及1 2 1至1 2 8中的資料輸出進行多工處理 。也就是，於第一處理級1 3 0中會分開對奇數資料與偶數 資料進行多工處理。隨後則會於第二處理級1 4 0中對經過 第一處理級多工處理之後所取得的兩組資料進行多工處 理。奇數資料代表與時脈信號上升緣相關的資料輸出，偶 數資料代表與時脈信號下降緣相關的資料輸出。 根據上述之2級式資料多工技術，可於第一處理級1 3 0 中將每個多工處理節點D 0 F i與D〇S i的接點數量從1 6個減 少成8個。相較於一個處理級之1 6個閂的輸出，圖1中的2 級式資料多工技術可減少該等多工處理節點D〇F i與D〇S i 1263126 (4) 發曰爲藏Si缓頁： 中的負載。不過，每個多工處理節點D 0 F i與D 0 S i中的負 載仍然太大，其會限制頻寬。 圖2為圖1中慣用的資料輸出電路1 0 0之資料輸出時序圖 。現在將參考圖1與2來說明該慣用的資料輸出電路1 〇 〇的 作業情形。 有四位資料位元 SDIOF1、SDIOF2、SDIOS1 及 SDIOS2 會同時從叢發式資料排序單元2 0 0輸出，並且依序被其對 應的位元閂所接收。第一位資料位元S D I〇F 1會以一次一 個閂的方式依序饋送至第一個至第四個閂1 1 1至1 1 4 ;第二 位資料位元S D I〇F 2會以一次一個閂的方式依序饋送至第 五個至第八個閂1 1 5至1 1 8 ;第三位資料位元S DI 0 S 1會以 一次一個閂的方式依序饋送至第九個至第十二個閂1 2 1至 1 2 4 ;以及第四位資料位元S DI 0 S 2會以一次一個閂的方式 依序饋送至第十三個至第十六個閂125至128。 此時，輸出控制信號DLj (j為1至4的自然數）會控制第一 位至第四位資料位元SDI0F1、SDI0F2、SDI0S1及SDI0S2 ，使其輸入至該等閂中。多工處理控制信號CD QFj與 CDQSj(j為1至8的自然數）則會決定哪個閂應該將資料輸 出至奇數多工處理節點D〇F i與偶數多工處理節點D〇S i。 當與第一個至第八個閂1 1 1至1 1 8相對應的多工處理控 制信號CDQFj呈主動狀態時，該等閂的資料便會被輸出至 奇數的多工處理節點D〇F i。當與第九個至第十六個閂1 2 1 至1 2 8相對應的多工處理控制信號C D Q Sj呈主動狀態時， 該等閂的資料便會被輸出至偶數的多工處理節點D〇S丨。 1263126 (5) 奇數多工處理節點D〇F i中的資料與偶數多工處理節點 D〇S !中的資料則會分別響應奇數時脈信號C L K D Q F與偶 數時脈信號C L KD Q S，經過多工處理後送至將資料輸出至 DOUT。 參考圖2，當該等四個多工處理控制信號C D Q F 1、C D Q S 1 、C D Q F 2與C D Q S 2依序被啟動後，第一閂1 1 1的資料便會 被輸出至奇數多工處理節點D〇F i ;然後第九閂1 2 1的資料 便會被輸出至偶數多工處理節點D 0 S i ;然後第五閂1 1 5的 資料便會被輸出至奇數多工處理節點DOFi ;然後第十三 閂1 2 5的資料便會被輸出至偶數多工處理節點D〇S i。奇數 多工處理節點DOFi中的資料會響應奇數時脈信號 CLKDQF，經過多工處理後送至將資料輸出至DOUT，而 偶數多工處理節點D〇S i中的資料則會響應偶數時脈信號 CLKDQS，經過多工處理後送至將資料輸出至DOUT。因 此，便可於時脈信號C L K的兩個循環中，經由每根資料輸 出引線連續地輸出四位元的資料。 在上述慣用的資料輸出電路1 0 0中，針對奇數資料設計 的8個閂11 1至1 1 8的輸出經過多工處理後會被輸出至一個 節點D〇F i，而針對偶數資料設計的8個閂1 2 1至1 2 8的輸出 經過多工處理後則會被輸出至一個節點D〇S i。因此，每 個該等節點D〇F i與D〇S i上的負載非常地重，從而會限制 頻寬。每個該等節點D〇F i與D〇S i上的大負載將會延長資 料從閂送至節點D〇F i與D〇S i的時間。 將八個接點連接至每個節點便會降低偵測資料的發展 1263126

速度。資料發展速度降低之後便會延長時間週期tDF(從資 料出現在圖2中節點D〇F丨之上至時脈信號C L K D Q F上升緣 的時間）與時間週期tD S (從資料出現在圖2中節點D 0 S 1之 上至時脈信號CLKDQS上升緣的時間）。 所以，多工處理節點上的大量負載便係延遲資料存取時 間（以t A A表示）的一項係數，t A A代表施加讀取命令時的 時脈至輸出資料出現在輸出資料墊時之間的時間週期，也 就是，從施加一含有一行位址之讀取命令至輸出資料輸出 於輸出資料塾時之間的存取時間。 發明内容 為解決上面的問題，本發明的其中一項目的便係於同步 半導體裝置中提供一種資料輸出電路，其能夠藉由減低同 步半導體裝置中内部節點上的負載，以改良頻率特徵與存 取時間（tAA)。 本發明的另一項目的則係提供用於同步半導體裝置中 的一種資料輸出方法，其能夠藉由減低同步半導體裝置中 輸出節點上的負載，以改良頻率特徵與存取時間（tAA)。 在其中一項觀點中，本發明係關於用於能夠提供一組資 料位元作為輸出之同步半導體裝置中的資料輸出電路與 方法。該資料輸出電路包括一第一處理級閂單元，用以響 應一第一控制信號以接收該等資料位元中的第一位元；一 第二處理級閂單元，用以響應該第一控制信號以接收該等 資料位元中的第二位元；以及一被插入於該第一處理級閂 單元與該第二處理級閂單元之間的緩衝閂單元。該緩衝閂 1263126

⑺ 單元會從該第二處理級閂單元接收該第二位元，並且響應 一第二控制信號以便將該第二位元轉送給該第一處理級 閂單元。 在其中一具體實施例中，該同步半導體裝置係一波管路 式操作裝置。當該第一處理級閂單元接收該等資料位元中 的第一位元時，該第二處理級閂單元會同時接收該等資料 位元中的第二位元。在其中一具體實施例中，該第一控制 信號的啟動時間在該第二控制信號的啟動時間之前，而且 該第一控制信號會響應該第二控制信號而關閉。 在其中一具體實施例中，該第一處理級閂單元包括複數 個閂，用以接收複數個該等資料位元。該第二處理級閂單 元同樣包括複數個閂，用以接收複數個該等資料位元。 在其中一具體實施例中，該第一處理級閂單元係被耦合 至一輸出節點。該第一處理級閂單元會將該等資料位元中 的第一位元轉送給該輸出節點。該資料輸出單元同樣會在 該第一處理級閂單元與該輸出節點之間包括複數個切換 開關，用以將該等資料位元的第一位元切換至該輸出節點。 該資料輸出單元同樣會在該緩衝閂單元與該第一處理 級閂單元之間包括第一複數個切換開關，用以讓資料能夠 從該緩衝閂單元轉送至該第一處理級閂單元。於該第二處 理級閂單元與該緩衝閂單元之間同樣會包括第二複數肩 切換開關，用以讓資料能夠從該第二處理級閂單元轉送至 該緩衝閂單元。該等切換開關可以由該第二控制信號來控 制0 1263126 ⑻

發明内容

根據本發明，為解決輸出節點處的頻率限制，本發明採 用多工處理方法，該方法首先僅會對欲於具有2個時脈循 環之輸出時脈信號中的第一時脈（後面將稱為第一時脈） 處輸出的資料進行多工處理，然後再對欲於該輸出時脈信 號中的第二時脈（後面將稱為第二時脈）處輸出的其它資 料進行多工處理。該輸出時脈信號代表的係可於該時脈信 號期間響應一單一讀取命令輸出一連串資料的時脈信號。 明確地說，欲配合第一時脈輸出的資料會被饋送至前級 閂中。欲配合第二時脈輸出的資料會被饋送至後級閃中， 經由緩衝閂構件移至該等前級閂中，然後進行多工處理。 因此，便可降低被連接至每一個多工處理節點的閂數量， 因而減輕該等多工處理節點上的接點負載。

圖3 A與3 B顯示的係根據本發明之具體實施例之雙倍資 料速率（DDR)同步半導體裝置中兩部份資料輸出電路之 示意圖。舉例來說，圖3 A與3 B中的資料輸出電路採用的 係波管路式系統，用以支援7個CAS等待時間（CL7)、2tCK 的t C C D、以及4位元前置擷取技術。 參考圖3 A與3 B，根據本發明之具體實施例的資料輸出 電路包括一奇數資料輸出單元300與一偶數資料輸出單元 4 0 0。奇數資料輸出單元3 0 0包括一用於儲存第一奇數資料 5 D I〇F 1之奇數前級閂單元3 1 0、一用於儲存第二奇數資料 S D I〇F 2之奇數後級閂單元3 2 0、以及一用於暫存該第二奇 數資料S D I〇F 2之奇數緩衝問單元3 3 0。偶數資料輸出單元 -13 - 1263126 _ (9) 發明說喊續頁 4 0 0包括一用於儲存第一偶數資料S D I〇S 1之偶數前級閂 單元4 1 0、一用於儲存第二偶數資料S D I〇S 2之偶數後級閂 單元4 2 0、以及一用於暫存該第二偶數資料S D I〇S 2之偶數 緩衝閂單元4 3 0。 奇數資料所指的係響應時脈信號之奇數相位的資料輸 出，而偶數資料所指的則係響應時脈信號之偶數相位的資 料輸出。時脈信號之奇數相位與偶數相位分別對應的係時 脈信號之第一部份循環與第二部份循環。在此處詳細說明 中，奇數相位意謂著時脈信號之第一緣，而偶數相位則意 謂著時脈信號之第二緣。第一緣代表的係時脈信號之上升 緣，而第二緣代表的則係時脈信號之下降緣。欲於具有2 個時脈循環之輸出時脈信號的第一時脈處輸出的資料便 稱為第一資料，而欲於該輸出時脈信號的第二時脈處輸出 的資料便稱為第二資料。 因此，第一奇數資料SDIOF 1係響應該第一時脈信號之 奇數相位而輸出，第一偶數資料S D I〇S 1係響應該第一時 脈信號之偶數相位而輸出，第二奇數資料SDI0F2係響應 該第二時脈信號之奇數相位而輸出，以及第二偶數資料 5 DI〇S 2係響應該第二時脈信號之偶數相位而輸出。 在本發明的輸出電路中，第二奇數資料SDI0F2會經由 該奇數緩衝閂單元3 3 0被饋送至該奇數前級閂單元3 1 0然 後輸出，第二偶數資料SDI0S2會經由該偶數緩衝閂單元 4 3 0被饋送至該偶數前級閂單元4 1 0然後輸出。 現在將參考圖3 Α詳細地說明該奇數資料輸出單元3 0 0 1263126 (_ (10) 發赛說^月續頁 的構造。每個奇數前級閂單元3 1 0與奇數後級閂單元3 2 0 皆包括複數個閂，其數量取決於最大C A S等待時間數量與 t C C D。在此具體實施例中，假設最大C A S等待時間數量 為7而t C C D為2，因此每個奇數前級閂單元3 1 0與奇數後級 閂單元3 2 0皆包括4個閂。為方便說明，該奇數前級閂單元 3 1 0中的四個閂稱為第一至第四前級閂3 1 1至3 1 4，而該奇 數後級閂單元3 2 0中的四個閂則稱為第一至第四後級閂 32 1 至 3 24 ° 該等前級閂3 1 1至3 1 4與該等後級閂3 2 1至3 2 4之間具有 緩衝構件。也就是，第一前級閂3 1 1與第一後級閂3 2 1之間 具有一第‘ 一緩衝閂構件3 3 1，第二前級閂3 1 2與第二後級閂 3 2 2之間具有一第二緩衝閂構件3 3 2，第三前級閂3 1 3與第 三後級閂3 2 3之間具有一第三緩衝閂構件3 3 3，以及第四前 級閂3 14與第四後級閂324之間具有一第四緩衝閂構件3 34。 圖3B之偶數資料輸出單元400的作業方式與奇數資料 輸出單元3 0 0相同。因此，為避免重複贅述，將省略對偶 數資料輸出單元4 0 0之作業方式的說明。根據本發明之具 體實施例的奇數資料輸出單元3 0 0與偶數資料輸出單元 4 0 0包括複數個切換開關，用以控制資料輸入至每個閂與 每個閂構件，或從每個閂與每個閂構件輸出資料。 第一奇數資料SDIOF1會響應第一至第四奇數輸入控制 信號DLFj(j為1至4的自然數）被饋送至第一至第四前級閂 311至314。第二奇數資料SDIOF2會響應第一至第四奇數 輸入控制信號D L Fj被饋送至第一至第四後級閂3 2 1至3 2 4 (ii) 1263126 第一至第四奇數輸入控制信號D L Fj會控制切 路連接 換開關

Sil 至該等 至S14，用以將該第一奇數資料SDI0F1的線 第一至第四前級閂3 1 1至3 1 4 ;以及控制切p

$開關、D S 2 4，用以將該第二奇數資料s D丨〇F 2的線路連接，、至 一至第四後級閂3 2 1至3 2 4，從而決定出欲被饋送、成τ第 第二奇數資料S D I〇F 1與資料s DI 0 F 2應該僂… 第—與 ,迗至哪〜^ 問。 個 弟一主弟八奇數輸出控制信號CDQFj(j為1 s 〇 & 8的自炊 )會控制將該等閂3 1 1至3 1 4與3 2 1至3 2 4所接收 .、、 的貪料 出至一奇數多工處理節點D 0 F。被饋送至控制開關 S 3 4、S 4 1至S 4 4以及S 5 1至s 5 4以控制該等閂3 η石，^ 1 i j 1 4 > 3 2 1至3 2 4以及緩衝閂構件3 3 1至3 3 4的該等輸出化 丄 會對應第一至第四奇數延遲信號CDQFD12、CE)QFD34 數 輪

至 閂 號 CDQFD5 6與CDQFD78 ’該等延遲信號係藉由對第_與第 二奇數輸出控制信號CDQF1與CDQF2對、第三與第四奇數 輸出控制信號CDQF3與CDQF4對、第五與第六奇數輸出控

制信號CD QF 5與CDQF6對、以及第七與第八奇數輸出控制 信號CDQF7與CDQF8對實施OR運算然後將OR運算後的輸 出控制信號延遲之後而得到的。 該等輸出控制信號可經由延遲單元3 4 1至3 4 4以及4 4 1至 444進行延遲。也就是，該等延遲單元341至344以及44 1 至4 4 4會將啟動該等輸出控制信號的時間延遲一段預設期 間。 該等奇數輸入控制信號D L Fj會響應該等奇數輸出控制 -16 - 1263126 (12) 發獅赚覔 信號CDQFj的啟動而被關閉。圖5包含一方塊圖，用以闡 述產生該等奇數輸入控制信號D L F j與該等偶數輸入控制 信號DLSj(j為1至4的自然數）之電路。 因為從該等奇數輸出控制信號CDQFj被啟動到該等奇 數輸入控制信號DLFj被關閉時間間隔中會發生預設的延 遲，所以資料可被該等閂3 1 1至3 1 4與3 2 1至3 2 4接收，且同 时朝該等閃輸出。如此一來便可能發生錯誤。為防止發生 錯誤的機率，較佳的係能夠於該等奇數輸出控制信號 CDQFj被啟動後先延遲一段預設的時間之後再啟動該等 奇數延遲信號 CDQFD12 、 CDQFD34 、 CDQFD56 與 C D Q F D 7 8 (其控制該等閂3 1 1至3 1 4與3 2 1至3 2 4的資料輸出）。 在其中一具體實施例中，每個該等延遲單元341至344 與4 4 1至4 4 4的延遲時間係略長於從該等奇數輸出控制信 號CDQFj被啟動到該等奇數輸入控制信號DLFj被關閉之 間的延遲時間。當該第一奇數延遲信號C d Q F D 1 2處於高 位準時’孩第一前級閂3丨丨與該奇數多工處理節點D 〇 F之 間的切換開關S 5 1便會被開啟’用以將該第一前級閂3 i i 的資料輸出至該奇數多工處理節點D〇F。此時該第一後級 問3 2 1與該第一緩衝閂構件3 3丨之間的切換開關s 3 1亦會 被開啟，用以將該第一後級閂3 2丨的資料送至該第一緩衝 問構件3 3 1。也就是，該第一奇數資料s d I 〇 F 1會響應該第 一奇數延遲信號CDQFD12的第一緣（上升緣）被輸出至該 奇數多工處理節點D〇F ,而該第二奇數資料s D I 0 F 2則會 被饋送至該第一緩衝閂構件3 3 1。當該第一奇數延遲信號 -17 - 1263126 _ (13) 發释Μ明:續:頁 C D Q F D 1 2從高位準進入低位準時，該第一緩衝閂構件3 3 1 與該第一前級閂3 1 1之間的切換開關S 2 3便會被開啟，用以 將該第一緩衝閂構件3 3 1的資料送至該第一前級閂3 1 1。也 就是，該第二奇數資料S D I〇F 2會響應該第一奇數延遲信 號C D Q F D 1 2的第二緣（下降緣）被饋送至該第一前級閂3 1 1 。在此狀態中，如果該第一奇數延遲信號C D Q F D 1 2返回 到高位準，那麼該第一前級閂3 1 1與該奇數多工處理節點 D〇F之間的切換開關S 5 1便會再度被開啟，用以將經由該 第一緩衝閂構件3 3 1被饋送至該第一前級閂3 1 1的資料輸 出至該奇數多工處理節點DOF。也就是，該第二奇數資料 SDI0F2會響應該第一奇數延遲信號CDQFD12的第二上升 緣被輸出至該奇數多工處理節點DOF。 依此方式，便可分別經由第二至第四緩衝閂構件3 3 2至 3 3 4將第二至第四後級閂3 2 2至3 2 4所接收到的資料饋送至 第二至第四前級閂3 1 2至3 1 4，然後輸出至該奇數多工處理 節點D〇F。 因為上述的結構將閂分成奇數前級閂單元3 1 0與偶數後 級閂單元3 2 0 (兩者之間具有一緩衝閂構件單元3 3 0 )，因此 可將該奇數多工處理節點D〇F (藉此節點可輸出奇數資料 S D I〇F 1與S D I〇F 2 )上的接點數量從先前技術中的八個接 點縮減成四個接點。如此便可減輕該奇數多工處理節點 D〇F的負載，使得該資料出現於該奇數多工處理節點D〇F 中的速度快於慣用的資料輸出電路。也就是，該奇數多工 處理節點D〇F中的資料移動比較快，因此可改良該資料存 1263126

蠢明:說:¾績頁 取時間tAA。 第一偶數資料S D I〇S 1會響應第一至第四偶數輸入控制 信號D L Sj被饋送至第五至第八前級閂4 1 1至4 1 4。第二偶 數資料SDI0S2則會響應第一至第四偶數輸入控制信號 D L Sj被饋送至第五至第八後級閂4 2 1至4 2 4。 第一至第八偶數輸出控制信號CDQSj會控制將該等閂 4 Π至4 1 4與4 2 1至4 2 4所接收到的資料輸出至一偶數多工 處理節點D〇S。該偶數資料輸出單元4 0 0的作業方式與奇 數資料輸出單元3 0 0的作業方式相同，因此為避免重複贅 述，將省略對偶數資料輸出單元4 0 0之作業方式的說明。 輸出至該奇數多工處理節點DOF的奇數資料係響應一 奇數輸出時脈信號CLKDQF來輸出當作輸出資料DOUT ; 而輸出至該偶數多工處理節點D〇S的偶數資料則係響應 一偶數輸出時脈信號CLKDQS來輸出當作輸出資料DOUT。 圖4顯示的係圖3 A與3 B之資料輸出電路之輸出時序關 係圖。現在將參考圖3 A、3 B與4來說明根據本發明之具體 實施例的資料輸出電路之作業情形。 於一時脈信號C L K之兩個循環的間隔中會輸入一讀取 命令READ。每當輸入一讀取命令時，便會依序啟動第一 至第四輸入控制信號DL1至DL4，使其變成高位準。也就 是，可響應用以輸入該第一讀取命令的時脈信號C L K之上 升緣來啟動該第一輸入控制信號DL 1，使其變成高位準。 可響應用以輸入該第二讀取命令的時脈信號C L K之上升 緣來啟動該第二輸入控制信號D L 2，使其變成高位準，同 1263126 (15) 時關閉該第一輸入控制信號DLl，使其變成低位準。 該等第一至第四奇數輸入控制信號DLF 1至DLF4以及 該等第一至第四偶數輸入控制信號DLS1至DLS4都係由 該等第一至第四輸入控制信號DL1至DL4產生的。圖5所示 的便係一用以產生該等第一至第四奇數輸入控制信號 DLF1至DLF4與該等第一至第四偶數輸入控制信號DLS1 至DLS4之輸入控制信號產生單元的具體實施例。 當響應該第一輸入控制信號D L 1的啟動來啟動該第一 奇數輸入控制信號D L F 1及該第一偶數輸入控制信號 D L S 1使其變成高位準時，經由資料感測放大器所產生的 第一與第二奇數資料S D10 F 1與S DI〇F 2便會分別以逐列 的方式被饋送至該第一前級閂3 1 1與該第一後級閂3 2 1。為 方便說明，本文將該奇數資料輸出單元3 〇 〇中該第一前級 閂3 1 1的資料稱為第一臨時資料DATAF，並且將該偶數資 料輸出單元4 0 0中該第五前級閂4 1 1的資料稱為第二臨時 資料DATAS。 當資料被饋送至閂中以後，便可以與啟動該等輸入控制 信號DL 1至D L 4相同的方式來依序啟動用以輸出資料的該 等奇數與偶數輸出控制信號CDQF1至CDQF8與CDQS1至 CDQS8。 可響應該第一奇數輸出控制信號C D Q F 1的啟動以關」閉 該第一奇數輸入控制信號D L F 1，以避免將資料輸入至該 等閂及從該等閂輸出資料發生在同一時間。如果第一奇數 輸出控制信號C D Q F 1被啟動之後，於一段預設的延遲時間 -20- 1263126

之後便會啟動該第一奇數延遲信號c D Q F D 1 2。 響應該第一奇數延遲信號C D Q F D 1 2的啟動，便可將該 奇數資料輸出單元3 Ο 〇中該第一前級閂3 1 1的資料d AT A F 輸出至該奇數多工處理節點D〇F，並且同時將該第一後級 閂3 2 1的資料輸出至該第一緩衝閂構件3 3卜當該第一奇數 輸出控制信號CDQF 1於半個時脈循環之後被關閉時，亦會 關閉該第一奇數延遲信號C D Q F D 1 2，該第一緩衝閂構件 3 3 1中的資料便會響應該第一奇數延遲信號c D Q F D 1 2的 關閉而移至該第一前級閂3 1 1中。因此，當響應該第二奇 數輸出控制k號C D Q F 2重新啟動該第一奇數延遲信號 CDQFD12時，經由該第一緩衝閂構件33 1被饋送至該第一 前級閂3 1 1的資料便可輸出至該奇數多工處理節點d Ο F。 偶數輸入控制信號D L S 1與C D Q S D 1 2的作業方式與奇數 輸入控制信號DLF1與CDQFD12的方式相同。 輸出至該奇數多工處理節點DOF的資料輸出係響應該 奇數輸出時脈信號CLKDQF的上升緣來輸出當作輸出資 料D 0 U T ;而輸出至該偶數多工處理節點D〇S的資料輸出 則係響應該偶數輸出時脈信號CLKDQS的上升緣來輸出 當作輸出資料DOUT。為達此目的，較佳的係，該奇數資 料輸出單元3 0 0進一步包括一切換開關用以將該奇數多工 處理節點DOF的資料輸出至該輸出資料DOUT的節點、而 該偶數資料輸出單元4 0 0則進一步包括一切換開關用以將 該偶數多工處理節點D Ο S的資料輸出至該輸出資料D Ο U τ 的節點。 -21' 1263126

(17) 該奇數褕出時臉仏號C L K D Q F之下降緣略快於時脈信 號CLK之下降緣’而具有與時脈CLk相同的循環。該偶數 輸出時脈信號CLKDQS (上升緣略快於時脈信號CLK之 下降緣’而具有與時脈CLK相同的循環。該奇數輸出時脈 仏號C L K D Q F與该偶數輸出時脈信號c l κ D Q S —般都係由 半導體裝置中的DLL(延遲鎖定迴袼、命 電路求產生的，而且 基於輸出資料DOUT之產生時間至資、,止认 。計輸出焊塾的路徑上 所發生之延遲的考量，其相位會略故★人二， 孩時脈信號CLK。 因此，該奇數多工處理節點D 0 F φ ΑΑ ^ Υ的資料會響應該時脈 信號CLK之上升緣來輸出，而該偶塾夕 的資料則會響應該時脈信號CLK<下 、、、 .“ 夕工處理節點DOS中 降緣來輸出 如圖3 A與3 B所示，每個該等奇壑办7 入偶數多工處理節點 D〇F與DOS(其為本發明之輸出節點、由aa )肀的接點數量可從先 前技術中的八個接點縮減成四個。如斗—十 凡一來便可減輕每個 該等多工處理節點DOF與DOS的負載，使得資料出現在其 對應的多工處理節點DOF與DOS的時間比先前技術還早 。此意謂著從該等閂輸出合法資料給每個該等多工處理節 點DOF與DOS所花費的時間較短。因此，每個該等多工處 理節點DOF與DOS的便能夠提高頻寬，並且亦可改良整骨# 的資料存取時間（tAA)。 圖5為一用以產生該等奇數輸入控制信號DLFj與該等 偶數輸入控制信號DLS」之電路（後面將稱為輸入控制信號 產生單元5 0 〇)具體實施例的電路圖。參考圖5，該輸入_ 制信號產生單元500包括八個電路單元51〇、52〇、53Q、54()

1263126 、5 5 Ο、5 6 Ο、5 7 0與5 8 Ο，分別用以產生該等奇數與偶數輸 入控制信號DLF」與DLSj，該等八個電路單元具有相同的 結構。該等電路單元5 1 0 - 5 8 0彼此間的結構與作業方式皆 相同，只是各係負責處理不同的輸入信號與不同的輸出信 號，因此現在將說明電路單元5 1 0，以其作為代表電路。 周以產生第一奇數輸入控制信號D L F 1之電路單元5 1 0 包括一自動脈衝產生器511及NOR閘極N0R1與NO R2。自 動脈衝產生器5 1 1 ο 1 8會響應一被接收信號的上升緣產生 各產生一短脈衝。 當該第一輸入控制信號DL 1被啟動成為高位準時，該自 動脈衝產生器5 1 1便會產生一短脈衝。因此，該NOR閘極 N〇R 1的輸出便會進入低位準。假設該第一奇數輸出控制 信號CDQF1的初始狀態為低位準，那麼該NOR閘極N〇R2 便會具有兩個低位準輸入來啟動該第一奇數輸入控制信 號DLF1，使其變成高位準。如果該第一奇數輸出控制信 號CDQF 1被啟動成高位準的話，那麼該第一奇數輸入控制 信號DLF 1便會被該NOR閘極N0R2關閉，變成低位準，’ 以避免將資料輸入至該等閂及從該等閂輸出資料發生在 同一時間。 在根據本發明之具體實施例之半導體裝置之資料輸出 電路的資料輸出方法中，首先會將資料感測放大器輸出的 資料逐列地饋送至前級閃與後級閂；然後，對儲存於該等 前級閃中的資料進行多工處理且輸出；最後再透過緩衝閂 構件將儲存於該等候級閂中的資料饋送至該等前級閂中 -23 - 1263126

,Μ - < \iVv Μ* r, Ί _ ' - , 發明;說艰績頁 ，並且進行多工處理且輸出。 本發明可減輕同步半導體裝置之輸出節點上的負載，因 此可改良頻率特徵。如此便可改良整個半導體裝置之總作 業速度與資料存取時間（包含tAA在内）。 雖然已經參考本發明之較佳具體實施例對其作特別的 顯示與說明，不過熟習本技術的人士將會瞭解，在不脫離 該等隨附申請專利範圍所界定之本發明的精神與範疇下 ，可對本發明進行型式與細節的各種修改。 圖式簡單說明 從本發明較佳具體實施例之詳細描述，配合附圖的解釋 ，便可非常清楚本發明前面與其它的目的、特點與優點， 於所有不同的附圖中，相同的元件符號代表相同的部件。 該等圖式並不必等比例縮放，反倒是在解釋本發明的原理 時會予以放大。 圖1為半導體裝置中慣用的資料輸出電路之電路圖。 圖2為一時序圖，其闡述的係圖1之慣用的資料輸出電路 之信號時序關係。 圖3 A與3 B為含有根據本發明之具體實施例之同步半導 體裝置中兩部份資料輸出電路之方塊圖。 圖4為一時序圖，其闡述的係圖3 A與3 B之資料輸出電路 之信號時序關係。 - 圖5為一用以產生圖3 A與3 B中之奇數輸入控制信號與 偶數輸入控制信號之電路具體貫施例的電路圖。 圖式代表符號說明 100 慣用的資料輸出電路 -24 - 1263126 (20) 111-118,121-128 13 0 140 B/L S/A DATA S/A C S L 1 - C S L 4 SDIOF1， SDIOF2, SDIOS1 , SDIOS2 DL 1 -DL4 DOFi DOSi CLKDQF CLKDQS DOUT 200 300 3 10 3 11 3 12 3 13 3 14 320 3 2 1 322 323 324 330 SDIOF1 SDIOF2 DLF 1 DLF2 DLF3 DLF4 3 3 1 332 λ ，，

J J J 334 CDQF 1 CDQF2 CDQF3 CDQF4 1-. 0 閂第第位資行 資輸奇偶奇偶輸叢奇奇第第第第奇第第第第奇第第第第第第第第第第第第第第 器 大器 放大 級級測放 理理感測線 處處線感擇 一二元料選 號號號號 號號號號 元 言言言言 信信信信 ¾點σο早 '兀 節節 序單元 元 元 控控控控件件件件控控控控 號理理號號 排出單 單 單料料入入入入構構構構出出出出 信處處信信 料輸閂閂閂閂閂閂閂閂閂閂閂資資輸輸輸輸閂閂閂閂輸輸輸輸 元制工工脈脈料資料級級級級級級級級級級衝數數數數數數衝衝衝衝數數數數 位控多多時時資式資前前前前前後後後後後緩奇奇奇奇奇奇緩緩緩緩奇奇奇奇 料出數數數數出發數數一二三四數一二三四數一二一二三四一二三四一二三四 -25 - 1263126 (21) C D Q F 5 CDQF6 CDQF7 CDQF8 CDQFD 1 2 CDQFD34 CDQFD56 CDQFD78 3 4 1 - 3 44，44 1 -444 400 4 10 4 11 4 12 4 13 4 14 420 42 1 422 423 424 430 SDIOS 1 SDIOS2 DLS 1 DLS2 DLS3 DLS4 S11-S14， S21-S24, S3 1 -S34, S4 1 -S44, S5 1 -S54 CDQS 1 CDQS2 CDQS3 CDQS4 CDQS5 CDQS6 CDQS7 CDQS8 500 5 1 0,5 2 0,5 3 0,5 4 0,5 5 0,5 6 0, 570,580 » 號號號號 號號號 言言言，一-5信信馆 -一 rnj. /ηΊ ΤΜΊ —ΠΜ^ tHU ΤΠΊ 7r寿韦伟希 亲讳弗 單元 元 元控控控控 控控控 出單 單 單料料入入入入 出出出 輸閃問問問問問問問問閃閃資資輸輸輸輸 輸輸輸 數數數數數數數數元料級級級級級級級級級級衝數數數數數數 關數數數 奇奇奇奇奇奇奇奇單資前前前前前後後後後後緩偶偶偶偶偶偶 開偶偶偶 五六七八一二三四遲數數五六七八數五六七八數一二一二三四 換一二三 第第第第第第第第延偶偶第第第第偶第第第第偶第第第第第第 切第第第 號號號號 兮口 士一口·¥、¥ 制制制制號號號號 控控控控信信信信 出出出出遲遲遲遲 輸輸輸輸延延延延 號號號號號元 士5古口、T-ro-r口^1- ty rnj. ruj. ίηΊ ίηΊ L^.φ4φ*4φ.^φ^φ^一 控控控控控產 出出出出出號 輸輸輸輸輸信 數數數數數制 偶偶偶偶偶控 四五六七八入 第第第第第輸 元 單 路 電 -26- 1263126 (22) 發減明揉頁 5 11 自動脈衝產生器 N〇R 1，N〇R 2 N〇R閘極

-27-

Claims (1)

1. 充 1263^2^101694 號專利申請案 γ{> P 中文申請專利範圍替換本(95年6月） 拾、申請專利範圍 1 . 一種使用於同步半導體裝置中之資料輸出電路 提供一組資料位元作為輸出，其包括： 一第一處理級閂單元，用以響應一第一控制 接收該等資料位元中的第一位元； 一第二處理級閂單元，用以響應該第一控制 接收該等資料位元中的第二位元；以及 一被插入於該第一處理級問單元與該第二處 單元之間的緩衝閂單元，該緩衝閂單元會從該 理級閃單元接收該第二位元，並且響應一第二 號將該第二位元轉送給該第一處理級閂單元。 2 .如申請專利範圍第1項之資料輸出電路，其中當 處理級閂單元接收該等資料位元中的第一位元 第二處理級閂單元會同時接收該等資料位元中 位元。 3 .如申請專利範圍第1項之資料輸出電路，其中該 導體裝置係一波管路式操作裝置。 4 .如申請專利範圍第1項之資料輸出電路，其中該 制信號的啟動時間在該第二控制信號的啟動時 ，而且該第一控制信號會響應該第二控制信 閉。 5 .如申請專利範圍第1項之資料輸出電路，其中該 理級閂單元包括複數個閂，用以接收複數個該 位元。 83212-950628.DOC ，用於 信號以 信號以 理級閂 第二處 控制信 該第一 時，該 的第二 同步半 第一控 間之前 號而關 第一處 等資料

   1263126 6, 如申請專利範圍第1項之資料輸出電路，其中該第二處 理級閂單元包括複數個閂，用以接收複數個該等資料 位元。 7。 如申請專利範圍第1項之資料輸出電路，其中該第一處 理級閂單元係被耦合至一輸出節點，該第一處理級閂 單元會將該等資料位元中的第一位元轉送給該輸出節 點。 8 .如申請專利範圍第7項之資料輸出電路，在該第一處理 級閂單元與該輸出節點之間進一步包括複數個切換開 關，用以將該等資料位元的第一位元切換至該輸出節 點。 9 .如申請專利範圍第8項之資料輸出電路，其中該等複數 個切換開關係受控於複數個第二控制信號。 1 0 .如申請專利範圍第1項之資料輸出電路，在該緩衝閂單 元與該第一處理級閂單元之間進一步包括第一複數個 切換開關，用以讓資料能夠從該緩衝閂單元轉送至該 第一處理級閂單元。 1 1 .如申請專利範圍第1 0項之資料輸出電路，其中該等複 數個切換開關係受控於複數個第二控制信號。 1 2 .如申請專利範圍第1 0項之資料輸出電路，於該第二處 理級閂單元與該緩衝閂單元之間進一步包括第二複數 個切換開關，用以讓資料能夠從該第二處理級閂單元 轉送至該緩衝閂單元。 1 3 ,如申請專利範圍第1 2項之資料輸出電路，該等第二切 換開關係受控於複數個第二控制信號。

   1263126 1 4 . 一種使用於同步半導體裝置中之資料輸出方法，用於 提供一組資料位元作為輸出，其包括： 提供一第一處理級閂單元，用以響應一第一控制信 號以接收該等資料位元中的第一位元； 提供一第二處理級閂單元，用以響應該第一控制信 號以接收該等資料位元中的第二位元；以及 於該第一處理級閂單元與該第二處理級閂單元之間 提供一緩衝閂單元，該緩衝閂單元會從該第二處理級 閂單元接收該第二位元，並且響應一第二控制信號將 該第二位元轉送給該第一處理級閂單元。 1 5 .如申請專利範圍第1 4項之方法，其中當該第一處理級 閂單元接收該等資料位元中的第一位元時，該第二處 理級閂單元會同時接收該等資料位元中的第二位元。 1 6 ·如申請專利範圍第1 4項之方法，其中該同步半導體裝 置係一波管路式操作裝置。 1 7 ·如申請專利範圍第1 4項之方法，其中該第一控制信號 的啟動時間在該第二控制信號的啟動時間之前，而且 該第一控制信號會響應該第二控制信號而關閉。 1 8 .如申請專利範圍第1 4項之方法，其中該第一處理級閂 單元包括複數個閂，用以接收複數個該等資料位元。 1 9 .如申請專利範圍第1 4項之方法，其中該第二處理級閂 單元包括複數個閂，用以接收複數個該等資料位元。 2 0 .如申請專利範圍第1 4項之方法，其中該第一處理級閂 單元係被搞合至一輸出節點，該第一處理級閂單元會 將該等資料位元中的第一位元轉送給該輸出節點。 1263126 2 1 .如申請專利範圍第2 0項之方法，在該第一處理級閂單 元與該輸出節點之間進一步包括複數個切換開關，用 以將該等資料位元的第一位元切換至該輸出節點。 2 2 .如申請專利範圍第2 1項之方法，其中該等複數個切換 開關係受控於複數個第二控制信號。 2 3 .如申請專利範圍第1 4項之方法，在該緩衝閂單元與該 第一處理級閂單元之間進一步包括第一複數個切換開 關，用以讓資料能夠從該緩衝閂單元轉送至該第一處 理級閂單元。 2 4.如申請專利範圍第23項之方法，其中該等複數個切換 開關係受控於複數個第二控制信號。 2 5 .如申請專利範圍第2 3項之方法，於該第二處理級閂單 元與該緩衝閂單元之間進一步包括第二複數個切換開 關，用以讓資料能夠從該第二處理級閂單元轉送至該 緩衝閂單元。 2 6 .如申請專利範圍第2 5項之方法，該等第二切換開關係 受控於複數個第二控制信號。 2 7 . —種使用於同步半導體裝置中之資料輸出電路，用於 提供一組資料位元作為輸出，其包括： 一第一資料輸出單元，用以接收該資料位元集的第 一位元子集，該第一資料輸出單元包括： 一第一第一處理級閂單元，用以響應一第一控制信 號以接收該第一位元子集中的第一位元； 一第一第二處理級閂單元，用以響應該第一控制信 號以接收該第一位元子集中的第二位元；以及

   1263126 一被插入於該第一第 處理級閂單元之間的第 單元會從該第一第二處 集中的第二位元，並且 位元子集中的第二位元 元；以及 一處理級閂單元與該第一第二 一緩衝閂單元，該第一緩衝閂 理級閂單元接收該第一位元子 響應一第二控制信號將該第一 轉送給該第一第一處理級閂單 一第二資料輸出單元，用以接收該資料位元集的第 二位元子集，該第二資料輸出單元包括： 一第二第一處理級閂單元，用以響應一第三控 制信號以接收該第二位元子集中的第一位元； 一第二第二處理級閂單元，用以響應該第三控制信 號以接收該第二位元子集中的第二位元；以及 一被插入於該第二第一處理級閃單元與該第二第二 處理級閂單元之間的第二緩衝閂單元，該第二緩衝閂 單元會從該第二第二處理級閂單元接收該第二位元子 集中的第二位元，並且響應一第四控制信號將該第二 位元子集中的第二位元轉送給該第二第一處理級閂單 元0 2 8 .如申請專利範圍第2 7項之資料輸出電路，其中： 當該第一第一處理級閂單元接收該第一位元子集 中的第一位元時，該第一第二處理級閂單元會同時接 收該第一位元子集中的第二位元；以及 當該第二第一處理級閂單元接收該第二位元子集 中的第一位元時，該第二第二處理級閂單元會同時接 收該第二位元子集中的第二位元。

   1263126 2 9 ·如申請專利範圍第2 7項之資料輸出電路，其中該同步 半導體裝置係一波管路式操作裝置。 3 0 .如申請專利範圍第2 7項之資料輸出電路，其中： 該第一控制信號的啟動時間在該第二控制信號的啟 動時間之前，而且該第一控制信號會響應該第二控制 信號而關閉；以及

   該第三控制信號的啟動時間在該第四控制信號的啟 動時間之前，而且該第三控制信號會響應該第四控制 信號而關閉。 3 1 .如申請專利範圍第2 7項之資料輸出電路，其中該等第 一處理級閂單元包括複數個閂，用以接收複數個該等 資料位元。 3 2 .如申請專利範圍第2 7項之資料輸出電路，其中該等第 二處理級閂單元包括複數個閂，用以接收複數個該等 資料位元。 3 3 ·如申請專利範圍第2 7項之資料輸出電路，其中每個該 等第一處理級閂單元係被耦合至一輸出節點，該等第 一處理級閂單元會將該等資料位元轉送給該輸出節點。 3 4 .如申請專利範圍第3 3項之資料輸出電路，在該等第一 處理級閂單元與該等輸出節點之間進一步包括複數個 切換開關，用以將該等資料位元切換至該等輸出節點。 3 5 .如申請專利範圍第2 7項之資料輸出電路，在該等緩衝 閂單元與該等第一處理級閂單元之間進一步包括第一 複數個切換開關，用以讓資料能夠從該等缓衝閂單元 轉送至該等第一處理級閂單元。 1263126 3 6 ^如申請專利範圍第3 5項 處理級閂單元與該等緩 複數個切換開關，用以 閂單元轉送至該等緩衝 3 7 .如申請專利範圍第2 7項 處理級問單元與該等緩 個切換開關，用以讓資 元轉送至該等緩衝閂單

   之資料輸出電路，於該等第二 衝閂單元之間進一步包括第二 讓資料能夠從該等第二處理級 閂單元。 之資料輸出電路，於該等第二 衝閂單元之間進一步包括複數 料能夠從該等第二處理級閂單 元。