KR20110121149A - 반도체 장치 - Google Patents

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KR20110121149A
KR20110121149A KR1020100040612A KR20100040612A KR20110121149A KR 20110121149 A KR20110121149 A KR 20110121149A KR 1020100040612 A KR1020100040612 A KR 1020100040612A KR 20100040612 A KR20100040612 A KR 20100040612A KR 20110121149 A KR20110121149 A KR 20110121149A
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Abstract

본 발명은 복수개의 칩 퓨즈 신호에 응답하여 서로 다른 코드 값 또는 적어도 두 개의 코드가 동일한 코드 값을 갖는 복수개의 개별 칩 지정 코드를 생성하는 개별 칩 지정 코드 설정부, 상기 복수개의 칩 퓨즈 신호 및 상기 복수개의 개별 칩 지정 코드의 각 최상위 비트들에 응답하여 복수개의 인에이블 제어 신호를 생성하는 제어부, 및 상기 복수개의 인에이블 제어 신호에 응답하여 상기 복수개의 개별 칩 지정 코드 중 상기 최상위 비트를 제외한 코드와 칩 선택 어드레스를 비교하고, 비교 결과에 따라 복수개의 개별 칩 활성화 신호 중 하나를 인에이블시키는 개별 칩 활성화부를 포함한다.

Description

반도체 장치 {Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 복수의 개별 칩이 적층된 반도체 장치에 관한 것이다.
반도체 장치는 고속으로 동작되도록 설계되며, 또한 대용량의 데이터 저장 영역을 갖도록 설계되고 있다.
이러한 추세에 따라 웨이퍼 상태의 개별 칩을 적층하고, 이를 하나로 패키징하여 하나의 제품으로 형성하는 기술이 개발되었다.
적층된 개별 칩에는 각각의 주소가 할당되고, 데이터를 할당된 주소에 따라 칩에 저장하도록 설계되는 기술이 일반적이다.
적층된 개별 칩에 주소를 할당할 경우, 복수 비트로 이루어진 코드의 값을 순차적으로 증가시키거나 감소시키는 방법으로 적층된 개별 칩에 주소를 지정하는 기술이 이용되고 있다.
이렇게 개별 칩을 적층시키고, 각 칩들에 순차적으로 증가 또는 감소하는 코드 값을 주소로 할당하는 기술은 적층되는 개별 칩들이 모두 페일(fail)이 발생하지 않았다는 전제하에 이용되고 있는 기술이다.
하지만, 적층된 개별 칩중 하나의 칩이라도 페일이 발생하면 적층된 개별 칩 모두는 사용할 수 없게 된다. 예를 들어, 8층으로 적층되어 패키징된 반도체 장치에서 하나의 개별 칩이라도 페일이 발생하면 나머지 7개의 페일이 발생되지 않은 칩도 사용하지 못하므로 기존 기술은 효율성 및 생산성 측면이 떨어진다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 복수개의 개별 칩이 적층되는 반도체 메모리 장치에 있어서, 적층된 개별 칩 중 하나이상의 칩에 페일이 발생하면 여분의 칩으로 페일이 발생한 칩을 대체할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 칩 퓨즈 신호에 응답하여 서로 다른 코드 값 또는 적어도 두 개의 코드가 동일한 코드 값을 갖는 복수개의 개별 칩 지정 코드를 생성하는 개별 칩 지정 코드 설정부, 상기 복수개의 칩 퓨즈 신호 및 상기 복수개의 개별 칩 지정 코드의 각 최상위 비트들에 응답하여 복수개의 인에이블 제어 신호를 생성하는 제어부, 및 상기 복수개의 인에이블 제어 신호에 응답하여 상기 복수개의 개별 칩 지정 코드 중 상기 최상위 비트를 제외한 코드와 칩 선택 어드레스를 비교하고, 비교 결과에 따라 복수개의 개별 칩 활성화 신호 중 하나를 인에이블시키는 개별 칩 활성화부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 제 1 개별 칩 지정 코드, 제 2 개별 칩 지정 코드, 제 3 개별 칩 지정 코드, 및 제 4 개별 칩 지정 코드와 제 1 개별 칩 활성화 신호, 제 2 개별 칩 활성화 신호, 제 3 개별 칩 활성화 신호, 및 제 4 개별 칩 활성화 신호를 생성하고, 칩 퓨즈 신호가 인에이블되면 상기 제 1 내지 제 3 개별 칩 지정 코드와 칩 선택 어드레스를 비교하여 상기 제 1 내지 제 3 개별 칩 활성화 신호 중 하나를 인에이블시키는 반도체 장치로서, 상기 칩 퓨즈 신호가 디스에이블되면 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 개별 칩 지정 코드 설정부, 및 상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 경우 상기 제 1 개별 칩 지정 코드, 상기 제 3 개별 칩 지정 코드, 및 상기 제 4 개별 칩 지정 코드와 상기 칩 선택 어드레스를 비교하여 상기 제 1 개별 칩 활성화 신호, 상기 제 3 개별 칩 활성화 신호, 및 제 4 개별 칩 활성화 신호 중 하나를 인에이블시키는 개별 칩 활성화부를 포함한다.
본 발명에 따른 반도체 장치는 적층된 개별 칩 중 하나이상의 칩에 페일이 발생하면 여분의 칩으로 페일이 발생한 칩을 대체할 수 있어, 반도체 장치의 효율성 및 생산성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 개별 칩 지정 코드 설정부의 구성도,
도 3은 도 2의 개별 칩 지정 어드레스 설정부의 구성도,
도 4는 도 3의 제 1 출력 선택 플립플롭의 구성도,
도 5는 도 2의 인코딩부의 구성도,
도 6은 도 1의 제어부의 구성도,
도 7은 도 1의 개별 칩 활성화부의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 구성된 바와 같이, 개별 칩 지정 코드 설정부(100), 제어부(200), 및 개별 칩 활성화부(300)를 포함한다.
상기 개별 칩 지정 코드 설정부(100)는 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)에 응답하여 서로 다른 코드 값 또는 적어도 두 개의 코드가 동일한 코드 값을 갖는 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>), SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)를 생성한다. 이때, 상기 개별 칩 지정 코드 설정부(100)는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)가 모두 인에이블되면 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>), SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)의 각 코드 값이 순차적으로 증가된 코드 값이 되도록 구성되고, 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>) 중 디스에이이블된 칩 퓨즈 신호에 응답하여 코드 값이 동일한 개별 칩 지정 코드의 개수를 결정하도록 구성된다. 예를 들어, 상기 개별 칩 지정 코드 설정부(100)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 디스에이블되면 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)를 초기화시킨다. 상기 개별 칩 지정 코드 설정부(100)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 디스에이블되면 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)와 동일한 코드 값을 갖는 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)를 생성한다. 상기 개별 칩 지정 코드 설정부(100)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 디스에이블되면 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)와 동일한 코드 값을 갖는 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)를 생성한다. 상기 개별 칩 지정 코드 설정부(100)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 디스에이블되면 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)와 동일한 코드 값을 갖는 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)를 생성한다. 상기 개별 칩 지정 코드 설정부(100)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 디스에이블되면 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)와 동일한 코드 값을 갖는 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>)를 생성한다.
상기 제어부(200)는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>) 및 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>), SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)의 각 최상위 비트(SLICE_set0<2>, SLICE_set1<2>, SLICE_set2<2>, SLICE_set3<2>, SLICE_set4<2>)에 응답하여 제 1 내지 제 5 인에이블 제어 신호(en_ctrl<0:4>)를 생성한다.
상기 개별 칩 활성화부(300)는 상기 제 1 내지 제 5 인에이블 제어 신호(en_ctrl<0:4>)에 응답하여 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>), SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>) 중 상기 최상위 비트들(SLICE_set0<2>, SLICE_set1<2>, SLICE_set2<2>, SLICE_set3<2>, SLICE_set4<2>)을 제외한 코드들(SLICE_set0<0:1>, SLICE_set1<0:1>), SLICE_set2<0:1>, SLICE_set3<0:1>, SLICE_set4<0:1>)과 칩 선택 어드레스(SLICE_add<0:1>)를 비교하고, 비교 결과에 따라 제 1 내지 제 5 개별 칩 활성화 신호(SLICE_en0 ~ SLICE_en4)중 하나를 인에이블시킨다.
상기 개별 칩 지정 코드 설정부(100)는 도 2에 도시된 바와 같이, 개별 칩 지정 어드레스 설정부(110), 및 인코딩부(120)를 포함한다.
상기 개별 칩 지정 어드레스 설정부(110)는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)에 응답하여 제 1 내지 제 5 지정 어드레스 조합(addset0<0:4>, addset1<0:4>, addset2<0:4>, addset3<0:4>, addset4<0:4>)을 생성한다. 예를 들어, 상기 개별 칩 지정 어드레스 설정부(110)는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)가 모두 인에이블되면 서로 다른 값을 갖는 상기 제 1 내지 제 5 지정 어드레스 조합(addset0<0:4>, addset1<0:4>, addset2<0:4>, addset3<0:4>, addset4<0:4>)을 생성하고, 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 디스에이블되면 상기 제 1 지정 어드레스 조합(addset0<0:4>)을 초기화시키고, 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 디스에이블되면 상기 제 2 지정 어드레스 조합(addset1<0:4>)과 동일한 값을 갖는 상기 제 1 지정 어드레스 조합(addset0<0:4>)을 생성한다. 상기 개별 칩 지정 어드레스 설정부(110)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 디스에이블되면 상기 제 2 지정 어드레스 조합(addset1<0:4>)과 동일한 값을 갖는 상기 제 3 지정 어드레스 조합(addset2<0:4>)을 생성하고, 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 디스에이블되면 상기 제 3 지정 어드레스 조합(addset2<0:4>)와 동일한 값을 갖는 상기 제 4 지정 어드레스 조합(addset3<0:4>)을 생성하며, 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 디스에이블되면 상기 제 4 지정 어드레스 조합(addset3<0:4>)과 동일한 값을 갖는 상기 제 5 지정 어드레스 조합(addset4<0:4>)을 생성한다.
상기 인코딩부(120)는 상기 제 1 내지 제 5 지정 어드레스 조합(addset0<0:4>, addset1<0:4>, addset2<0:4>, addset3<0:4>), addset4<0:4>)을 인코딩하여 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>, SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)를 생성한다.
상기 개별 칩 지정 어드레스 생성부(110)는 도 3에 도시된 바와 같이, 제 1 내지 제 5 지정 어드레스 조합 생성부(111~115)를 포함한다.
상기 제 1 지정 어드레스 조합 생성부(111)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)에 응답하여 상기 제 1 지정 어드레스 조합(addset0<0:4>)을 생성한다.
상기 제 1 지정 어드레스 조합 생성부(111)는 제 1 출력 선택 플립플롭(111-1), 및 제 1 내지 제 4 플립플롭(111-2~ 111-5)을 포함한다.
상기 제 1 출력 선택 플립플롭(111-1)은 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 디스에이블되면 어드레스 설정 시작 펄스(addset_start)를 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 첫번째 지정 어드레스(addset0<0>)로서 출력하거나, 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 인에이블되면 상기 어드레스 설정 시작 펄스(addset_start)를 클럭(CLK)의 한 주기 이후 상기 제 1 지정 어드레스 조합(addset0<0:4>)중 첫번째 지정 어드레스(addset0<0>)로서 출력한다.
상기 제 1 플립플롭(111-2)은 상기 제 1 출력 선택 플립플롭(111-1)의 출력을 입력 받아 상기 클럭(CLK)의 한 주기 이후 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 두번째 지정 어드레스(addset0<1>)로서 출력한다.
상기 제 2 플립플롭(111-3)은 상기 제 1 플립플롭(111-1)의 출력을 입력 받아 상기 클럭(CLK)의 한 주기 이후 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 세번째 지정 어드레스(addset0<2>)로서 출력한다.
상기 제 3 플립플롭(111-4)은 상기 제 2 플립플롭(111-2)의 출력을 입력 받아 상기 클럭(CLK)의 한 주기 이후 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 네번째 지정 어드레스(addset0<3>)로서 출력한다.
상기 제 4 플립플롭(111-5)은 상기 제 3 플립플롭(111-4)의 출력을 입력 받아 상기 클럭(CLK)의 한 주기 이후 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 다섯번째 지정 어드레스(addset0<4>)로서 출력한다.
상기 제 2 지정 어드레스 조합 생성부(112)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)에 응답하여 상기 제 2 지정 어드레스 조합(addset1<0:4>)을 생성한다.
상기 제 2 지정 어드레스 조합 생성부(112)는 제 2 출력 선택 플립플롭(112-1), 및 제 5 내지 제 8 플립플롭(112-2 ~ 112-5)을 포함한다.
상기 제 2 출력 선택 플립플롭(112-1)은 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 디스에이블되면 상기 제 1 출력 선택 플립플롭(111-1)의 출력을 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 첫번째 지정 어드레스(addset1<0>)로서 출력하거나, 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 인에이블되면 상기 제 1 출력 선택 플립플롭(111-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 첫번째 지정 어드레스(addset1<0>)로서 출력한다.
상기 제 5 플립플롭(112-2)은 상기 제 2 출력 선택 플립플롭(112-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 두번째 지정 어드레스(addset1<1>)로서 출력한다.
상기 제 6 플립플롭(112-3)은 상기 제 5 플립플롭(112-2)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 세번째 지정 어드레스(addset1<2>)로서 출력한다.
상기 제 7 플립플롭(112-4)은 상기 제 6 플립플롭(112-3)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 네번째 지정 어드레스(addset1<3>)로서 출력한다.
상기 제 8 플립플롭(112-5)은 상기 제 7 플립플롭(112-4)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 다섯번째 지정 어드레스(addset1<4>)로서 출력한다.
상기 제 3 지정 어드레스 조합 생성부(113)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)에 응답하여 상기 제 3 지정 어드레스 조합(addset2<0:4>)을 생성한다.
상기 제 3 지정 어드레스 조합 생성부(113)는 제 3 출력 선택 플립플롭(113-1), 및 제 9 내지 제 12 플립플롭(113-2 ~ 113-5)을 포함한다.
상기 제 3 출력 선택 플립플롭(113-1)은 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 디스에이블되면 상기 제 2 출력 선택 플립플롭(112-1)의 출력을 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 첫번째 지정 어드레스(addset2<0>)로서 출력하거나, 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 인에이블되면 상기 제 2 출력 선택 플립플롭(112-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 첫번째 지정 어드레스(addset2<0>)로서 출력한다.
상기 제 9 플립플롭(113-2)은 상기 제 3 출력 선택 플립플롭(113-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 두번째 지정 어드레스(addset2<1>)로서 출력한다.
상기 제 10 플립플롭(113-3)은 상기 제 9 플립플롭(113-2)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 세번째 지정 어드레스(addset2<2>)로서 출력한다.
상기 제 11 플립플롭(113-4)은 상기 제 10 플립플롭(113-3)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 네번째 지정 어드레스(addset2<3>)로서 출력한다.
상기 제 12 플립플롭(113-5)은 상기 제 11 플립플롭(113-4)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 다섯번째 지정 어드레스(addset2<4>)로서 출력한다.
상기 제 4 지정 어드레스 조합 생성부(114)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)에 응답하여 상기 제 4 지정 어드레스 조합(addset3<0:4>)을 생성한다.
상기 제 4 지정 어드레스 조합 생성부(114)는 제 4 출력 선택 플립플롭(114-1), 및 제 13 내지 제 16 플립플롭(114-2 ~ 114-5)을 포함한다.
상기 제 4 출력 선택 플립플롭(114-1)은 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 디스에이블되면 상기 제 3 출력 선택 플립플롭(113-1)의 출력을 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 첫번째 지정 어드레스(addset3<0>)로서 출력하거나, 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 인에이블되면 상기 제 3 출력 선택 플립플롭(113-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 첫번째 지정 어드레스(addset3<0>)로서 출력한다.
상기 제 13 플립플롭(114-2)은 상기 제 4 출력 선택 플립플롭(114-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 두번째 지정 어드레스(addset3<1>)로서 출력한다.
상기 제 14 플립플롭(114-3)은 상기 제 13 플립플롭(114-2)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 세번째 지정 어드레스(addset3<2>)로서 출력한다.
상기 제 15 플립플롭(114-4)은 상기 제 14 플립플롭(114-3)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 네번째 지정 어드레스(addset3<3>)로서 출력한다.
상기 제 16 플립플롭(114-5)은 상기 제 15 플립플롭(114-4)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 다섯번째 지정 어드레스(addset3<4>)로서 출력한다.
상기 제 5 지정 어드레스 조합 생성부(115)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)에 응답하여 상기 제 5 지정 어드레스 조합(addset4<0:4>)을 생성한다.
상기 제 5 지정 어드레스 조합 생성부(115)는 제 5 출력 선택 플립플롭(115-1), 및 제 17 내지 제 20 플립플롭(115-2 ~ 115-5)을 포함한다.
상기 제 5 출력 선택 플립플롭(115-1)은 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 디스에이블되면 상기 제 4 출력 선택 플립플롭(114-1)의 출력을 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 첫번째 지정 어드레스(addset4<0>)로서 출력하거나, 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 인에이블되면 상기 제 4 출력 선택 플립플롭(114-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 첫번째 지정 어드레스(addset4<0>)로서 출력한다.
상기 제 17 플립플롭(115-2)은 상기 제 5 출력 선택 플립플롭(115-1)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 두번째 지정 어드레스(addset4<1>)로서 출력한다.
상기 제 18 플립플롭(115-3)은 상기 제 17 플립플롭(115-2)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 세번째 지정 어드레스(addset4<2>)로서 출력한다.
상기 제 19 플립플롭(115-4)은 상기 제 18 플립플롭(115-3)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 네번째 지정 어드레스(addset4<3>)로서 출력한다.
상기 제 20 플립플롭(115-5)은 상기 제 19 플립플롭(115-4)의 출력을 상기 클럭(CLK)의 한 주기 이후 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 다섯번째 지정 어드레스(addset4<4>)로서 출력한다.
상기 제 1 내지 제 5 출력 선택 플립플롭(111-1, 112-1, 113-1, 114-1, 115-1)의 내구 구성은 동일하므로, 상기 제 1 출력 선택 플립플롭(111-1)의 구성을 설명하는 것으로 나머지 출력 선택 플립플롭(112-1, 113-1, 114-1, 115-1)의 구성 설명을 대신한다.
상기 제 1 출력 선택 플립플롭(111-1)은 도 4에 도시된 바와 같이, 클럭 제어부(111-1-1), 플립플롭(111-1-2), 및 멀티 플렉서(111-1-3)를 포함한다.
상기 클럭 제어부(111-1-1)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 하이 레벨로 인에이블되면 상기 클럭(CLK)을 반전시켜 출력하고, 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 로우 레벨로 디스에이블되면 상기 클럭(CLK)과는 무관하게 하이 레벨로 고정된 신호를 출력한다.
상기 클럭 제어부(111-1-1)는 낸드 게이트(ND11)를 포함하며, 상기 낸드 게이트(111-1-1)는 상기 클럭(CLK) 및 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)를 입력 받고, 상기 낸드 게이트(ND11)의 출력을 상기 플립플롭(111-1-2)에 제공한다.
상기 플립플롭(111-1-2)은 상기 클럭 제어부(111-1-1)의 출력이 하이 레벨일 경우 상기 어드레스 설정 시작 펄스(addset_start)를 입력 받아 저장하고, 상기 클럭 제어부(111-1-1)의 출력이 로우 레벨일 경우 저장된 신호를 출력한다.
상기 플립플롭(111-1-2)은 제 1 내지 제 5 인버터(IV11~IV15), 및 제 1 및 제 2 패스 게이트(PG11, PG12)를 포함한다. 상기 제 1 인버터(IV11)는 상기 낸드 게이트(ND11)의 출력 신호를 입력 받는다. 상기 제 1 패스 게이트(PG11)는 제 1 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 제 2 제어단에 상기 낸드 게이트(ND11)의 출력 신호를 입력 받으며 입력단에 상기 어드레스 설정 시작 펄스(addset_start)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 1 패스 게이트(PG11)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 입력단에 상기 제 2 인버터(IV12)의 출력 신호를 입력 받고 자신의 출력을 상기 제 2 인버터(IV12)의 입력으로 제공한다. 상기 제 2 패스 게이트(PG12)는 제 1 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 제 2 제어단에 상기 낸드 게이트(ND11)의 출력 신호를 입력 받으며 입력단에 상기 제 2 인버터(IV12)의 출력 신호를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 제 2 패스 게이트(PG12)의 출력 신호를 입력 받는다. 상기 제 5 인버터(IV15)는 상기 제 4 인버터(IV14)의 출력 신호를 입력 받고 자신의 출력을 상기 제 4 인버터(IV14)의 입력으로 제공한다.
상기 멀티 플렉서(111-1-3)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 하이 레벨로 인에이블된 경우 상기 플립플롭(111-1-2)의 출력을 상기 제 1 지정 어드레스 조합(addset0<0:4>)중 첫번째 지정 어드레스(addset0<0>)로서 출력하고, 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 로우 레벨로 디스에이블된 경우 상기 어드레스 설정 시작 펄스(addset_start)를 상기 제 1 지정 어드레스 조합(addset0<0:4>)중 첫번째 지정 어드레스(addset0<0>)로서 출력한다.
상기 멀티 플렉서(111-1-3)는 제 6 인버터(IV16), 및 제 3 및 제 4 패스 게이트(PG13, PG14)를 포함한다. 상기 제 6 인버터(IV16)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)를 입력 받는다. 상기 제 3 패스 게이트(PG13)는 제 1 제어단에 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)를 입력 받고 제 2 제어단에 상기 제 6 인버터(IV16)의 출력 신호를 입력 받으며 입력단에 상기 플립플롭(111-1-2)의 출력 신호를 입력 받는다. 상기 제 4 패스 게이트(PG14)는 제 1 제어단에 상기 제 6 인버터(IV16)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)를 입력 받으며 입력단에 상기 어드레스 설정 시작 펄스(addset_start)를 입력 받는다. 상기 제 3 패스 게이트(PG13)와 상기 제 4 패스 게이트(PG14)의 출력단이 공통 연결된 노드에서 상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 첫번째 지정 어드레스(addset0<0>)를 출력한다.
도 2에 도시된 인코딩부(120)는 도 5에 도시된 바와 같이, 제 1 내지 제 5 인코더(121 ~ 125)를 포함한다.
상기 제 1 인코더(121)는 상기 제 1 지정 어드레스 조합(addset0<0:4>)을 인코딩하여 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)를 생성한다.
상기 제 2 인코더(122)는 상기 제 2 지정 어드레스 조합(addset1<0:4>)을 인코딩하여 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)를 생성한다.
상기 제 3 인코더(123)는 상기 제 3 어드레스 조합(addset2<0:4>)을 인코딩하여 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)를 생성한다.
상기 제 4 인코더(124)는 상기 제 4 어드레스 조합(addset3<0:4>)을 인코딩하여 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)를 생성한다.
상기 제 5 인코더(125)는 상기 제 5 어드레스 조합(addset4<0:4>)을 인코딩하여 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>를 생성한다.
도 1에 도시된 제어부(200)는 도 6에 도시된 바와 같이, 제 1 내지 제 5 인에이블 제어 신호 생성부(210~ 250)를 포함한다.
상기 제 1 인에이블 제어 신호 생성부(210)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 로우 레벨로 디스에이블되거나, 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)의 최상위 비트(SLICE_set0<2>)가 특정 레벨 즉, 하이 레벨이면 상기 제 1 인에이블 제어 신호(en_ctrl<0>)를 디스에이블시킨다. 한편, 상기 제 1 인에이블 제어 신호 생성부(210)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 하이 레벨로 인에이블되고 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>) 중 최상위 비트(SLICE_set0<2>)가 상기 특정 레벨의 반전된 레벨 즉, 로우 레벨이면 상기 제 1 인에이블 제어 신호(en_ctrl<0>)를 인에이블시킨다.
상기 제 1 인에이블 제어 신호 생성부(210)는 제 7 인버터(IV21), 및 제 1 노어 게이트(NOR21)를 포함한다. 상기 제 7 인버터(IV21)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)를 입력 받는다. 상기 제 1 노어 게이트(NOR21)는 상기 제 7 인버터(IV21)의 출력 신호 및 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>) 중 최상위 비트(SLICE_set0<2>)를 입력 받아 상기 제 1 인에이블 제어 신호(en_ctrl<0>)를 출력한다.
상기 제 2 인에이블 제어 신호 생성부(220)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 로우 레벨로 디스에이블되거나, 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)의 최상위 비트(SLICE_set1<2>)가 특정 레벨 즉, 하이 레벨이면 상기 제 2 인에이블 제어 신호(en_ctrl<1>)를 디스에이블시킨다. 한편, 상기 제 2 인에이블 제어 신호 생성부(220)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 하이 레벨로 인에이블되고 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>) 중 최상위 비트(SLICE_set1<2>)가 상기 특정 레벨의 반전된 레벨 즉, 로우 레벨이면 상기 제 2 인에이블 제어 신호(en_ctrl<1>)를 인에이블시킨다.
상기 제 2 인에이블 제어 신호 생성부(220)는 제 8 인버터(IV22), 및 제 2 노어 게이트(NOR22)를 포함한다. 상기 제 8 인버터(IV22)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)를 입력 받는다. 상기 제 2 노어 게이트(NOR22)는 상기 제 8 인버터(IV22)의 출력 신호 및 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>) 중 최상위 비트(SLICE_set1<2>)를 입력 받아 상기 제 2 인에이블 제어 신호(en_ctrl<1>)를 출력한다.
상기 제 3 인에이블 제어 신호 생성부(230)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 로우 레벨로 디스에이블되거나, 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)의 최상위 비트(SLICE_set2<2>)가 특정 레벨 즉, 하이 레벨이면 상기 제 3 인에이블 제어 신호(en_ctrl<2>)를 디스에이블시킨다. 한편, 상기 제 3 인에이블 제어 신호 생성부(230)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 하이 레벨로 인에이블되고 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>) 중 최상위 비트(SLICE_set2<2>)가 상기 특정 레벨의 반전된 레벨 즉, 로우 레벨이면 상기 제 3 인에이블 제어 신호(en_ctrl<2>)를 인에이블시킨다.
상기 제 3 인에이블 제어 신호 생성부(230)는 제 9 인버터(IV23), 및 제 3 노어 게이트(NOR23)를 포함한다. 상기 제 9 인버터(IV23)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)를 입력 받는다. 상기 제 3 노어 게이트(NOR23)는 상기 제 9 인버터(IV23)의 출력 신호 및 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>) 중 최상위 비트(SLICE_set2<2>)를 입력 받아 상기 제 3 인에이블 제어 신호(en_ctrl<2>)를 출력한다.
상기 제 4 인에이블 제어 신호 생성부(240)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 로우 레벨로 디스에이블되거나, 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)의 최상위 비트(SLICE_set3<2>)가 특정 레벨 즉, 하이 레벨이면 상기 제 4 인에이블 제어 신호(en_ctrl<3>)를 디스에이블시킨다. 한편, 상기 제 4 인에이블 제어 신호 생성부(240)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 하이 레벨로 인에이블되고 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>) 중 최상위 비트(SLICE_set3<2>)가 상기 특정 레벨의 반전된 레벨 즉, 로우 레벨이면 상기 제 4 인에이블 제어 신호(en_ctrl<3>)를 인에이블시킨다.
상기 제 4 인에이블 제어 신호 생성부(240)는 제 10 인버터(IV24), 및 제 4 노어 게이트(NOR24)를 포함한다. 상기 제 10 인버터(IV24)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)를 입력 받는다. 상기 제 4 노어 게이트(NOR24)는 상기 제 10 인버터(IV24)의 출력 신호 및 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>) 중 최상위 비트(SLICE_set3<2>)를 입력 받아 상기 제 4 인에이블 제어 신호(en_ctrl<3>)를 출력한다.
상기 제 5 인에이블 제어 신호 생성부(250)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 로우 레벨로 디스에이블되거나, 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>)의 최상위 비트(SLICE_set4<2>)가 특정 레벨 즉, 하이 레벨이면 상기 제 5 인에이블 제어 신호(en_ctrl<4>)를 디스에이블시킨다. 한편, 상기 제 5 인에이블 제어 신호 생성부(250)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 하이 레벨로 인에이블되고 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>) 중 최상위 비트(SLICE_set4<2>)가 상기 특정 레벨의 반전된 레벨 즉, 로우 레벨이면 상기 제 5 인에이블 제어 신호(en_ctrl<4>)를 인에이블시킨다.
상기 제 5 인에이블 제어 신호 생성부(250)는 제 11 인버터(IV25), 및 제 5 노어 게이트(NOR25)를 포함한다. 상기 제 11 인버터(IV25)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)를 입력 받는다. 상기 제 5 노어 게이트(NOR25)는 상기 제 11 인버터(IV25)의 출력 신호 및 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>) 중 최상위 비트(SLICE_set4<2>)를 입력 받아 상기 제 5 인에이블 제어 신호(en_ctrl<4>)를 출력한다.
도 1에 도시된 상기 개별 칩 활성화부(300)는 도 7에 도시된 바와 같이, 제 1 내지 제 5 비교부(310~350)를 포함한다.
상기 제 1 비교부(310)는 상기 제 1 인에이블 제어 신호(en_ctrl<0>)가 인에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set0<2>)를 제외한 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:1>)가 동일하면 상기 제 1 개별 칩 활성화 신호(SLICE_en0)를 인에이블시키고, 상기 제 1 인에이블 제어 신호(en_ctrl<0>)가 디스에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set0<2>)를 제외한 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:1>)와는 무관하게 상기 제 1 개별 칩 활성화 신호(SLICE_en0)를 디스에이블시킨다.
상기 제 2 비교부(320)는 상기 제 2 인에이블 제어 신호(en_ctrl<1>)가 인에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set1<2>)를 제외한 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:1>)가 동일하면 상기 제 2 개별 칩 활성화 신호(SLICE_en1)를 인에이블시키고, 상기 제 인에이블 제어 신호(en_ctrl<1>)가 디스에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set1<2>)를 제외한 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:1>)와는 무관하게 상기 제 2 개별 칩 활성화 신호(SLICE_en1)를 디스에이블시킨다.
상기 제 3 비교부(330)는 상기 제 3 인에이블 제어 신호(en_ctrl<2>)가 인에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set2<2>)를 제외한 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:1>)가 동일하면 상기 제 3 개별 칩 활성화 신호(SLICE_en2)를 인에이블시키고, 상기 제 3 인에이블 제어 신호(en_ctrl<2>)가 디스에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set2<2>)를 제외한 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:1>)와는 무관하게 상기 제 3 개별 칩 활성화 신호(SLICE_en2)를 디스에이블시킨다.
상기 제 4 비교부(340)는 상기 제 4 인에이블 제어 신호(en_ctrl<3>)가 인에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set3<2>)를 제외한 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:1>)가 동일하면 상기 제 4 개별 칩 활성화 신호(SLICE_en3)를 인에이블시키고, 상기 제 4 인에이블 제어 신호(en_ctrl<3>)가 디스에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set3<2>)를 제외한 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:1>)와는 무관하게 상기 제 4 개별 칩 활성화 신호(SLICE_en3)를 디스에이블시킨다.
상기 제 5 비교부(350)는 상기 제 5 인에이블 제어 신호(en_ctrl<4>)가 인에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set4<2>)를 제외한 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:1>)가 동일하면 상기 제 5 개별 칩 활성화 신호(SLICE_en4)를 인에이블시키고, 상기 제 5 인에이블 제어 신호(en_ctrl<4>)가 디스에이블되면 상기 칩 선택 어드레스(SLICE_add<0:1>)와 최상위 비트(SLICE_set4<2>)를 제외한 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:1>)와는 무관하게 상기 제 5 개별 칩 활성화 신호(SLICE_en4)를 디스에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작은 다음과 같다.
본 발명의 실시예에 따른 반도체 장치는 5개의 칩(제 1 내지 제 5 개별 칩)이 적층된 반도체 장치라 가정한다. 이때, 제 1 개별 칩 활성화 신호(SLICE_en0)가 인에이블되면 상기 제 1 개별 칩이 활성화되고, 제 2 개별 칩 활성화 신호(SLICE_en1)가 인에이블되면 상기 제 2 개별 칩이 활성화되며, 제 3 개별 칩 활성화 신호(SLICE_en2)가 인에이블되면 상기 제 3 개별 칩이 활성화되고, 제 4 개별 칩 활성화 신호(SLICE_en3)가 인에이블되면 상기 제 4 개별 칩이 활성화되며, 제 5 개별 칩 활성화 신호(SLICE_en4)가 인에이블되면 상기 제 5 개별 칩이 활성화된다.
예를 들어, 상기 제 1 내지 제 5 개별 칩에 페일(fail)이 발생하지 않으면, 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)는 모두 인에이블된다.
상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE__fuse<0:4>)가 모두 인에이블되면 개별 칩 지정 코드 설정부(100)는 서로 다른 값의 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>, SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)를 생성한다.
도 2 및 도 3을 참조하여, 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>, SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)가 생성되는 과정을 더욱 상세히 설명한다.
상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)가 모두 인에이블된 상태에서 어드레스 설정 시작 펄스(addset_start)가 입력되고 클럭(CLK)의 5주기가 경과한다.
상기 어드레스 설정 시작 펄스(addset_start)는 상기 클럭(CLK)의 5주기가 경과하면 제 1 지정 어드레스 조합(addset0<0:4>) 중 5번째 지정 어드레스(addset0<4>)로서 출력된다. 따라서, 상기 제 1 지정 어드레스 조합(addset0<0:4>)은 (0,0,0,0,1)이 된다.
상기 제 1 지정 어드레스 조합(addset0<0:4>) 중 첫번째 지정 어드레스(addset0<0>)는 상기 어드레스 설정 시작 펄스(addset_start)가 입력된 이후 상기 클럭(CLK)의 5주기가 경과하면 제 2 지정 어드레스 조합(addset1<0:4>) 중 네번째 지정 어드레스(addset1<3>)로서 출력된다. 따라서, 상기 제 2 지정 어드레스 조합(addset1<0:4>)는 (0,0,0,1,0)이 된다.
상기 제 2 지정 어드레스 조합(addset1<0:4>) 중 첫번째 지정 어드레스(addset1<0>)는 상기 어드레스 설정 시작 펄스(addset_start)가 입력된 이후 상기 클럭(CLK)의 5 주기가 경과하면 제 3 지정 어드레스 조합(addset2<0:4>) 중 세번째 지정 어드레스(addset2<2>)로서 출력된다. 따라서 상기 제 3 지정 어드레스 조합(addset2<0:4>)는 (0,0,1,0,0)이 된다.
상기 제 3 지정 어드레스 조합(addset2<0:4>) 중 첫번째 지정 어드레스(addset2<0>)는 상기 어드레스 설정 시작 펄스(addset_start)가 입력된 이후 상기 클럭(CLK)의 5주기가 경과하면 상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 두번째 지정 어드레스(addset3<1>)로서 출력된다. 따라서 상기 제 4 지정 어드레스 조합(addset3<0:4>)은 (0,1,0,0,0,)이 된다.
상기 제 4 지정 어드레스 조합(addset3<0:4>) 중 첫번째 지정 어드레스(addset3<0>)는 상기 어드레스 설정 시작 펄스(addset_start)가 입력된 이후 상기 클럭(CLK)의 5주기가 경과하면 상기 제 5 지정 어드레스 조합(addset4<0:4>) 중 첫번째 지정 어드레스(addset4<0>)로서 출력된다. 따라서 상기 제 5 지정 어드레스 조합(addset4<0:4>)은 (1,0,0,0,0)이 된다.
(0,0,0,0,1)의 값을 갖는 상기 제 1 지정 어드레스 조합(addset0<0:4>)이 인코딩되어 (0,0,0)의 값을 갖는 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)가 생성된다.
(0,0,0,1,0)의 값을 갖는 상기 제 2 지정 어드레스 조합(addset1<0:4>)이 인코딩되어 (0,0,1)의 값을 갖는 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)가 생성된다.
(0,0,1,0,0)의 값을 갖는 상기 제 3 지정 어드레스 조합(addset2<0:4>)이 인코딩되어 (0,1,0)의 값을 갖는 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)가 생성된다.
(0,1,0,0,0)의 값을 갖는 상기 제 4 지정 어드레스 조합(addset3<0:4>)이 인코딩되어 (0,1,1)의 값을 갖는 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)가 생성된다.
(1,0,0,0,0)의 값을 갖는 상기 제 5 지정 어드레스 조합(addset4<0:4>)이 인코딩되어 (1,0,0)의 값을 갖는 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>)가 생성된다.
도 1과 도 6을 참조하여, 제 1 내지 제 5 인에이블 제어 신호(en_ctrl<0:4>)가 생성되는 과정을 설명한다.
상기 제 1 인에이블 제어 신호(en_ctrl<0>)는 상기 제 1 칩 퓨즈 신호(SLICE_fuse<0>)가 하이 레벨로 인에이블되고 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>) 중 최상위 비트(SLICE_set0<2>)가 로우 레벨이므로, 하이 레벨로 인에이블된다.
상기 제 2 인에이블 제어 신호(en_ctrl<1>)는 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 하이 레벨로 인에이블되고 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>) 중 최상위 비트(SLICE_set1<2>)가 로우 레벨이므로, 하이 레벨로 인에이블된다.
상기 제 3 인에이블 제어 신호(en_ctrl<2>)는 상기 제 3 칩 퓨즈 신호(SLICE_fuse<2>)가 하이 레벨로 인에이블되고 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>) 중 최상위 비트(SLICE_set2<2>)가 로우 레벨이므로, 하이 레벨로 인에이블된다.
상기 제 4 인에이블 제어 신호(en_ctrl<3>)는 상기 제 4 칩 퓨즈 신호(SLICE_fuse<3>)가 하이 레벨로 인에이블되고 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>) 중 최상위 비트(SLICE_set3<2>)가 로우 레벨이므로, 하이 레벨로 인에이블된다.
상기 제 5 인에이블 제어 신호(en_ctrl<4>)는 상기 제 5 칩 퓨즈 신호(SLICE_fuse<4>)가 하이 레벨로 인에이블되고 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>) 중 최상위 비트(SLICE_set4<2>)가 하이 레벨이므로, 로우 레벨로 디스에이블된다.
상기 제 1 내지 제 5 인에이블 제어 신호(en_ctrl<0:4>) 중 상기 제 5 인에이블 제어 신호(en_ctrl<4>)만 디스에이블되고 나머지 인에이블 제어 신호(en_ctrl<0:3>)는 모두 인에이블된다. 그러므로, 도 7에 도시된 제 1 내지 제 5 비교부(310~ 350) 중 상기 제 1 내지 제 4 비교부(310 ~ 340)는 활성화되고, 상기 제 5 비교부(350)는 비활성화된다.
결국, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)가 모두 인에이블되면, 상기 제 1 내지 제 4 개별 칩 지정 코드(SLICE_set0<0:2>, SLICE_set1<0:2>, SLICE_set2<0:2>, SLICE_set3<0:2>) 중 최상위 비트(SLICE_set0<2>, SLICE_set1<2>, SLICE_set2<2>, SLICE_set3<2>)를 제외한 코드(SLICE_set0<0:1>, SLICE_set1<0:1>, SLICE<set2<0:1>, SLICE_set3<0:1>)와 칩 선택 어드레스(SLICE_add<0:1>)를 비교하여 제 1 내지 제 4 개별 칩 활성화 신호(SLICE_en0 ~ SLICE_en3) 중 하나를 선택적으로 인에이블시킨다. 한편, 제 5 개별 칩 활성화 신호(SLICE_en4)는 상기 칩 선택 어드레스(SLICE_add<0:1>) 및 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>)와는 무관하게 디스에이블된다.
상기 제 1 내지 제 4 개별 칩 중 하나의 개별 칩에 페일(fail)이 발생한 경우 본 발명의 실시예에 따른 반도체 장치의 동작을 설명한다. 예를 들어, 상기 제 2 개별 칩에 페일이 발생한 경우, 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>) 중 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)가 디스에이블되고 나머지 칩 퓨즈 신호(SLICE_fuse<0>, SLICE_fuse<2:4>)는 인에이블된다.
상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>) 중 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)만 디스에이블되면, 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:2>)는 (0,0,0)이 되고, 상기 제 2 개별 칩 지정 코드(SLICE_set1<0:2>)는 (0,0,0)이 되며, 상기 제 3 개별 칩 지정 코드(SLICE_set2<0:2>)는 (0,0,1)이 되고, 상기 제 4 개별 칩 지정 코드(SLICE_set3<0:2>)는 (0,1,0)이 되며, 상기 제 5 개별 칩 지정 코드(SLICE_set4<0:2>)는 (0,1,1)이 된다. 상기와 같이, 상기 제 1 내지 제 5 개별 칩 지정 코드(SLICE_set0<0:2>), SLICE_set1<0:2>, SLICE_set2<0:2>, SLICE_set3<0:2>, SLICE_set4<0:2>)의 값이 설정되는 이유는 상기 제 1 지정 어드레스 조합(addset0<0:4>)이 (0,0,0,0,1)의 값으로 설정되고, 상기 제 2 지정 어드레스 조합(addset1<0:4>)이 (0,0,0,0,1)의 값으로 설정되며, 상기 제 3 지정 어드레스 조합(addset2<0:4>)이 (0,0,0,1,0)의 값으로 설정되고, 상기 제 4 지정 어드레스 조합(addset3<0:4>)이 (0,0,1,0,0)의 값으로 설정되며, 상기 제 5 지정 어드레스 조합(addset4<0:4>)이 (0,1,0,0,0)의 값으로 설정되어 각 인코딩되기 때문이다.
상기 제 1 내지 제 5 인에이블 제어 신호(en_ctrl<0:4>)중 상기 제 2 인에이블 제어 신호(en_ctrl<1>)는 디스에이블된 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)로 인해 디스에이블되고, 나머지 인에이블 제어 신호(en_ctrl<0>, en_ctrl<2:4>)는 인에이블된다.
따라서, 상기 제 1 내지 제 5 비교부(310 ~ 350) 중 상기 제 2 비교부(320)만이 비활성화되고 나머지 비교부(310, 330 ~ 350)는 활성화된다.
결국, 본 발명의 실시예에 따른 반도체 장치는 최상위 비트를 제외한 상기 제 1 개별 칩 지정 코드(SLICE_set0<0:1>) 및 상기 제 3 내지 제 5 개별 칩 지정 코드(SLICE_set2<0:1>, SLICE_set3<0:1>, SLICE_set4<0:1>)와 상기 칩 선택 어드레스(SLICE_add<0:1>)를 비교하여 상기 제 1 개별 칩 활성화 신호(SLICE_en0), 및 상기 제 3 내지 제 5 개별 칩 활성화 신호(SLICE_en2 ~ SLICE_en4) 중 하나를 선택적으로 인에이블시킨다.
본 발명의 실시예에 따른 반도체 장치는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>)가 모두 인에이블된 상태에서, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (0,0)이면 상기 제 1 개별 칩 활성화 신호(SLICE_en0)를 인에이블시키고, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (0,1)이면 상기 제 2 개별 칩 활성화 신호(SLICE_en1)를 인에이블시키며, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (1,0)이면 상기 제 3 개별 칩 활성화 신호(SLICE_en2)를 인에이블시키고, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (1,1)이면 상기 제 4 개별 칩 활성화 신호(SLICE_en3)를 인에이블시킨다.
한편, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 내지 제 5 칩 퓨즈 신호(SLICE_fuse<0:4>) 중 상기 제 2 칩 퓨즈 신호(SLICE_fuse<1>)만 디스에이블되니 상태에서, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (0,0)이면 상기 제 1 개별 칩 활성화 신호(SLICE_en0)를 인에이블시키고, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (0,1)이면 상기 제 3 개별 칩 활성화 신호(SLICE_en2)를 인에이블시키며, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (1,0)이면 상기 제 4 개별 칩 활성화 신호(SLICE_en3)를 인에이블시키고, 상기 칩 선택 어드레스(SLICE_add<0:1>)가 (1,1)이면 상기 제 5 개별 칩 활성화 신호(SLICE_en4)를 인에이블시킨다.
정리하면, 본 발명의 실시예에 따른 반도체 장치는 총 5개의 개별 칩이 적층된 반도체 장치로서, 칩 선택 어드레스에 따라 4개의 개별 칩 중 하나의 개별 칩이 선택된다. 이때, 총 5개의 개별 칩 중 4개만 칩 선택 어드레스에 따라 선택되고 하나의 개별 칩은 여분의 개별 칩이다.
칩 선택 어드레스에 따라 4개 중 하나의 개별 칩이 선택되고, 상기 4개중 하나의 개별 칩에 페일이 발생하면 여분의 개별 칩을 이용하여 데이터를 저장하므로, 본 발명의 실시예에 따른 반도체 장치는 적층된 개별 칩 중 페일이 발생한 개별 칩이 존재할 경우나 페일이 발생한 개별 칩이 발생하지 않을 경우 똑 같은 개수의 개별 칩에 데이터 저장이 가능하다. 한편, 본 발명의 실시예에 반도체 장치는 페일이 발생한 개별 칩이 하나인 경우 페일이 발생한 개별 칩 하나를 대체하는 설명 및 도면을 개시하였지만, 이를 이용하여 2개이상의 개별 칩에 페일이 발생하였을 경우 페일이 발생한 개별 칩 개수와 동일한 여분의 개별 칩을 이용하여 페일이 발생한 개별 칩들을 대체하는 기술은 당업자라면 용이하게 실시할 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 복수개의 칩 퓨즈 신호에 응답하여 서로 다른 코드 값 또는 적어도 두 개의 코드가 동일한 코드 값을 갖는 복수개의 개별 칩 지정 코드를 생성하는 개별 칩 지정 코드 설정부;
    상기 복수개의 칩 퓨즈 신호 및 상기 복수개의 개별 칩 지정 코드의 각 최상위 비트들에 응답하여 복수개의 인에이블 제어 신호를 생성하는 제어부; 및
    상기 복수개의 인에이블 제어 신호에 응답하여 상기 복수개의 개별 칩 지정 코드 중 상기 최상위 비트를 제외한 코드와 칩 선택 어드레스를 비교하고, 비교 결과에 따라 복수개의 개별 칩 활성화 신호 중 하나를 인에이블시키는 개별 칩 활성화부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 개별 칩 지정 코드 설정부는
    상기 복수개의 칩 퓨즈 신호가 모두 인에이블되면 순차적으로 코드 값이 증가하는 상기 복수개의 개별 칩 지정 코드를 생성하고,
    상기 복수개의 칩 퓨즈 신호 중 디스에이블된 칩 퓨즈 신호에 응답하여 코드 값이 동일한 개별 칩 지정 코드의 개수를 결정하도록 구성된 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수개의 개별 칩 지정 코드는 제 1 내지 제 5 개별 칩 코드를 포함하고, 상기 복수개의 칩 퓨즈 신호는 제 1 내지 제 5 칩 퓨즈 신호를 포함하며,
    상기 개별 칩 지정 코드 설정부는
    상기 제 1 칩 퓨즈 신호가 디스에이블되면 상기 제 1 개별 칩 지정 코드를 초기화시키고,
    상기 제 2 칩 퓨즈 신호가 디스에이블되면 상기 제 1 개별 칩 지정 코드와 동일한 코드 값을 갖는 상기 제 2 개별 칩 지정 코드를 생성하며,
    상기 제 3 칩 퓨즈 신호가 디스에이블되면 상기 제 2 개별 칩 지정 코드와 동일한 코드 값을 갖는 상기 제 3 개별 칩 지정 코드를 생성하고,
    상기 제 4 칩 퓨즈 신호가 디스에이블되면 상기 제 3 개별 칩 지정 코드와 동일한 코드 값을 갖는 상기 제 4 개별 칩 지정 코드를 생성하며,
    상기 제 5 칩 퓨즈 신호가 디스에이블되면 상기 제 4 개별 칩 지정 코드와 동일한 코드 값을 갖는 상기 제 5 개별 칩 지정 코드를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 개별 칩 지정 코드 생성부는
    상기 제 1 내지 제 5 칩 퓨즈 신호에 응답하여 제 1 내지 제 5 지정 어드레스 조합을 생성하는 개별 칩 지정 어드레스 설정부, 및
    상기 제 1 내지 제 5 지정 어드레스 조합을 인코딩하여 상기 제 1 내지 제 5 개별 칩 지정 코드를 생성하는 인코딩부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 개별 칩 지정 어드레스 설정부는
    상기 제 1 내지 제 5 칩 퓨즈 신호가 모두 인에이블되면 서로 다른 값을 갖는 상기 제 1 내지 제 5 지정 어드레스 조합을 생성하고,
    상기 제 1 칩 퓨즈 신호가 디스에이블되면 상기 제 1 지정 어드레스 조합은 초기화되고,
    상기 제 2 칩 퓨즈 신호가 디스에이블되면 상기 제 1 지정 어드레스 조합과 동일한 값을 갖는 상기 제 2 지정 어드레스 조합을 생성하며,
    상기 제 3 칩 퓨즈 신호가 디스에이블되면 상기 제 2 지정 어드레스 조합과 동일한 값을 갖는 상기 제 3 지정 어드레스 조합을 생성하고,
    상기 제 4 칩 퓨즈 신호가 디스에이블되면 상기 제 3 지정 어드레스 조합과 동일한 값을 갖는 상기 제 4 지정 어드레스 조합을 생성하며,
    상기 제 5 칩 퓨즈 신호가 디스에이블되면 상기 제 4 지정 어드레스 조합과 동일한 값을 갖는 상기 제 5 지정 어드레스 조합을 생성하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 개별 칩 지정 어드레스 생성부는
    상기 제 1 칩 퓨즈 신호에 응답하여 상기 제 1 지정 어드레스 조합을 생성하는 제 1 지정 어드레스 조합 생성부,
    상기 제 2 칩 퓨즈 신호에 응답하여 상기 제 2 지정 어드레스 조합을 생성하는 제 2 지정 어드레스 조합 생성부,
    상기 제 3 칩 퓨즈 신호에 응답하여 상기 제 3 지정 어드레스 조합을 생성하는 제 3 지정 어드레스 조합 생성부,
    상기 제 4 칩 퓨즈 신호에 응답하여 상기 제 4 지정 어드레스 조합을 생성하는 제 4 지정 어드레스 조합 생성부, 및
    상기 제 5 칩 퓨즈 신호에 응답하여 상기 제 5 지정 어드레스 조합을 생성하는 제 5 지정 어드레스 조합 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 지정 어드레스 조합 생성부는
    어드레스 설정 시작 펄스 및 상기 제 1 칩 퓨즈 신호에 응답하여 상기 어드레스 설정 시작 펄스를 상기 제 1 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하거나, 상기 어드레스 설정 시작 펄스를 클럭의 한 주기 이후 상기 제 1 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하는 제 1 출력 선택 플립플롭,
    상기 제 1 출력 선택 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 1 지정 어드레스 조합 중 두번째 지정 어드레스로서 출력하는 제 1 플립플롭,
    상기 제 1 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 1 지정 어드레스 조합 중 세번째 지정 어드레스로서 출력하는 제 2 플립플롭,
    상기 제 2 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 1 지정 어드레스 조합 중 네번째 지정 어드레스로서 출력하는 제 3 플립플롭, 및
    상기 제 3 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 1 지정 어드레스 조합 중 다섯번째 지정 어드레스로서 출력하는 제 4 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 지정 어드레스 조합 생성부는
    상기 제 2 칩 퓨즈 신호에 응답하여 상기 제 1 출력 선택 플립플롭의 출력을 상기 제 2 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하거나, 상기 제 1 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 2 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하는 제 2 출력 선택 플립플롭,
    상기 제 2 출력 선택 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 2 지정 어드레스 조합 중 두번째 지정 어드레스로서 출력하는 제 5 플립플롭,
    상기 제 5 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 2 지정 어드레스 조합 중 세번째 지정 어드레스로서 출력하는 제 6 플립플롭,
    상기 제 6 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 2 지정 어드레스 조합 중 네번째 지정 어드레스로서 출력하는 제 7 플립플롭, 및
    상기 제 7 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 2 지정 어드레스 조합 중 다섯번째 지정 어드레스로서 출력하는 제 8 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 3 지정 어드레스 조합 생성부는
    상기 제 3 칩 퓨즈 신호에 응답하여 상기 제 2 출력 선택 플립플롭의 출력을 상기 제 3 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하거나, 상기 제 2 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 3 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하는 제 3 출력 선택 플립플롭,
    상기 제 3 출력 선택 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 3 지정 어드레스 조합 중 두번째 지정 어드레스로서 출력하는 제 9 플립플롭,
    상기 제 9 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 3 지정 어드레스 조합 중 세번째 지정 어드레스로서 출력하는 제 10 플립플롭,
    상기 제 10 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 3 지정 어드레스 조합 중 네번째 지정 어드레스로서 출력하는 제 11 플립플롭, 및
    상기 제 11 플립플롭의 출력을 입력 받아 상기 클럭의 한 주기 이후 상기 제 3 지정 어드레스 조합 중 다섯번째 지정 어드레스로서 출력하는 제 12 플립플롭를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 4 지정 어드레스 조합 생성부는
    상기 제 4 칩 퓨즈 신호에 응답하여 상기 제 3 출력 선택 플립플롭의 출력을 상기 제 4 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하거나, 상기 제 1 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 4 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하는 제 4 출력 선택 플립플롭,
    상기 제 4 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 4 지정 어드레스 조합 중 두번째 지정 어드레스로서 출력하는 제 13 플립플롭,
    상기 제 13 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 4 지정 어드레스 조합 중 세번째 지정 어드레스로서 출력하는 제 14 플립플롭,
    상기 제 14 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 4 지정 어드레스 조합 중 네번째 지정 어드레스로서 출력하는 제 15 플립플롭, 및
    상기 제 15 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 4 지정 어드레스 조합 중 다섯번째 지정 어드레스로서 출력하는 제 16 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 5 지정 어드레스 조합 생성부는
    상기 제 5 칩 퓨즈 신호에 응답하여 상기 제 4 출력 선택 플립플롭의 출력을 상기 제 5 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하거나, 상기 제 4 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 5 지정 어드레스 조합 중 첫번째 지정 어드레스로서 출력하는 제 5 출력 선택 플립플롭,
    상기 제 5 출력 선택 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 5 지정 어드레스 조합 중 두번째 지정 어드레스로서 출력하는 제 17 플립플롭,
    상기 제 17 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 5 지정 어드레스 조합 중 세번째 지정 어드레스로서 출력하는 제 18 플립플롭,
    상기 제 18 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 5 지정 어드레스 조합 중 네번째 지정 어드레스로서 출력하는 제 19 플립플롭, 및
    상기 제 19 플립플롭의 출력을 상기 클럭의 한 주기 이후 상기 제 5 지정 어드레스 조합 중 다섯번째 지정 어드레스로서 출력하는 제 20 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 4 항에 있어서,
    상기 인코딩부는
    상기 제 1 지정 어드레스 조합을 인코딩하여 상기 제 1 개별 칩 지정 코드를 생성하는 제 1 인코더,
    상기 제 2 지정 어드레스 조합을 인코딩하여 상기 제 2 개별 칩 지정 코드를 생성하는 제 2 인코더,
    상기 제 3 지정 어드레스 조합을 인코딩하여 상기 제 3 개별 칩 지정 코드를 생성하는 제 3 인코더,
    상기 제 4 지정 어드레스 조합을 인코딩하여 상기 제 4 개별 칩 지정 코드를 생성하는 제 4 인코더, 및
    상기 제 5 지정 어드레스 조합을 인코딩하여 상기 제 5 개별 칩 지정 코드를 생성하는 제 5 인코더를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 3 항에 있어서,
    상기 복수개의 인에이블 제어 신호는 제 1 내지 제 5 인에이블 제어 신호를 포함하고,
    상기 제어부는
    상기 제 1 칩 퓨즈 신호가 디스에이블되거나, 상기 제 1 개별 칩 지정 코드의 최상위 비트가 특정 레벨이면 상기 제 1 인에이블 제어 신호를 디스에이블시키는 제 1 인에이블 제어 신호 생성부,
    상기 제 2 칩 퓨즈 신호가 디스에이블되거나, 상기 제 2 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨이면 상기 제 2 인에이블 제어 신호를 디스에이블시키는 제 2 인에이블 제어 신호 생성부,
    상기 제 3 칩 퓨즈 신호가 디스에이블되거나, 상기 제 3 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨이면 상기 제 3 인에이블 제어 신호를 디스에이블시키는 제 3 인에이블 제어 신호 생성부,
    상기 제 4 칩 퓨즈 신호가 디스에이블되거나, 상기 제 4 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨이면 상기 제 4 인에이블 제어 신호를 디스에이블시키는 제 4 인에이블 제어 신호 생성부, 및
    상기 제 5 칩 퓨즈 신호가 디스에이블되거나, 상기 제 5 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨이면 상기 제 5 인에이블 제어 신호를 디스에이블시키는 제 5 인에이블 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 인에이블 제어 신호 생성부는
    상기 제 1 칩 퓨즈 신호가 인에이블되고 상기 제 1 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨의 반전된 레벨이면 상기 제 1 인에이블 제어 신호를 인에이블시키고,
    상기 제 2 인에이블 제어 신호 생성부는
    상기 제 2 칩 퓨즈 신호가 인에이블되고 상기 제 2 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨의 반전된 레벨이면 상기 제 2 인에이블 제어 신호를 인에이블시키며,
    상기 제 3 인에이블 제어 신호 생성부는
    상기 제 3 칩 퓨즈 신호가 인에이블되고 상기 제 3 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨의 반전된 레벨이면 상기 제 3 인에이블 제어 신호를 인에이블시키고,
    상기 제 4 인에이블 제어 신호 생성부는
    상기 제 4 칩 퓨즈 신호가 인에이블되고 상기 제 4 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨의 반전된 레벨이면 상기 제 4 인에이블 제어 신호를 인에이블시키며,
    상기 제 5 인에이블 제어 신호 생성부는
    상기 제 5 칩 퓨즈 신호가 인에이블되고 상기 제 5 개별 칩 지정 코드의 최상위 비트가 상기 특정 레벨의 반전된 레벨이면 상기 제 5 인에이블 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 복수개의 개별 칩 활성화 신호는 제 1 내지 제 5 개별 칩 활성화 신호를 포함하며,
    상기 개별 칩 활성화부는
    상기 제 1 인에이블 제어 신호, 상기 칩 선택 어드레스, 및 상기 제 1 개별 칩 지정 코드 중 최상위 비트를 제외한 코드에 응답하여 상기 제 1 개별 칩 활성화 신호를 생성하는 제 1 비교부,
    상기 제 2 인에이블 제어 신호, 상기 칩 선택 어드레스 및 상기 제 2 개별 칩 지정 코드 중 최상위 비트를 제어한 코드에 응답하여 상기 제 2 개별 칩 활성화 신호를 생성하는 제 2 비교부,
    상기 제 3 인에이블 제어 신호, 상기 칩 선택 어드레스 및 상기 제 3 개별 칩 지정 코드 중 최상위 비트를 제외한 코드에 응답하여 상기 제 3 개별 칩 활성화 신호를 생성하는 제 3 비교부,
    상기 제 4 인에이블 제어 신호, 상기 칩 선택 어드레스 및 상기 제 4 개별 칩 지정 코드 중 최상위 비트를 제외한 코드에 응답하여 상기 제 4 개별 칩 활성화 신호를 생성하는 제 4 비교부, 및
    상기 제 5 인에이블 제어 신호, 상기 칩 선택 어드레스 및 상기 제 5 개별 칩 지정 코드 중 최상위 비트를 제외한 코드에 응답하여 상기 제 5 개별 칩 활성화 신호를 생성하는 제 5 비교부를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 비교부는
    상기 제 1 인에이블 제어 신호가 인에이블되고 상기 칩 선택 어드레스가 상기 제 1 개별 칩 지정 코드 중 최상위 비트를 제외한 코드와 동일하면 상기 제 1 개별 칩 활성화 신호를 인에이블시키고,
    상기 제 2 비교부는
    상기 제 2 인에이블 제어 신호가 인에이블되고 상기 칩 선택 어드레스가 상기 제 2 개별 칩 지정 코드 중 최상위 비트를 제외한 코드와 동일하면 상기 제 2 개별 칩 활성화 신호를 인에이블시키며,
    상기 제 3 비교부는
    상기 제 3 인에이블 제어 신호가 인에이블되고 상기 칩 선택 어드레스가 상기 제 3 개별 칩 지정 코드 중 최상위 비트를 제외한 코드와 동일하면 상기 제 3 개별 칩 활성화 신호를 인에이블시키고,
    상기 제 4 비교부는
    상기 제 4 인에이블 제어 신호가 인에이블되고 상기 칩 선택 어드레스가 상기 제 4 개별 칩 지정 코드 중 최상위 비트를 제외한 코드와 동일하면 상기 제 4 개별 칩 활성화 신호를 인에이블시키며,
    상기 제 5 비교부는
    상기 제 5 인에이블 제어 신호가 인에이블되고 상기 칩 선택 어드레스가 상기 제 5 개별 칩 지정 코드 중 최상위 비트를 제외한 코드와 동일하면 상기 제 5 개별 칩 활성화 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  17. 제 1 개별 칩 지정 코드, 제 2 개별 칩 지정 코드, 제 3 개별 칩 지정 코드, 및 제 4 개별 칩 지정 코드와 제 1 개별 칩 활성화 신호, 제 2 개별 칩 활성화 신호, 제 3 개별 칩 활성화 신호, 및 제 4 개별 칩 활성화 신호를 생성하고, 칩 퓨즈 신호가 인에이블되면 상기 제 1 내지 제 3 개별 칩 지정 코드와 칩 선택 어드레스를 비교하여 상기 제 1 내지 제 3 개별 칩 활성화 신호 중 하나를 인에이블시키는 반도체 장치로서,
    상기 칩 퓨즈 신호가 디스에이블되면 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 개별 칩 지정 코드 설정부; 및
    상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 경우 상기 제 1 개별 칩 지정 코드, 상기 제 3 개별 칩 지정 코드, 및 상기 제 4 개별 칩 지정 코드와 상기 칩 선택 어드레스를 비교하여 상기 제 1 개별 칩 활성화 신호, 상기 제 3 개별 칩 활성화 신호, 및 제 4 개별 칩 활성화 신호 중 하나를 인에이블시키는 개별 칩 활성화부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 개별 칩 지정 코드 설정부는
    상기 칩 퓨즈 신호가 인에이블되면 상기 제 1 내지 제 4 개별 칩 지정 코드가 순차적으로 증가된 코드 값을 갖도록 구성되고,
    상기 칩 퓨즈 신호가 디스에이블되면 상기 제 1 및 제 2 개별 칩 지정 코드는 동일한 코드 값을 갖고, 상기 제 1 개별 칩 지정 코드, 상기 제 3 개별 칩 지정 코드, 및 상기 제 4 개별 칩 지정 코드가 순차적으로 증가된 코드 값을 갖도록 구성되는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 개별 칩 지정 코드 설정부는
    어드레스 설정 시작 펄스가 입력되고 클럭의 설정된 주기가 경과하면 상기 칩 퓨즈 신호에 응답하여 제 1 내지 제 4 지정 어드레스 조합을 생성하는 개별 칩 지정 어드레스 설정부, 및
    상기 제 1 내지 제 4 지정 어드레스 조합을 인코딩하여 상기 제 1 내지 제 4 개별 칩 지정 코드를 생성하는 인코딩부를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 개별 칩 지정 어드레스 설정부는
    복수개의 제 1 플립플롭이 직렬로 연결되며, 직렬로 연결된 상기 제 1 플립플롭들 중 첫번째 플립플롭이 상기 어드레스 설정 시작 펄스를 입력 받는 제 1 지정 어드레스 조합 생성부,
    상기 칩 퓨즈 신호가 인에이블되면 상기 제 1 플립플롭들 중 첫번째 플립플롭의 출력을 상기 클럭의 1 주기 이후 출력하고, 상기 칩 퓨즈 신호가 디스에이블되면 상기 첫번째 플립의 출력을 상기 클럭과는 무관하게 출력하는 출력 선택 플립플롭, 및 직렬로 연결된 제 2 플립플롭을 구비하여 상기 제 2 플립플롭들 중 첫번째 플립플롭은 상기 출력 선택 플립플롭의 출력을 입력 받는 제 2 지정 어드레스 조합 생성부,
    복수개의 제 3 플립플롭이 직렬로 연결되며, 직렬로 연결된 상기 제 3 플립플롭들 중 첫번째 플립플롭은 상기 출력 선택 플립플롭의 출력을 입력 받는 제 3 지정 어드레스 조합 생성부, 및
    복수개의 제 4 플립플롭이 직렬로 연결되며, 직렬로 연겯뢴 상기 제 4 플립플롭들 중 첫번째 플립플롭은 상기 제 3 플립플롭들 중 첫번째 플립플롭의 출력을 입력 받는 제 4 지정 어드레스 조합 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제 17 항에 있어서,
    상기 개별 칩 활성화부는
    상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 다른 코드 값으로 생성하는 경우 상기 제 1 내지 제 3 개별 칩 지정 코드와 상기 칩 선택 어드레스를 비교하여 상기 제 1 내지 제 3 개별 칩 활성화 신호 중 하나를 선택적으로 인에이블시키고,
    상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 경우 상기 제 1 개별 칩 지정 코드, 상기 제 3 개별 칩 지정 코드, 및 제 4 개별 칩 지정 코드와 상기 칩 선택 어드레스를 비교하여 상기 제 1 개별 칩 활성화 신호, 상기 제 3 개별 칩 활성화 신호, 및 상기 제 4 개별 칩 활성화 신호 중 하나를 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 개별 칩 활성화부는
    상기 제 1 개별 칩 지정 코드와 상기 칩 선택 어드레스가 동일하면 상기 제 1 개별 칩 활성화 신호를 인에이블시키는 제 1 비교부,
    상기 제 2 개별 칩 지정 코드와 상기 칩 선택 어드레스가 동일하면 상기 제 2 개별 칩 활성화 신호를 인에이블시키는 제 2 비교부,
    상기 제 3 개별 칩 지정 코드와 상기 칩 선택 어드레스가 동일하면 상기 제 3 개별 칩 활성화 신호를 인에이블시키는 제 3 비교부, 및
    상기 제 4 개별 칩 지정 코드와 상기 칩 선택 어드레스가 동일하면 상기 제 4 개별 칩 활성화 신호를 인에이블시키는 제 4 비교부를 포함하며,
    상기 제 2 비교부는 상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 동일한 코드 값으로 생성하는 경우 상기 칩 선택 어드레스와는 무관하게 상기 제 2 개별 칩 활성화 신호를 디스에이블시키고,
    상기 제 4 비교부는 상기 개별 칩 지정 코드 설정부가 상기 제 2 개별 칩 지정 코드를 상기 제 1 개별 칩 지정 코드와 다른 코드 값으로 생성하는 경우 상기 칩 선택 어드레스와는 무관하게 상기 제 4 개별 칩 활성화 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치.
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