KR20060122610A - 별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리장치 - Google Patents

별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리장치 Download PDF

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KR20060122610A
KR20060122610A KR1020050045210A KR20050045210A KR20060122610A KR 20060122610 A KR20060122610 A KR 20060122610A KR 1020050045210 A KR1020050045210 A KR 1020050045210A KR 20050045210 A KR20050045210 A KR 20050045210A KR 20060122610 A KR20060122610 A KR 20060122610A
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Abstract

별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 별도의 리던던시 메모리 칩들을 구비하는 메모리 장치는 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들, 상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하는 복수개의 리던던시 메모리 칩들, 상기 결함 셀들의 어드레스 정보를 상기 리던던시 메모리 칩들로 전송하는 컨트롤러를 구비한다. 상기 리던던시 메모리 칩들은 상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 제어부를 구비하는 것을 특징으로 한다.
본 발명에 따른 별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치는 결함이 발생한 메모리 셀의 숫자에 관계없이 메모리 장치의 메모리 칩들과 메모리 셀들의 이용률을 높일 수 있는 장점이 있다.

Description

별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치{Semiconductor memory device having separate redundancy memory chips}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 메모리 장치의 일부를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 별도의 리던던시 메모리 칩들을 구비하는 메모리 장치를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 다수의 메모리 칩들을 구비하고, 상기 메모리 칩들은 많은 수의 메모리 셀들을 구비한다. 그런데 상기의 메모리 셀들 중의 일부에 결함이 있는 경우, 결함이 있는 메모리 셀이 속한 메모리 칩은 제대로 동작을 수행하지 못하게 되므로 불량품으로 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화를 추구하는 최근의 경향에 따라 이러한 결함 셀이 발생할 확률은 점점 높아지고 있다. 그런 경향에 따라 메모리 칩의 제조비용을 결정하는 웨이퍼(wafer) 수율(yield), 즉 하나의 웨이퍼 상에 제조된 전체 칩 수에 대한 양품(non-defective) 칩수의 비로 나타내는 웨이퍼 수율이 낮아진다.
이러한 수율 저하를 막기 위해 결함이 있는 메모리 셀을 메모리 칩 내에 미리 설치해둔 리던던시(redundancy) 메모리 셀로 대체함으로써, 메모리 칩의 기능이 손상되지 않도록 하는 방법이 일반적으로 이용되고 있다. 또한, 상기의 대체 과정을 제어하기 위해서 메모리 장치는 별도의 제어회로를 구비하는 것이 보통인데, 이러한 제어회로를 결함구제회로라고 한다.
도 1은 일반적인 메모리 장치의 일부를 나타내는 도면이다. 도 1을 참조하면, 일반적인 메모리 장치(100)는 복수개의 메모리 칩들(C1 ~ Cn)을 구비하고, 결함구제회로를 포함하는 컨트롤러(110)를 구비한다. 메모리 칩들(C1 ~ Cn)은 각각 복수개의 노멀(Normal) 메모리 셀 블록들(N1 ~ Nn)과 리던던시 메모리 셀 블록들(R1 ~ Rn)을 구비한다. 노멀 메모리 셀 블록(예를 들어 N1)의 특정 메모리 셀에서 결함이 발생하면, 상기 결함 셀은 동일한 메모리 칩(C1) 내부에 있는 리던던시 메모리 셀 블록(R1)의 메모리 셀로 대체된다.
그런데, 상기의 경우처럼 메모리 칩 내부의 리던던시 메모리 셀을 이용하여 결함 구제 과정을 수행할 경우 다음과 같은 문제점들이 생긴다.
첫째, 특정 메모리 칩의 메모리 셀에 결함이 발생하지 않거나 적게 발생하는 경우, 상기 메모리 칩에서는 메모리 셀들의 이용률이 낮아지는 문제가 있다. 즉, 일반적으로 메모리 칩의 리던던시 셀은 다른 메모리 칩의 결함 셀을 대체하는 데 이용되지 않으므로, 결함이 적게 발생한 메모리 칩에서는 결함구제에 이용되지 않는 리던던시 셀들이 존재한다. 따라서, 메모리 칩의 동작에 이용되는 메모리 셀들의 비율이 낮아지는 문제가 생긴다.
둘째, 특정 메모리 칩에서 칩 내의 리던던시 메모리 셀들로 대체할 수 없을 정도로 많은 수의 메모리 셀에 결함이 발생하는 경우, 상기 메모리 칩은 불량으로 처리되는 문제가 있다. 즉, 일반적으로 메모리 칩의 리던던시 셀은 다른 메모리 칩의 결함 셀을 대체하는 데 이용되지 않으므로, 결함이 많이 발생한 메모리 칩에서는 결함 셀을 대체할 리던던시 셀의 숫자가 부족해진다. 따라서, 상기 메모리 칩은 불량으로 처리되는 문제가 생긴다.
물론 상기의 문제들을 해결하기 위해서 일반적인 메모리 장치의 결함구제회로에 별도의 구성요소 또는 별도의 결함구제로직이 추가될 수 있지만, 이러한 경우에도 메모리 장치의 구성이 복잡해지고, 구현되기 어려워지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 결함이 발생한 메모리 셀의 숫자에 관계없이 메모리 장치의 메모리 칩들과 메모리 셀들의 이용률을 높이기 위해서 별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들, 복수개의 리던던시 메모리 칩들, 컨트롤러를 구비한다.
상기 리던던시 메모리 칩들은 상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하고, 상기 컨트롤러는 상기 결함 셀들의 어드레스 정보를 상기 리던던시 메모리 칩들로 전송한다.
상기 리던던시 메모리 칩들은 각각 제어부를 구비하는데, 상기 제어부는 상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 동작을 제어한다.
상기 메모리 칩들과 상기 리던던시 메모리 칩들은 기입송수신부와 독출송수신부를 각각 구비한다. 상기 메모리 칩들과 상기 리던던시 메모리 칩들의 상기 기입송수신부는 기입동작과 관계된 신호를 전달하고, 인접 메모리 칩들 또는 리던던시 메모리 칩들의 기입송수신부들과 데이지 체인 방식으로 서로 연결된다. 상기 메모리 칩들과 상기 리던던시 메모리 칩들의 상기 독출송수신부는 독출동작과 관계된 신호를 전달하고, 인접 메모리 칩들 또는 리던던시 메모리 칩들의 독출송수신부들과 데이지 체인 방식으로 서로 연결된다.
상기 신호는 데이터 신호, 어드레스 신호 및 커맨드 신호 중에서 하나이다.
상기 제어부는 불휘발성 기억장치와 리던던시 컨트롤러를 구비한다. 상기 불휘발성 기억장치는 상기 결함 셀들의 어드레스 정보와 상기 리던던시 셀들의 어드레스 정보를 저장하고, 상기 리던던시 컨트롤러는 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들, 복수개의 리던던시 메모리 칩들을 구비한다.
상기 리던던시 메모리 칩들은 상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비한다.
상기 메모리 칩들과 상기 리던던시 메모리 칩들은 기입동작과 관계된 신호를 전달하는 기입송수신부와 독출동작과 관계된 신호를 전달하는 독출송수신부를 각각 구비한다. 상기 메모리 칩들과 상기 리던던시 메모리 칩들의 상기 기입송수신부는 다른 메모리 칩들의 기입송수신부들과 데이지 체인 방식으로 서로 연결되고, 상기 메모리 칩들과 상기 리던던시 메모리 칩들의 상기 독출송수신부는 다른 메모리 칩들의 독출송수신부들과 데이지 체인 방식으로 서로 연결된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 별도의 리던던시 메모리 칩들을 구비하는 메모리 장치를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 따른 별도의 리던던시 메모리 칩들을 구비하는 메모리 장치(200)는 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들(ND1 ~ ND4) 및 상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하는 복수개의 리던던시 메모리 칩들(RD1) 및 상기 결함 셀들의 어드레스 정보를 상기 리던던시 메모리 칩들(RD1)로 전송하는 컨트롤러(210)를 구비한다.
리던던시 메모리 칩들(RD1)은 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 동작을 제어하는 제어부(250)를 구비하며, 제어부(250)는 상기 결함 셀들의 어드레스 정보를 저장하는 불휘발성 기억장치(251)를 구비하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함하는 리던던시 컨트롤러(252)를 구비한다.
또한, 메모리 칩들(ND1 ~ ND4)과 리던던시 메모리 칩들(RD1)은 기입동작과 관계된 신호를 전달하는 기입송수신부들(W1 ~ W5)과 독출동작과 관계된 신호를 전달하는 독출송수신부들(R1 ~ R5)을 각각 구비한다. 또한, 인접한 메모리 칩들 또는 리던던시 메모리 칩들의 기입송수신부들(W1 ~ W5)은 데이지 체인 방식으로 서로 연결되고, 인접한 메모리 칩들 또는 리던던시 메모리 칩들의 독출송수신부들(R1 ~ R5)은 데이지 체인 방식으로 서로 연결된다.
앞서 설명한대로 일반적인 메모리 장치에서는 특정 메모리 칩의 메모리 셀들에 결함이 적게 발생하는 경우 상기 메모리 칩에서는 메모리 셀들의 이용률이 낮아지고, 특정 메모리 칩의 메모리 셀들에 결함이 많이 발생하는 경우 상기 메모리 칩은 불량으로 처리되는 문제가 있다.
그러나, 본 발명에 따른 메모리 장치(200)에서는 메모리 칩들(ND1 ~ ND4)과 별도로 구비되는 리던던시 메모리 칩들(RD1)을 이용해서 결함 구제과정이 수행된다. 메모리 칩들(ND1 ~ ND4)의 특정 셀들에서 결함이 발생한 경우, 상기 결함 셀들은 리던던시 메모리 칩들(RD1)의 리던던시 셀들로 대체된다.
따라서, 특정 메모리 칩의 메모리 셀들에 결함이 많이 발생하더라도, 리던던시 메모리 칩들(RD1)의 리던던시 셀들이 모두 결함구제에 이용되지 않는 한 상기 메모리 칩은 불량으로 처리되지 않는다. 또한, 특정 메모리 칩의 메모리 셀들에 결함이 적게 발생하더라도, 결함이 적게 발생한만큼 결함 구제과정에 이용되지 않은 리던던시 셀은 다른 메모리 칩의 결함 셀을 대체하는데 이용될 수 있다.
도 2에는 설명의 편의를 위하여 메모리 장치(200)에 1개의 리던던시 메모리 칩(RD1)이 도시된다. 그러나, 메모리 장치(200)의 결함 셀 발생율의 변화에 따라 메모리 장치(200)에 구비되는 리던던시 메모리 칩(RD1)의 개수는 1개 이상이 될 수 있다.
본 발명에 따른 메모리 장치(200)에서의 결함구제 방법에는 메모리 장치(200)가 동작하는 중에 결함 셀이 발견되어 대체되는 경우의 결함구제(이하 동적 결함구제라 함)와 메모리 장치(200)가 테스트되는 도중에 결함 셀이 발견되어 대체되는 경우의 결함구제(이하 정적 결함구제라 함)가 있다.
우선, 동적 결함구제 과정이 설명된다. 이하에서 설명되는 신호는 데이터 신호, 어드레스 신호 및 커맨드 신호중에서 하나가 될 수 있다.
메모리 칩들(ND1 ~ ND4)의 특정 셀들로 신호가 전달되어야 할 경우, 컨트롤러(210)는 상기 신호를 메모리 칩들(ND1 ~ ND4, RD1)로 전송한다. 이러한 경우, 컨트롤러(210)는 기입동작과 관계된 신호는 기입송수신부들(W1 ~ W5)을 통해서 전송하고, 독출동작과 관계된 신호는 독출송수신부들(R1 ~ R5)을 통해서 전송한다.
도 2를 참조하면, 본 발명에 따른 메모리 장치(200)의 메모리 칩들(ND1 ~ ND4, RD1)은 데이지 체인 방식으로 서로 연결된다. 따라서, 컨트롤러(210)가 신호를 전송하면, 메모리 장치(200)내의 모든 메모리 칩들(ND1 ~ ND4, RD1)은 상기 신호를 전송받는다.
전송되는 신호와 관계된 셀에 결함이 있으면 해당 셀은 전송되는 신호에 응답하여 정상적인 동작을 수행하지 못한다. 이 경우 컨트롤러(210)는 상기 셀을 결함 셀로 판정하고, 상기 결함 셀의 어드레스 정보를 메모리 칩들(ND1 ~ ND4, RD1)로 전송한다.
리던던시 메모리 칩(RD1)이 상기의 결함 셀의 어드레스 정보를 전송받으면, 리던던시 메모리 칩(RD1)의 리던던시 컨트롤러(252)는 전송받은 결함 셀의 어드레스 정보와 상기 결함 셀을 대체할 리던던시 셀의 어드레스 정보를 불휘발성 기억장치(251)에 저장한다.
다시 상기 결함 셀로 신호가 전달되어야 할 경우, 컨트롤러(210)는 상기 신호에 결함 셀의 신호임을 나타내는 식별비트를 추가하여 메모리 칩들(ND1 ~ ND4, RD1)로 전송한다.
상기의 식별비트가 추가된 결함 셀의 신호를 전송받은 경우, 결함 셀의 메모 리 칩(ND1)은 상기 결함 셀을 동작시키지 않는다.
리던던시 메모리 칩(RD1)이 상기의 식별비트가 추가된 신호를 전송받은 경우, 제어부(250)의 리던던시 컨트롤러(252)는 상기 신호의 결함 셀의 어드레스를 불휘발성 기억장치(251)에 저장된 결함 셀의 어드레스와 비교한다.
비교한 결과, 상기 어드레스들이 서로 일치하면 리던던시 컨트롤러(252)는 불휘발성 기억장치(251)에 저장된 리던던시 셀 어드레스를 읽어서 해당 어드레스의 리던던시 셀을 상기 신호에 응답하여 동작시킴으로써, 결함 셀을 리던던시 셀로 대체한다.
반대로, 전송되는 신호에 식별비트가 추가되어 있지 않으면, 메모리 칩들(ND1 ~ ND4)은 전송되는 신호에 응답하여 해당 셀을 동작시킨다. 또한, 제어부(250)의 리던던시 컨트롤러(252)는 리던던시 메모리 칩(RD1)의 리던던시 셀들을 동작시키지 않는다.
다음으로, 정적 결함구제 과정은 메모리 장치 테스트 도중에 결함구제가 이루어지는 점만 제외하고, 앞서 설명된 동적 결함구제 과정과 유사한 과정을 거쳐서 진행된다.
본 발명의 다른 실시예에 따른 별도의 리던던시 메모리 칩들을 구비하는 메모리 장치는 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들 및 상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하는 복수개의 리던던시 메모리 칩들을 구비한다.
또한, 메모리 칩들과 리던던시 메모리 칩들은 기입동작과 관계된 신호를 전달하는 기입송수신부들과 독출동작과 관계된 신호를 전달하는 독출송수신부들을 각각 구비한다. 또한, 인접한 메모리 칩들 또는 리던던시 메모리 칩들의 기입송수신부들은 데이지 체인 방식으로 서로 연결되고, 인접한 메모리 칩들 또는 리던던시 메모리 칩들의 독출송수신부들은 데이지 체인 방식으로 서로 연결된다.
본 발명의 다른 실시예에 따른 메모리 장치는 앞서 설명된 본 발명에 따른 메모리 장치와 구성과 동작에 있어서 유사하다. 다만, 컨트롤러와 리던던시 메모리 칩들에 구비되는 제어부가 없다는 점만 다를 뿐이다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명의 다른 실시예에 따른 메모리 장치에 대해서 이해할 수 있을 것이므로 본 발명의 다른 실시예에 따른 메모리 장치에 대한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 별도의 리던던시 메모리 칩들을 구비하는 반도체 메모리 장치는 결함이 발생한 메모리 셀의 숫자에 관계없이 메모리 장치의 메모리 칩들과 메모리 셀들의 이용률을 높일 수 있는 장점이 있다.

Claims (10)

  1. 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들; 및
    상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하는 복수개의 리던던시 메모리 칩들; 및
    상기 결함 셀들의 어드레스 정보를 상기 리던던시 메모리 칩들로 전송하는 컨트롤러를 구비하고,
    상기 리던던시 메모리 칩들은 상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 제어부를 각각 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서, 상기 메모리 칩들과 상기 리던던시 메모리 칩들은
    기입동작과 관계된 신호를 전달하는 기입송수신부와 독출동작과 관계된 신호를 전달하는 독출송수신부를 각각 구비하고,
    인접한 메모리 칩들 또는 리던던시 메모리 칩들의 상기 기입송수신부들은 데이지 체인 방식으로 서로 연결되고,
    인접한 메모리 칩들 또는 리던던시 메모리 칩들의 상기 독출송수신부들은 데이지 체인 방식으로 서로 연결되는 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서, 상기 신호는
    데이터 신호, 어드레스 신호 및 커맨드 신호 중에서 하나인 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서, 상기 제어부는
    상기 결함 셀들의 어드레스 정보와 상기 리던던시 셀들의 어드레스 정보를 저장하는 불휘발성 기억장치 및;
    상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함하는 리던던시 컨트롤러를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제 1항에 있어서, 상기 메모리 칩들은
    상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 제어부를 각각 구비하고,
    상기 제어부는 상기 결함 셀들의 어드레스 정보와 상기 리던던시 셀들의 어드레스 정보를 저장하는 불휘발성 기억장치 및;
    상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함하는 리던던시 컨트롤러를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 칩들; 및
    상기 메모리 칩들의 메모리 셀들에서 결함이 발생한 경우 상기 결함 셀들을 대체하는 복수개의 리던던시 메모리 셀들을 각각 구비하는 복수개의 리던던시 메모리 칩들을 구비하고,
    상기 메모리 칩들과 상기 리던던시 메모리 칩들은 기입동작과 관계된 신호를 전달하는 기입송수신부와 독출동작과 관계된 신호를 전달하는 독출송수신부를 각각 구비하고,
    인접한 메모리 칩들 또는 리던던시 메모리 칩들의 상기 기입송수신부들은 데이지 체인 방식으로 서로 연결되고,
    인접한 메모리 칩들 또는 리던던시 메모리 칩들의 상기 독출송수신부들은 데이지 체인 방식으로 서로 연결되는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서, 상기 신호는
    데이터 신호, 어드레스 신호 및 커맨드 신호 중에서 하나인 것을 특징으로 하는 메모리 장치.
  8. 제 6항에 있어서, 상기 메모리 장치는 상기 결함 셀들의 어드레스 정보를 상기 리던던시 메모리 칩들로 전송하는 컨트롤러를 구비하고,
    상기 리던던시 메모리 칩들은 상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 제어부를 각각 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서, 상기 제어부는
    상기 결함 셀들의 어드레스 정보와 상기 리던던시 셀들의 어드레스 정보를 저장하는 불휘발성 기억장치 및;
    상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함하는 리던던시 컨트롤러를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 6항에 있어서, 상기 메모리 칩들은
    상기 결함 셀들의 어드레스 정보와 상기 결함 셀들을 대체할 리던던시 셀들의 어드레스 정보를 저장하고, 상기 결함 셀들을 상기 리던던시 셀들로 대체하는 제어부를 각각 구비하고,
    상기 제어부는 상기 결함 셀들의 어드레스 정보와 상기 리던던시 셀들의 어드레스 정보를 저장하는 불휘발성 기억장치 및;
    상기 결함 셀들을 상기 리던던시 셀들로 대체하는 로직을 포함하는 리던던시 컨트롤러를 구비하는 것을 특징으로 하는 메모리 장치.
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* Cited by examiner, † Cited by third party
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US8848443B2 (en) 2011-04-29 2014-09-30 Hynix Semiconductor Inc. Semiconductor memory device and repair method thereof

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