KR20120004768A - 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법 - Google Patents

적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법 Download PDF

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Abstract

적층된 칩들에 아이디를 부여하는 시스템은, 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 카운터 코드를 생성하고, 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 제1 반도체칩; 및 상기 제1 반도체칩으로부터 수신된 다수의 카운터 코드를 소정의 지연시간 동안 래치하여 독립적인 ID를 부여하고, 래치된 카운터 코드와 상기 제1 반도체칩으로부터 수신된 상기 슬레이브 어드레스 신호를 비교하여 그 결과에 따라 반도체 칩 관통라인을 통해 마스터칩과 데이터를 송수신하는 다수의 제2 반도체칩을 포함한다.

Description

적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법{SYSTEM AND SEMICONDUCTOR DEVICE FOR IDENTIFYING STACKED CHIPS AND METHOD THEREFOR}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 칩 관통라인을 이용하여 적층된 칩들에 아이디를 부여하는 시스템, 반도체장치 및 그 방법에 관한 것이다.
고속, 고밀도 및 저전력의 반도체 장치에 대한 요구가 계속되고 있으며, 이런 요구에 따라 선폭을 줄이는 스케일링 다운(Scaling Down) 방식으로 집적도가 향상되어 왔다. 그러나, 최근에는 이러한 방식의 기술적인 한계에 봉착해 있어 이에 대한 해결책으로 다양한 형태의 적층 패키지 기술이 개발되고 있다.
도 1은 종래기술에 따른 반도체 칩을 적층한 MDP(Multi Die Package)를 나타내는 도면이다.
도 1을 참조하면, MDP는 반도체 장치에서 패드의 재배치(Redistributed Layer : RDL)를 이용해 패드를 에지(edge)로 변경하고, 와이어(wire)를 이용해서 기판(substrate)과 에지를 전기적으로 연결하도록 구성된다. 이 때, 기판(substrate)으로부터 각 반도체 칩에 다른 입력이 인가될 수 있으며, 적층된 반도체 칩들 간의 입출력 신호는 반도체 칩들 사이에 공유되거나 독립적으로 사용된다.
이와 같이, 3DS(Dimensional Stacked DRAM Package, 이하 "3DS"라 칭함)에서 적층된 반도체 칩들은 RDL을 이용해 반도체 칩의 가장자리를 따라 배선이 되어 있으며, 이 가장자리 배선은 패키지의 길이와 폭을 얼마간 증가시키고, 여분의 인터포저(interposer) 층을 반도체 칩들 사이에 필요로 하기도 한다. 이처럼, 패키지 상태에서 반도체 칩들을 적층 할 경우 패드와 단자 사이에 와이어 연결을 위한 공간이 필요하고, 인터포저(interposer)와 같은 사이 층도 삽입해야 하기 때문에, 반도체 칩들을 각각 패키지(package)로 만들어 평면적으로 연결하는 경우보다는 유리할지라도, 이로 인해 폼팩터(form factor)가 증가하여 풋프린트(footprint) 측면에서 불리하다.
또한, 위와 같은 칩 패키징(chip packaging) 방법에서는 패드와 패드 사이를 골드와이어로 연결을 함으로써 이종 금속간에 접합이 생기고, 이로 인해 데이터 이동속도가 저하되며, 적층된 다이(die) 사이에 신호의 스큐(skew)가 발생하고, 접점에 기생 저항이 생겨 열이 나거나 신호를 지연시켜 전력소비가 많다는 문제점이 있다. 또한, 와이어 본딩(wire bonding)을 이용해 반도체 칩들을 스택(stack)할 때 발생하는 신호 인테그러티(Signal Integrity: SI) 문제가 발생하게 된다.
상기와 같이, 와이어(wire)를 이용하는 MDP의 이런 문제를 해결하기 위해서 반도체 칩 관통라인을 이용하여 반도체 칩을 직접 스택하는 3DS 방법에 대한 기술 개발이 활발하게 이루어지고 있다.
일반적으로 반도체 칩은 실리콘 웨이퍼를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via: TSV)이라고 칭하기도 한다.
이러한 실리콘 관통라인(TSV)은 적층된 반도체 칩들 사이에 내부 신호를 전달하기 위한 비어(via)로서, 반도체 칩에 실리콘을 관통하는 비어(via)를 형성하고 상기 비어(via)를 도체(예를 들어, 구리)로 채워 전극을 형성하는 것을 말한다.
도 2는 종래기술에 따른 반도체 칩 관통라인을 이용하여 반도체 칩이 적층된 3DS의 구조를 나타내는 도면이다.
도 2를 참조하면, 반도체 장치는 가장 하부에 마스터칩(CHIP_1)배치되고 그 위에 다수의 슬레이브칩(CHIP_2 ~ CHIP_N)이 적층된다. 상기 마스터칩(CHIP_1)은 외부 제어장치로부터 입력되는 외부신호를 버퍼링하고, 다수의 슬레이브칩(CHIP_2 ~ CHIP_N)을 제어하며, 슬레이브칩(CHIP_2 ~ CHIP_N)은 실리콘 관통라인(TSV)을 통해 상기 마스터칩과 물리적 및 전기적으로 연결된다.
마스터칩(CHIP_1)은 실리콘 관통라인을 통해서 다수의 슬레이브칩(CHIP_2 ~ CHIP_N) 중 선택된 반도체 칩에 커맨드(CMD)를 전달하고, 해당 반도체 칩에서 출력되는 출력신호(DATA)를 반도체 칩 관통라인을 통해서 전달받는다.
이때, 상기와 같이 동일한 종류의 다수의 슬레이브칩(CHIP2 ~ CHIPN)이 동시에 신호를 송수신하는 경우 문제가 발생하게 된다.
즉, 다수의 슬레이브칩들에 식별부호(ID)를 부여하지 않는다면 마스터칩(CHIP_1)에서 송신 한 신호를 어느 슬레이브칩(CHIP_2 ~ CHIP_N)에서 수신해야 하는지를 알수 없으며, 마스터칩(CHIP_1)에서 수시된 신호가 어느 슬레이브칩(CHIP_2 ~ CHIP_N)에서 송신 한 것인지를 알수 없다는 문제점이 있다.
도 3은 종래기술에 따라 MDP에서 각 반도체 칩에 식별부호를 부여하는 방법을 나타내는 도면이다.
도 3을 참조하면, MDP를 형성하는 각 다이(DIE0-DIE3)에 외부 신호를 인가 하고, 각 다이(DIE0-DIE3)는 외부에서 입력된 신호에 따라 각기 다른 식별부호(ID)를 가짐으로써 서로 다른 다이(DIE0-DIE3)로 인식된다. 이때, RDL을 이용해 각 다이의 에지(edge)에 패드를 만들고 와이어(wire)를 이용하여 기판(substrate)과 패드를 본딩옵션(bonding option)에 따라 독립적으로 연결한다.
그러나, 이러한 방법은 MDP내의 각 다이(die)에 와이어 본딩(wire bonding)을 이용하여 외부로부터 신호를 인가해야 주어야 하므로 비용의 증가를 초래한다는 문제점이 있다. 특히, 이러한 방법을 TSV를 이용하는 반도체 장치에 적용한 경우에는, TSV를 이용하는 반도체 장치에 적층되는 반도체 칩의 개수가 많고, 패드를 형성하기 위한 에지 영역이 없기 때문에(에지 영역을 확보하는 것이 form factor 측면에서 손해이므로) 다른 형태의 ID 부여 방법이 요청된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 칩 관통라인을 이용하여 적층된 칩들에 아이디를 부여하는 시스템, 반도체장치 및 그 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 마스터칩과 슬레이브칩들을 직렬연결하는 제1 전송라인과 병렬연결하는 제2 전송라인을 이용하여 슬레이브칩들에 아이디를 독립적으로 부여하는 것을 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 카운터 코드를 생성하고, 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 제1 반도체칩; 및 상기 제1 반도체칩으로부터 수신된 다수의 카운터 코드를 소정의 지연시간 동안 래치하여 독립적인 ID를 부여하고, 래치된 카운터 코드와 상기 제1 반도체칩으로부터 수신된 상기 슬레이브 어드레스 신호를 비교하여 그 결과에 따라 반도체 칩 관통라인을 통해 마스터칩과 데이터를 송수신하는 다수의 제2 반도체칩을 포함하는 적층된 칩들에 아이디를 부여하는 시스템이 제공된다.
본 발명의 다른 측면에 따르면, 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 카운터 코드를 생성하고, 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 마스터칩; 및 상기 마스터칩으로부터 수신된 다수의 카운터 코드를 이용하여 독립적인 아이디(ID)를 부여하는 다수의 슬레이브칩을 포함하되, 상기 다수의 카운터 코드는 상기 다수의 슬레이브칩에 대응하여 생성되는 적층된 칩들에 아이디를 부여하는 반도체 장치가 제공된다.
본 발명의 또 다른 측면에 따르면, 다수의 카운터 코드들을 상기 다수의 슬레이브칩에서 래치하기 위한 래치 인에이블신호를 직렬연결된 제1 전송라인을 경유하여 반도체 칩 관통라인을 통해 전송하는 마스터칩; 및 상기 다수의 카운터 코드들 및 상기 다수의 슬레이브칩에 아이디를 부여하는 데에 필요한 다수의 명령신호들을 병렬연결된 제2 전송라인을 경유하여 반도체 칩 관통라인을 통해 전송하는 슬레이브칩을 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치가 제공된다.
본 발명의 또 다른 측면에 따르면, 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 슬레이브칩에 대응하는 다수의 카운터 코드를 생성하는 제1 단계; 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 제2 단계; 및 상기 제2 단계에서 전송된 다수의 카운터 코드를 이용하여 독립적인 아이디(ID)를 상기 다수의 슬레이브칩에 각각 부여하는 제3 단계를 포함하는 적층된 칩들에 아이디를 부여하는 방법이 제공된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법은 적층된 칩에 따른 폼팩터(form factor)의 증가를 감소시킬수 있으며, 적층된 칩의 제조 효율을 향상시켜 생산비용을 절감할 수 있다.
또한, 발명의 일 실시예에 따른 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법은 적층된 칩들에 독립적인 아이디를 부여하여 개별적으로 제어함으로써 적층된 칩들의 성능을 향상시킨다.
도 1은 종래기술에 따른 반도체 칩을 적층한 MDP를 나타내는 도면이다.
도 2는 종래기술에 따른 반도체 칩 관통라인을 이용하여 반도체 칩이 적층된 3DS의 구조를 나타내는 도면이다.
도 3은 종래기술에 따른 MDP에서 각 반도체 칩에 식별부호를 부여하는 방법을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 적층된 칩에 아이디를 부여하는 반도체 장치를 나타내는 회로도이다.
도 5는 본 발명의 일시예에 따른 도 4에 도시된 마스터칩의 구체적인 구성을 나타내는 회로도이다.
도 6은 본 발명의 일시예에 따른 도 5에 도시된 슬레이브 제어부의 상세 회로도이다.
도 7은 본 발명의 일시예에 따른 도 4에 도시된 슬레이브칩의 구체적인 구성을 나타내는 회로도이다.
도 8은 본 발명의 일시예에 따른 도 7에 도시된 슬레이브 커맨드 제어부의 상세 회로도이다.
도 9는 본 발명의 일시예에 따른 도 7에 도시된 슬레이브 래치부의 상세 회로도이다.
도 10은 본 발명의 일시예에 따른 도 7에 도시된 슬레이브 비교부의 상세 회로도이다.
도 11은 본 발명의 다른 실시예에 따라 도 4에 도시된 다수의 슬레이브칩의 구체적인 구성을 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 적층된 칩에 아이디를 부여하는 반도체 장치에서 제공되는 신호들의 타이밍을 나타내는 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
본 발명에서는 8개의 슬레이브칩들이 적층된 것을 일예로 설명한다.
도 4는 본 발명의 일 실시예에 따른 적층된 칩에 아이디를 부여하는 반도체 장치를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 적층된 칩에 아이디를 부여하는 반도체 장치는 마스터칩(100) 및 다수의 슬레이브칩들(200)을 포함한다.
마스터칩(100)은 커맨드(COMMAND)신호에 응답하여 내부 클럭 또는 외부 입력 클력(EXTERNAL_CLOCK)을 이용하여 슬레이브칩들(200)에 대응되는 다수의 카운터 코드들(COUNT0, COUNT1, COUNTN2)을 생성한다.
마스터칩(100)은 상기 카운터 코드들(COUNT0, COUNT1, COUNT2)을 슬레이브칩들(200)에서 래치하기 위한 래치 인에이블신호(ENABLE_P)를 반도체 칩 관통라인을 통해 직렬(SERIAL)로 연결된 제1 전송라인(L1)을 경유하여 슬레이브칩들(200)에 전송한다.
마스터칩(100)은 내부 클럭 또는 외부 입력 클력(EXTERNAL_CLOCK)을 1/N배로 주파수를 감소시킨 구동클럭(CLOCKN), 상기 다수의 카운터 코드들(COUNT0, COUNT1, COUNT2) 및 다수의 명령신호들(시작신호(CLOCK_SETB), 종료신호(CLOCK_RESETB), 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M))을 필요한 타이밍에 반도체 칩 관통라인을 통해 병렬(parallel)로 연결된 제2 전송라인들(L2)을 경유하여 다수의 슬레이브칩(200)에 전송한다.
상기 다수의 명령신호들(시작신호(CLOCK_SETB), 종료신호(CLOCK_RESETB), 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M))들 중에서 상기 시작신호(CLOCK_SETB)는 슬레이브칩에 ID부여를 시작한다는 정보를 가지고 있고, 외부 입력 클럭(EXTERNAL_CLOCK)이나 내부 클럭을 제어하여 슬레이브칩에 ID를 부여하는 동작시에 필요한 구동클럭(CLOCKN)을 생성함과 동시에 슬레이브칩(200)에 전송되어 이전에 래치(latch)된 카운터 코드를 초기화 한다. 이렇게 생성된 구동클럭(CLOCKN)은 슬레이브에 ID를 부여하는 데에 필요한 명령들을 제어 및 생성하게 된다. 종료신호(CLOCK_RESETB)는 슬레이브에 ID부여가 완료되었다는 정보를 가지고 있으며, 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)은 특정 반도체 칩에 억세스하도록 부호화된 어드레스 신호(ADDRESS)가 외부 입력 클럭(EXTERNAL_CLOCK)에 동기되어 생성된다.
이때, 상기 제1 전송라인(L1)은 마스터칩(100)과 제1 슬레이브칩(200_1)을 반도체 칩 관통라인을 통해 직렬연결시키고, 제1 슬레이브칩(200_1)과 제2 슬레이브칩(200_2)을 반도체 칩 관통라인을 통해 직렬연결시키며, 이와같이, 슬레이브칩들(200_2, ...., 200_N)을 반도체 칩 관통라인을 통해 상호간에 직렬연결시킨다. 또한, 상기 제2 전송라인(L2)은 마스터칩(100)과 제1 슬레이브칩(200_1), 제2 슬레이브칩(200_2), ... 및 제8 슬레이브칩(200_8)을 반도체 칩 관통라인을 통해 병렬연결시킨다.
즉, 이렇게 만들어진 신호들은 각각 직렬연결된 제1 전송라인(L1) 과 병렬연결된 제2 전송라인(L2)을 경유하여 순차적으로 상위 슬레이브칩(200)으로 전송되며, 카운터 코드들(COUNT0, COUNT1, COUNT2)은 적층된 슬레이브칩(200)의 수에 따라 부호화된 신호를 발생시킨다. 만약 슬레이브칩이 2개라면 1개의 카운터 코드를 이용하여 시간에 따라 '0과' '1'이 순차적으로 발생되고, 슬레이브칩이 4개라면 2개의 카운터 코드를 이용하여 '00', '01', '10', '11'이 순차적으로 발생되며, 이와 같은 방식으로 N개의 슬레이브칩이 있다면 필요한 카운터 코드는 log2(N)이 된다. 각 슬레이브칩(200)에서는 상기 카운터 코드들 수신하고 래치(버퍼)하여 동일한 정보를 유지하는 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)를 생성한다.
이런 일련의 과정을 통해 각 슬레이브칩(200)에 서로 다른 ID가 부여되며, 반도체 칩 관통라인을 이용하는 3DS에서, 슬레이브칩에 ID를 부여하는 동작은 외부 전원을 인가하는 전원인가(POWER UP) 동작이 완료되는 시점과, 리셋(RESET) 동작이 완료된 후에 이 동작들을 감지하여 자동으로 수행하게 되거나, 필요한 시점에 명령이 인가되면 동작이 수행된다.
이와 같이, 슬레이브칩에 ID가 부여된 이후에, 슬레이브칩(200)은 이전에 래치된 카운터 코드 정보(COUNT0, COUNT1, COUNT2)와 수신된 슬레이브 어드레스(SLAVE0_M, SLAVE1_M, SLAVE2_M)를 비교하여 그 결과가 동일하면 마스터칩(100)과 데이터를 송수신한다. 이에따라, 슬레이브칩(200)은 마스터칩(100)으로부터 수신된 코어동작용 명령과 어드레스에 따라 코어동작을 수행한다.
다른 실시예에서는, 이와 같은 마스터칩(100)의 기능을 테스트 모드(test mode) 및 전기적 퓨즈(electrical fuse)를 사용하여 패키지상태에서 프로그램으로 처리할 수도 있다.
상기 마스터칩(100) 및 슬레이브칩(200)의 구체적인 구성 및 동작은 후술한다.
도 5는 본 발명의 일시예에 따라 도 4에 도시된 마스터칩의 구체적인 구성을 나타내는 회로도이다.
도 5에 도시된 바와 같이, 마스터칩(100)은 슬레이브 제어부(110), 외부 클럭 생성부(120), 내부 클럭 생성부(130), 클럭 선택부(140), 클럭 구동부(150) 및 커맨드(CMD) 제어부(160)를 포함한다.
슬레이브 제어부(110)는 외부로부터 외부 입력 클럭(EXTERNAL_CLOCK), 어드레스(ADDRESS) 및 커맨드(COMMAND)를 수신하고, 수신된 외부 입력 클럭(EXTERNAL_CLOCK)에 응답하여 수신된 어드레스(ADDRESS) 및 커맨드(COMMAND)를 버퍼 및 래치한다. 이때, 어드레스 3비트를 래치하는 경우에는 3개의 동일 회로가 래치를 위해 사용된다.
슬레이브 제어부(110)는 상기 래치된 어드레스 및 커맨드를 이용하여 특정 슬레이브를 선택하기 위한 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 외부 입력 클럭(EXTERNAL_CLOCK)에 동기되도록 생성하며, 상기 생성된 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 슬레이브칩(200)에 제공한다.
이때, 상기 커맨드는 특정 명령(일반적으로, DRAM의 활성화시에 발생시키는 펄스형태의 명령)에 의해 발생되는 펄스 형태의 신호이다.
도 6은 도 5에 도시된 슬레이브 제어부(110)의 상세 회로도이다.
도 6을 참조하면, 슬레이브 제어부(110)는 래치블럭(112) 및 슬레이브 어드레스 신호 생성블럭(114)을 포함한다.
래치블럭(112)은 외부로부터 외부 입력 클럭(EXTERNAL_CLOCK) 및 어드레스(ADDRESS)를 수신하고, 수신된 외부 입력 클럭(EXTERNAL_CLOCK) 및 어드레스(ADDRESS)를 인버터하여 인버터된 외부 입력 클럭(EXTERNAL_CLOCKB) 및 인버터된 어드레스(ADDRESSB)를 생성한다.
래치블럭(112)은 외부 입력 클럭(EXTERNAL_CLOCK), 어드레스(ADDRESS), 인버터된 외부 입력 클럭(EXTERNAL_CLOCKB) 및 인버터된 어드레스(ADDRESSB)를 이용하여 래치된 어드레스(LA)를 생성한다
슬레이브 어드레스 신호 생성블럭(114)은 래치블럭(112)으로부터 래치된 어드레스(LA)를 수신하고, 외부로부터 커맨드(COMMAND)를 수신한다.
슬레이브 어드레스 신호 생성블럭(114)은 수신된 커맨드(COMMAND)에 응답하여 외부 입력 클럭(EXTERNAL_CLOCK)에 동기되도록 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 생성하며, 생성된 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 슬레이브칩(200)에 제공한다.
도 5에 도시된 바와 같이, 외부 클럭 생성부(120)는 외부로부터 외부 입력 클럭(EXTERNAL_CLOCK), 인에이블 신호(ENALBE)를 수신하고, 클럭 구동부(150)로부터 디스에이블 신호(DISABLE)를 수신하며, 외부 입력 클럭(EXTERNAL_CLOCK)을 슬레이브에 ID를 부여하는 구간(도 12참조)에서만 사용하기 위해 외부 입력 클럭(EXTERNAL_CLOCK)을 이용하여 외부클럭(ECLOCK)을 생성하여 클럭 제어부(140)에 제공한다.
즉, 슬레이브에 ID를 부여하는 구간을 제외한 구간에서 외부 입력 클럭(EXTERNAL_CLOCK)이 계속 동작되는 것을 제어하여 불필요한 전류소모가 발생하는 것을 차단한다. 외부 클럭 생성부(120)는 상기 인에이블 신호(ENALBE)에 의해 구동을 시작하고, 성가 디스에이블 신호(DISABLE)에 의해 구동을 종료한다.
외부 클럭 생성부(120)는 다양한 형태로 구성될 수 있으므로 이에 대한 구체적인 회로구성에 대한 설명은 생략한다.
내부 클럭 생성부(130)는 외부로부터 외부 입력 클럭(EXTERNAL_CLOCK)을 수신하고, 클럭 구동부(150)로부터 디스에이블 신호(DISABLE)를 수신하며, 내부클럭(ICLOCK)을 생성하여 클럭 제어부(140)에 제공한다.
내부 클럭 생성부(130)는 외부 입력 클럭(EXTERNAL_CLOCK)을 사용할 수 없는 경우 내부에서 생성한 내부클럭(ICLOCK)을 사용하기위한 회로이며, 내부 클럭 생성부(130)는 상기 인에이블 신호(ENALBE)에 의해 구동을 시작하고, 상기 디스에이블 신호(DISABLE)에 의해 구동을 종료한다.
내부 클럭 생성부(130)는 다양한 형태로 구성될 수 있으므로 이에 대한 구체적인 회로구성에 대한 설명은 생략한다.
클럭 제어부(140)는 외부 클럭 생성부(120)로부터 외부 클럭(ECLOCK)을 수신하고, 내부 클럭 생성부(130)로부터 내부 클럭(ICLOCK)을 수신하며, 클럭 구동부(150)로부터 디스에이블 신호(DISABLE)을 수신한다.
클럭 제어부(140)는 수신된 외부 클럭(ECLOCK)과 내부 클럭(ICLOCK) 중에서 사용할 클럭을 결정하여 선택된 클럭(CLOCK = ECLOCK 또는 ICLOCK)을 출력하여 클럭 구동부(150)에 제공한다.
클럭 제어부(140)는 선택된 클럭(CLOCK)이 어느 구간동안 구동되는지(슬레이브에 ID를 부여하는 구간)를 결정하는 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 생성하여 슬레이브칩들(200)에 제공한다.
클럭 제어부(140)는 다양한 형태로 구성될 수 있으므로 이에 대한 구체적인 회로구성에 대한 설명은 생략한다.
클럭 구동부(150)는 클럭 분배부(152) 및 클럭 카운터부(154)를 포함하며, 클럭 제어부(140)에서 선택된 클럭(CLOCK)을 수신하고, 외부로부터 인에이블 신호(ENABLE)를 수신한다.
클럭 구동부(150)는 상기 선택된 클럭(CLOCK)을 이용하여 슬레이브칩에 ID를 부여하는 동작시에 필요한 구동클럭(CLOCKN)을 생성하며, 생성된 구동클럭(CLOCKN)을 커맨드 제어부(160) 및 슬레이브칩들(200)에 제공한다.
클럭 분배부(152)는 상기 클럭 제어부(140)에서 선택된 클럭(CLOCK)을 이용하여 1/N배로 주파수 감소시킨 구동클럭(CLOCKN)을 생성하며, 생성된 구동클럭(CLOCKN)을 커맨드 제어부(160), 클럭 카운터부(154) 및 슬레이브칩들(200)에 제공한다.
이때, 상기 N은 필요에 따라, 2, 4, 8.. 등이 될 수 있으며, 타이밍을 용이하게 맞추기 위해 2의 배수가 바람직하지만, 필요에 따라, 1, 2, 3, ...과 같은 자연수가 사용될 수도 있다.
클럭 카운터부(154)는 클럭 분배부(152)로부터 구동클럭(CLOCKN)을 수신하고, 커맨드 제어부(160)로부터 클럭에 동기된 래치 인에이블신호(ENABLE_P)를 수신하며, 수신된 구동클럭(CLOCKN) 및 래치 인에이블신호(ENABLE_P)를 이용하여 카운터 코드 정보(COUNT0, COUNT1, COUNT2)를 생성한다. 이때, 클럭 카운터부(154)는 구동클럭(CLOCKN)에 동기되어 동작되며, 다수의 플립플롭을 연결하고 최종 플립플롭의 출력들을 다시 처음 플립플롭의 입력으로 사용하는 일종의 링 카운터(ring counter)로 이루어질 수 있다.
또한, 클럭 카운터부(154)는 필요한 만큼의 카운터 코드 정보의 생성이 완료되면, 동작을 종료하기 위한 신호인 디스에이블 신호(DISABLE)를 생성하여 외부 클럭 생성부(120), 내부 클럭 생성부(130) 및 클럭 제어부(140)에 제공한다.
클럭 구동부(150)는 다양한 형태로 구성될 수 있으므로 이에 대한 구체적인 회로구성에 대한 설명은 생략한다.
다른 실시예에서는, 상기 디스에이블 신호(DISABLE)를 생성하기 위해, 각 슬레이브칩(200)에서 카운터 코드 정보를 래치하기 위해 사용된 명령인 ENABLE_P1, ENABLE_P2, .., ENABLE_PN 신호를 병렬 연결된 제2 전송 라인(L2)을 통해 마스터칩(100)으로 전송하고, 마스터칩(100)에서는 이 신호를 토글 플립플롭(TFF: Toggle Flip Flop)의 토글 클럭(toggle clock)으로 사용하므로써 최 상위 층에서 온 마지만 신호가 전달된 후 마지막 TFF의 출력을 이용해 디스에이블 신호(DISABLE)를 생성할 수 있다.
또 다른 실시예에서는, 제1 전송라인(L1)을 추가하여 최상위 슬레이브칩(200_N)에서 온 마지만 신호인 ENABLE_PN을 마스터칩(100)으로 전송하고 이 신호를 이용하여 디스에이블(DISABLE) 신호를 생성할 수 있다.
커맨드 제어부(160)는 외부로부터 인에이블 신호(ENABLE)를 수신하고, 클럭 분배부(152)로부터 구동클럭(CLOCKN)을 수신한다. 커맨드 제어부(160)는 수신된 인에이블 신호(ENABLE)에 응답하여 슬레이브에 ID를 부여하는 데에 필요한 래치 인에이블 신호(ENABLE_P)를 구동클럭(CLOCKN)에 동기화하여 생성하며, 생성된 래치 인에이블 신호(EANBLE_P)를 클럭 카운터부(154) 및 슬레이브칩(200)에 제공한다.
이때, 커맨드 제어부(160)는 다수의 플립플롭을 연결한 쉬프트 레지스터(SHIFT REGISTER)로 구성될 수 있으며, 래치 인에이블 신호(ENABLE_P)는 구동클럭(CLOCKN)의 펄스에 따라 ENABLE10(1클럭), ENABLE15(1.5클럭), ENABLE20(2클럭), ENABLE25(2.5클럭)이 될 수 있다.
한편, 다른 실시예에서는 도 5에 도시된 외부 클럭 생성부(120)와 내부 클럭 생성부(130) 중 어느 하나만이 구비되어 그 출력신호가 직접 클럭제어부(140)에 제공될 수 있으며, 또 다른 실시예에서는, 도 5에 도시된 외부 클럭 생성부(120)와 내부 클럭 생성부(130) 모두 제거되고 외부 입력 클럭(EXTERNAL_CLOCK)이 직접 클럭제어부(140)에 제공될 수도 있다.
도 7은 본 발명의 일시예에 따라 도 4에 도시된 다수의 슬레이브칩의 구체적인 구성을 나타내는 회로도이다.
도 7에 도시된 바와 같이, 다수의 슬레이브칩들(200)은 각각 슬레이브 커맨드 제어부(220), 슬레이브 래치부(230), 슬레이브 선택부(240) 및 슬레이브 비교부(250)를 포함한다.
슬레이브 커맨드 제어부(220)는 래치 인에이블 신호(ENABLE_P), 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 수신하며, 수신된래치 인에이블 신호(ENABLE_P), 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 상위 슬레이브칩에서 사용될 상위 래치 인에이블 신호(ENABLE_PN) 및 카운터 코드 정보의 래치를 위한 래치 신호(LATCH) 및 인버터된 래치 신호(LATCHB)를 생성한다.
도 8은 도 7에 도시된 슬레이브 커맨드 제어부(220)의 상세 회로도이다.
도 8을 참조하면, 슬레이브 커맨드 제어부(220)는 상위 래치 인에이블 신호 생성블럭(222) 및 래치 생성블럭(224)을 포함한다.
상위 래치 인에이블 신호 생성블럭(222)은 직렬연결된 제1 전송라인(L1)을 통해 마스터칩(100)으로부터 래치 인에이블 신호(ENABLE_P)를 수신하고, 병렬연결된 제2 전송라인(L2)을 통해 마스터칩(100)으로부터 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 수신한다.
상위 래치 인에이블 신호 생성블럭(222)은 수신된 래치 인에이블 신호(ENABLE_P), 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 상위 슬레이브칩에서 사용될 상위 래치 인에이블 신호(ENABLE_PN)을 생성하여 상위 슬레이브칩(200_N) 및 래치 생성블럭(224)에 전송한다.
래치 생성블럭(224)은 수신된 상위 래치 인에이블 신호(ENABLE_PN) 및 구동클럭(CLOCKN)를 이용하여 카운터 코드 정보의 래치를 위한 래치 신호(LATCH) 및 인버터된 래치 신호(LATCHB)를 생성하여 슬레이브 래치부(230)에 제공한다.
이때, 상기 래치 신호(LATCH)는 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 초기화되고 유지된다.
도 7에 도시된 바와 같이, 슬레이브 래치부(230)는 마스터칩(100)으로부터 카운터 코드 정보(COUNT0, COUNT1, COUNT2) 및 시작신호(CLOCK_SETB)를 수신하고, 상기 슬레이브 커맨드 제어부(220)로부터 래치 신호(LATCH) 및 인버터된 래치 신호(LATCHB)를 수신한다.
도 9는 도 7에 도시된 슬레이브 래치부의 상세 회로도이다.
도 9를 참조하면, 슬레이브 래치부(230)는 래치신호(LATCH), 인버터된 래치 신호(LATCHB) 및 시작신호(CLOCK_SETB)에 응답하여 수신된 카운터 코드 정보(COUNT0, COUNT1, COUNT2)를 래치하고, 래치된 카운터 코드 정보를 이용하여 각 슬레이브칩에서 아이디로 사용되는 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)을 생성하여 슬레이브 비교부에 제공한다.
도 7에 도시된 바와 같이, 슬레이브 비교부(250)는 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M) 및 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)을 수신하여 비교하고, 비교 결과가 일치하는 경우에는, 슬레이브 구동신호(SALVE)를 생성한다.
도 10은 도 7에 도시된 슬레이브 비교부의 상세 회로도이다.
도 10을 참조하면, 슬레이브 비교부(250)는 슬레이브 비교블럭(252) 및 슬레이브 구동신호 출력블럭(254)를 포함한다.
슬레이브 비교블럭은(252)은 마스터칩(100)으로부터 특정 슬레이브를 선택하기 위한 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M) 및 상기 슬레이브 래치부(230)로부터 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)을 수신하고 그 비교 결과(SLAVE0, SLAVE1, SLAVE2)를 슬레이브 구동신호 출력블럭(254)에 제공한다.
슬레이브 구동신호 출력블럭(254)은 슬레이브 비교블럭(252)에서의 비교 결과를 수신하고, 비교 결과가 일치하는 경우에는, 해당되는 슬레이브칩(200)의 송신기(Transceiver) 및 수신기(receiver)를 구동하는 슬레이브 구동신호(SLAVE)를 해당되는 슬레이브칩(200)의 송신기(Transceiver) 및 수신기(receiver)에 제공하여 이를 구동하므로써 마스터칩(100)과 해당 슬레이브칩(200)간에 데이터를 송수신하도록 한다.
도 11은 본 발명의 다른 실시예에 따라 도 4에 도시된 다수의 슬레이브칩의 구체적인 구성을 나타내는 회로도이다.
도 11에 도시된 바와 같이, 다수의 슬레이브칩들(200)은 각각 슬레이브 퓨즈부(210), 슬레이브 커맨드 제어부(220-1), 슬레이브 래치부(230-1), 슬레이브 선택부(240) 및 슬레이브 비교부(250-1)를 포함한다.
슬레이브 퓨즈부(210)는 적층된 슬레이브칩들(200) 중에서 에러가 나거나 죽은(dead) 슬레이브칩이 있을 경우에, 전기적 퓨즈(electrical fuse)를 이용하여 해당 슬레이브칩을 바이패스(bypass)시켜 해당 슬레이브칩에 대한 정보가 전달되지 않도록 하는 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 생성한다.
슬레이브 퓨즈부(210)는 생성된 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 슬레이브 커맨드 제어부(220), 슬레이브 선택부(240) 및 슬레이브 비교부(250)에 제공하여 슬레이브 커맨드 제어부(220), 슬레이브 선택부(240) 및 슬레이브 비교부(250)를 제어한다.
즉, 복수개의 슬레이브칩이 적층될 때, 적층 된 슬레이브칩들 중 일부에서 에러가 나거나 죽은(dead) 경우 모든 슬레이브칩들을 함께 폐기해야하는 것을 피하기 위해 정상적으로 동작하는 적층된 슬레이브칩들에게만 ID를 부여하는 동작이 실행되도록 한다.
한편, 다른 실시예에서는 프로그램을 통하여 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 생성할 수도 있다.
슬레이브 커맨드 제어부(220-1)는 직렬연결된 제1 전송라인(L1)을 통해 마스터칩(100)으로부터 래치 인에이블 신호(ENABLE_P)를 수신하고, 병렬연결된 제2 전송라인(L2)을 통해 마스터칩(100)으로부터 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 수신하며, 상기 슬레이브 퓨즈부(210)로부터 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 수신한다.
슬레이브 커맨드 제어부(220-1)는 수신된 래치 인에이블 신호(ENABLE_P), 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 상위 슬레이브칩에서 사용될 래치 인에이블 신호(ENABLE_PN)을 생성하여 상위 슬레이브칩(200_N)으로 전송한다.
슬레이브 커맨드 제어부(220-1)는 수신된 래치 인에이블 신호(ENABLE_P), 구동클럭(CLOCKN), 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 카운터 코드 정보의 래치를 위한 래치 신호(LATCH) 및 인버터된 래치 신호(LATCHB)를 생성하여 슬레이브 래치부(230)에 제공한다.
이때, 상기 래치 신호(LATCH)는 시작신호(CLOCK_SETB) 및 종료신호(CLOCK_RESETB)를 이용하여 초기화되고 유지된다.
만약, 제1 슬레이브칩(200_1)이 죽은 상태인 경우에는, 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)의 상태값은 '000'이 되고, 이러한 슬레이브 퓨즈 신호들의 상태값에 따라 슬레이브 커맨드 제어부(220-1)는 상위 슬래이브칩(200_2)용 래치 인에이블 신호(ENABLE_PN)를 상위 슬레이브칩(200_2)에 전송함으로써 해당 카운트 코드 정보가 상위 슬레이브칩(200_2)에서 래치될 수 있도록 하며, 이와 동시에 슬레이브 비교부(250-1)가 슬레이브 구동신호(SLAVE)를 생성하지 않도록 제어된다.
또한, 슬레이브 래치부(230-1)는 마스터칩(100)으로부터 카운터 코드 정보(COUNT0, COUNT1, COUNT2) 및 시작신호(CLOCK_SETB)를 수신하고, 상기 슬레이브 커맨드 제어부(220-1)로부터 래치 신호(LATCH) 및 인버터된 래치 신호(LATCHB)를 수신한다.
슬레이브 래치부(230-1)는 래치신호(LATCH) 및 인버터된 래치 신호(LATCHB)에 응답하여 수신된 카운터 코드 정보(COUNT0, COUNT1, COUNT2)를 래치하고, 래치된 카운터 코드 정보를 이용하여 슬레이브칩(200)에서 아이디로 사용되는 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)을 생성하여 슬레이브 선택부(240)에 제공한다.
슬레이브 선택부(240)는 슬레이브 퓨즈부(210)로부터 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 수신하고, 슬레이브 래치부(230)로부터 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C)을 수신한다.
슬레이브 선택부(240)는 수신된 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)과 슬레이브 아이디 신호들(SLAVE0_C, SLAVE1_C, SLAVE2_C) 중에서 사용할 신호를 선택하여 선택된 신호를 슬레이브 선택 신호들(SLAVE0_S, SLAVE1_S, SLAVE2_S)로 출력한다.
이때, 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)은 해당 슬레이브칩(200)이 에러나거나 죽은 경우 뿐만 아니라 테스트 상태를 나타내는 정보를 포함하는 신호로서 사용될 수도 있다.
슬레이브 비교부(250-1)는 마스터칩(100)으로부터 특정 슬레이브를 선택하기 위한 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 수신하고, 상기 슬레이브 퓨즈부(210)로부터 슬레이브 퓨즈 신호들(SLAVE0_F, SLAVE1_F, SLAVE2_F)을 수신하며, 상기 슬레이브 선택부(240)로부터 슬레이브 선택 신호들(SLAVE0_S, SLAVE1_S, SLAVE2_S)을 수신한다.
슬레이브 비교부(250-1)는 수신된 슬레이브 선택 신호들(SLAVE0_S, SLAVE1_S, SLAVE2_S)과 슬레이브 어드레스 신호들(SLAVE0_M, SLAVE1_M, SLAVE2_M)을 비교하여 그 결과가 일치하는 경우에는 해당되는 슬레이브칩(200)의 송신기(Transceiver) 및 수신기(receiver)를 구동하는 슬레이브 구동신호(SALVE)를 생성하여 해당되는(비교 결과가 일치된) 슬레이브칩(200)의 송신기(Transceiver) 및 수신기(receiver)에 제공하여 이를 구동하므로써 마스터칩(100)과 해당 슬레이브칩(200)간에 데이터를 송수신하도록 한다.
도 12는 본 발명의 일 실시예에 따른 적층된 칩에 아이디를 부여하는 반도체 장치에서 제공되는 신호들의 타이밍을 나타내는 타이밍도이다.
예를들어, 만약, COUNT0=0,COUNT1=0, COUNT2=0 이면, ENABLE_P1신호가 하이 논리값(예를들면, 1)을 갖으며, 이에따라, 제1 슬레이브칩(200_1)이 선택되어 마스터칩(100)과 제1 슬레이브칩(200_1)이 데이터를 송수신하게 된다.
만약, COUNT0=1,COUNT1=0, COUNT2=0 이면, ENABLE_P2신호가 하이 논리값(예를들면, 1)을 갖으며, 이에따라, 제2 슬레이브칩(200_2)이 선택되어 마스터칩(100)과 제2 슬레이브칩(200_2)이 데이터를 송수신하게 된다.
상기와 같은 논리에 따라 제 2 내지 제 7 슬레이브칩이 마스터칩(100)과 데이터를 송수신하게 된다.
만약, COUNT0=1,COUNT1=1, COUNT2=1 인 경우에는, ENABLE_P8신호가 하이 논리값(예를들면, 1)을 갖으며, 이에따라, 제8 슬레이브칩(200_8)이 선택되어 마스터칩(100)과 제8 슬레이브칩(200_8)이 데이터를 송수신하게 된다.
한편, 상기 실시예에서는 다수의 슬레이브칩에 아이디를 부여하는 반도체 장치를 일예로 설명하였으나, 다른 실시예에서는 마스터칩을 제1 반도체칩으로 설정하고, 다수의 슬레이브칩을 다수의 제2 반도체로 설정하는 시스템에도 적용될 수 있다.
또한, 다른 실시예에서는, 오토 리프레쉬(AUTO REFRESH)나 셀프 리프레쉬(SELF REFRESH)를 적층된 각 슬레이브칩에 적용할 수도 있다.
본 발명은 메모리 소자에서 TSV를 이용하여 다수의 반도체칩을 3차원으로 적층하고, 적층된 반도체칩들에 아이디를 부여하는 모든 경우에 적용될 수 있으며, 특히, 3DS에도 적용될 수 있다.
또한, 마스터칩과 다수의 슬레이브칩간의 직렬연결된 제1 선로 및 병렬연결된 제2 선로를 이용하여 다수의 슬레이브칩에 아이디를 부여하는 시스템에 적용될 수 있다.
100: 마스터칩
110: 슬레이브 제어부
120: 외부 클럭 생성부
130: 내부 클럭 생성부
140: 클럭 선택부
150: 클럭 구동부
160: 커맨드 제어부
200: 슬레이브칩
210: 슬레이브 퓨즈부
220, 220-1: 슬레이브 커맨드 제어부
230, 230-1: 슬레이브 래치부
240: 슬레이브 선택부
250, 250-1: 슬레이브 비교부

Claims (42)

  1. 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 카운터 코드를 생성하고, 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 제1 반도체칩; 및
    상기 제1 반도체칩으로부터 수신된 다수의 카운터 코드를 소정의 지연시간 동안 래치하여 독립적인 ID를 부여하고, 래치된 카운터 코드와 상기 제1 반도체칩으로부터 수신된 상기 슬레이브 어드레스 신호를 비교하여 그 결과에 따라 반도체 칩 관통라인을 통해 마스터칩과 데이터를 송수신하는 다수의 제2 반도체칩을 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  2. 제 1항에 있어서,
    상기 제1 반도체칩은 상기 다수의 제2 반도체칩에 대응되는 상기 다수의 카운터 코드들을 상기 다수의 제2 반도체칩에서 래치하기 위한 래치 인에이블신호를 반도체 칩 관통라인을 통해 제1 반도체칩과 다수의 제2 반도체칩들간에 직렬로 연결된 제1 전송라인을 경유하여 제2 반도체칩에 전송하는 적층된 칩들에 아이디를 부여하는 시스템.
  3. 제 1항에 있어서,
    상기 제1 반도체칩은 내부 클럭 또는 외부 입력 클력을 1/N배로 주파수를 감소시킨 구동클럭, 상기 다수의 카운터 코드들 및 다수의 명령신호들을 반도체 칩 관통라인을 통해 상기 제1 반도체칩과 상기 다수의 제2 반도체칩들간에 병렬 연결된 제2 전송라인들을 경유하여 제2 반도체칩에 전송하는 적층된 칩들에 아이디를 부여하는 시스템.
  4. 제 3항에 있어서,
    상기 다수의 명령신호들은 시작신호, 종료신호 및 슬레이브 어드레스 신호들을 포함하되, 상기 시작신호는 상기 다수의 제2 반도체칩에 아이디(ID)부여를 시작한다는 정보를 갖고, 상기 종료신호는 상기 다수의 제2 반도체칩에 아이디(ID)부여를 완료했다는 정보를 갖으며, 상기 슬레이브 어드레시 신호들은 특정 제2 반도체 칩에 억세스하도록 부호화된 어드레스 신호를 외부 입력 클럭 또는 내부클럭에 동기화하여 생성되는 적층된 칩들에 아이디를 부여하는 시스템.
  5. 제 4항에 있어서,
    상기 시작신호는 외부 입력 클럭이나 내부 클럭을 제어하여 상기 다수의 제2 반도체칩에 아이디를 부여하는 동작시에 필요한 구동클럭을 생성함과 동시에 상기 다수의 제2 반도체칩에 전송되어 이전에 래치된 카운터 코드를 초기화하는 적층된 칩들에 아이디를 부여하는 시스템.
  6. 제 1항에 있어서,
    상기 다수의 제2 반도체칩에 독립적인 아이디를 부여하는 동작은 외부 전원을 인가하는 전원인가동작이 완료되는 시점과, 리셋동작이 완료된 후에 이 동작들을 감지하여 자동으로 수행하게 되거나, 필요한 시점에 명령이 인가되면 동작이 수행되도록 하는 적층된 칩들에 아이디를 부여하는 시스템.
  7. 제 1항에 있어서,
    상기 제1 반도체는 테스트 모드 및 전기적 퓨즈를 사용하여 패키지상태에서 프로그램을 통하여 그 동작을 처리하는 적층된 칩들에 아이디를 부여하는 시스템.
  8. 제 1항에 있어서,
    상기 제1 반도체는,
    외부로부터 외부 입력 클럭, 어드레스 및 커맨드를 수신하고, 수신된 외부 입력 클럭에 응답하여 수신된 어드레스 및 커맨드를 버퍼 및 래치하는 슬레이브 제어부;
    외부로부터 수신된 외부 입력 클럭을 이용하여 상기 다수의 제2 반도체칩에 ID를 부여하는 동작시에 필요한 구동클럭을 생성하는 클럭 구동부; 및
    상기 클럭 구동부로부터 구동클럭을 수신하고, 인에이블 신호에 응답하여 상기 다수의 제2 반도체칩에 아이디를 부여하는 데에 필요한 래치 인에이블 신호를 생성하며, 생성된 래치 인에이블 신호를 상기 클럭 구동부 및 상기 다수의 제2 반도체칩에 제공하는 커맨드 제어부를 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  9. 제 1항에 있어서,
    상기 제1 반도체칩은,
    외부로부터 외부 입력 클럭, 어드레스 및 커맨드를 수신하고, 수신된 외부 입력 클럭에 응답하여 수신된 어드레스 및 커맨드를 버퍼 및 래치하는 슬레이브 제어부;
    외부 입력 클럭을 수신하고 이를 이용하여 외부클럭을 생성하는 외부 클럭 생성부;
    외부 입력 클럭을 수신하고 이를 이용하여 내부클럭을 생성하는 내부 클럭 생성부;
    상기 외부 클럭 생성부로부터 외부 클럭을 수신하고, 상기 내부 클럭 생성부로부터 내부 클럭을 수신하며, 수신된 외부 클럭과 내부 클럭 중에서 사용할 클럭을 결정하여 선택된 클럭을 출력하는 클럭 제어부;
    상기 클럭 제어부에서 출력된 클럭을 이용하여 제2 반도체칩에 ID를 부여하는 동작시에 필요한 구동클럭을 생성하는 클럭 구동부; 및
    상기 클럭 구동부로부터 구동클럭을 수신하고, 인에이블 신호에 응답하여 상기 다수의 제2 반도체칩에 아이디를 부여하는 데에 필요한 래치 인에이블 신호를 생성하며, 생성된 래치 인에이블 신호를 상기 클럭 구동부 및 상기 다수의 제2 반도체칩에 제공하는 커맨드 제어부를 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  10. 제 9항에 있어서,
    상기 슬레이브 제어부는 상기 래치된 어드레스 및 커맨드를 이용하여 특정 슬레이브를 선택하기 위한 슬레이브 어드레스 신호들을 외부 입력 클럭에 동기되도록 생성하며, 상기 생성된 슬레이브 어드레스 신호들을 상기 다수의 제2 반도체칩에 제공하는 적층된 칩들에 아이디를 부여하는 시스템.
  11. 제 9항에 있어서,
    상기 슬레이브 제어부는,
    외부 입력 클럭, 어드레스, 인버터된 외부 입력 클럭 및 인버터된 어드레스를 이용하여 래치된 어드레스를 생하는 래치블럭; 및
    상기 래치블럭으로부터 래치된 어드레스를 수신하고, 외부로부터 커맨드를 수신하며, 수신된 커맨드에 응답하여 외부 입력 클럭에 동기되도록 슬레이브 어드레스 신호들을 생성하고, 생성된 슬레이브 어드레스 신호들을 상기 다수의 제2 반도체칩에 제공하는 슬레이브 어드레스 신호 생성블럭을 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  12. 제 9항에 있어서,
    상기 클럭 구동부는,
    상기 클럭 제어부에서 출력된 클럭을 이용하여 1/N배로 주파수 감소된 구동클럭을 생성하고, 생성된 구동클럭을 상기 커맨드 제어부 및 상기 다수의 제2 반도체칩에 제공하는 클럭 분배부; 및
    상기 클럭 분배부로부터 구동클럭을 수신하고, 상기 커맨드 제어부로부터 클럭에 동기된 래치 인에이블신호를 수신하며, 수신된 구동클럭 및 래치 인에이블신호를 이용하여 카운터 코드 정보를 생성하는 클럭 카운터부를 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  13. 제 1항에 있어서,
    상기 다수의 제2 반도체칩 각각은,
    상기 제1 반도체칩으로부터 수신된 래치 인에이블 신호, 구동클럭, 시작신호 및 종료신호를 이용하여 상위 제2 반도체칩에서 사용될 상위 래치 인에이블 신호, 카운터 코드 정보의 래치를 위한 래치 신호 및 인버터된 래치 신호를 생성하는 슬레이브 커맨드 제어부;
    래치 신호 및 인버터된 래치 신호에 응답하여 카운터 코드 정보를 래치하고, 래치된 카운터 코드 정보를 이용하여 각 제2 반도체칩에서 아이디로 사용되는 슬레이브 아이디 신호들을 생성하는 슬레이브 래치부; 및
    상기 제1 반도체칩으로부터 특정 제2 반도체를 선택하기 위한 슬레이브 어드레스 신호들을 수신하고 상기 슬레이브 래치부로부터 슬레이브 아이디 신호들을 수신하여 비교하고, 비교 결과에 따라 슬레이브 구동신호를 생성하는 슬레이브 비교부를 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  14. 제 13항에 있어서,
    상기 슬레이브 커맨드 제어부는,
    상기 제1 반도체칩으로부터 직렬연결된 제1 전송라인을 통해 래치 인에이블 신호를 수신하고, 병렬연결된 제2 전송라인을 통해 구동클럭, 시작신호 및 종료신호를 수신하며, 이를 이용하여 상기 상위 래치 인에이블 신호를 생성하고 상위 반도체칩에 전송하는 상위 래치 인에이블 신호 생성블럭; 및
    상기 상위 래치 인에이블 신호 생성블럭으로부터 상기 상위 래치 인에이블 신호를 수신하고, 상기 제1 반도체로부터 구동클럭를 수신하며, 수신된 상위 래치 인에이블 신호 및 구동클럭을 이용하여 상기 래치 신호 및 인버터된 래치 신호를 생성하고 상기 슬레이브 래치부에 제공하는 래치 생성블럭을 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  15. 제 13항에 있어서,
    상기 슬레이브 비교부는,
    상기 슬레이브 어드레스 신호들 및 상기 슬레이브 아이디 신호를 비교하고, 그 비교 결과를 출력하는 슬레이브 비교블럭; 및
    상기 슬레이브 비교블럭에서 출력된 비교 결과가 일치하는 경우에는, 해당되는 제2 반도체칩의 송신기 및 수신기를 구동하는 슬레이브 구동신호를 해당되는 제2 반도체칩의 송신기 및 수신기에 제공하고 이를 구동하므로써 상기 제1 반도체칩과 해당 제2 반도체칩간에 데이터를 송수신하도록 하는 슬레이브 구동신호 출력블럭을 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  16. 제 1항에 있어서,
    상기 다수의 제2 반도체칩들 각각은,
    상기 다수의 제2 반도체칩들 중에서 에러가 나거나 죽은 제2 반도체칩이 있는 경우에, 해당 제2 반도체칩을 바이패스시켜 해당 제2 반도체칩에 대한 정보가 전달되지 않도록 하는 슬레이브 퓨즈 신호들을 생성하는 슬레이브 퓨즈부;
    상기 제1 반도체칩으로부터 수신된 래치 인에이블 신호, 구동클럭, 시작신호 및 종료신호를 이용하여 상위 제2 반도체칩에서 사용될 상위 래치 인에이블 신호, 카운터 코드 정보의 래치를 위한 래치 신호 및 인버터된 래치 신호를 생성하는 슬레이브 커맨드 제어부;
    래치 신호 및 인버터된 래치 신호에 응답하여 카운터 코드 정보를 래치하고, 래치된 카운터 코드 정보를 이용하여 각 제2 반도체칩에서 아이디로 사용되는 슬레이브 아이디 신호들을 생성하는 슬레이브 래치부;
    상기 슬레이브 퓨즈부로부터 슬레이브 퓨즈 신호들을 수신하고, 상기 슬레이브 래치부로부터 슬레이브 아이디 신호들을 수신하며, 상기 수신된 슬레이브 퓨즈 신호들과 슬레이브 아이디 신호들 중에서 사용할 신호를 선택하여 선택된 신호를 슬레이브 선택 신호들로서 출력하는 슬레이브 선택부; 및
    상기 제1 반도체칩으로부터 특정 제2 반도체를 선택하기 위한 슬레이브 어드레스 신호들을 수신하고 상기 슬레이브 선택부로부터 슬레이브 선택 신호들을 수신하여 비교하고, 그 비교 결과에 따라 슬레이브 구동신호를 생성하는 슬레이브 비교부를 포함하는 적층된 칩들에 아이디를 부여하는 시스템.
  17. 제 16항에 있어서,
    상기 슬레이브 퓨즈부는 전기적 퓨즈 또는 프르그램에 의해 구동되며, 생성된 슬레이브 퓨즈 신호들을 상기 슬레이브 커맨드 제어부, 슬레이브 선택부 및 슬레이브 비교부에 제공하여 상기 슬레이브 커맨드 제어부, 슬레이브 선택부 및 슬레이브 비교부의 구동을 제어하는 적층된 칩들에 아이디를 부여하는 시스템.
  18. 제 16 청구항에 있어서,
    상기 슬레이브 비교부는 수신된 슬레이브 선택 신호들과 슬레이브 어드레스 신호들과의 비교 결과가 일치하는 경우에는, 해당되는 제2 반도체칩의 송신기 및 수신기를 구동하는 슬레이브 구동신호를 생성하고, 이를 해당되는 상기 제2 반도체칩의 송신기 및 수신기에 제공하여 구동하므로써 제1 반도체칩과 상기 제2 반도체칩간에 데이터를 송수신하도록 하는 적층된 칩들에 아이디를 부여하는 시스템.
  19. 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 카운터 코드를 생성하고, 슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 마스터칩; 및
    상기 마스터칩으로부터 수신된 다수의 카운터 코드를 이용하여 독립적인 아이디(ID)를 부여하는 다수의 슬레이브칩을 포함하되,
    상기 다수의 카운터 코드는 상기 다수의 슬레이브칩에 대응하여 생성되는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 다수의 슬레이브칩은 상기 다수의 수신된 카운터 코드를 래치하고, 다수의 래치된 카운터 코드와 상기 마스터칩으로부터 수신된 상기 슬레이브 어드레스 신호를 비교하고, 그 결과가 동일하면, 반도체 칩 관통라인을 통해 마스터칩과 데이터를 송수신하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  21. 제 19항에 있어서,
    상기 마스터칩은,
    외부로부터 외부 입력 클럭, 어드레스 및 커맨드를 수신하고, 수신된 외부 입력 클럭에 응답하여 수신된 어드레스 및 커맨드를 버퍼 및 래치하는 슬레이브 제어부;
    외부로부터 수신된 외부 입력 클럭을 이용하여 상기 다수의 슬레이브칩에 ID를 부여하는 동작시에 필요한 구동클럭을 생성하는 클럭 구동부; 및
    상기 클럭 구동부로부터 구동클럭을 수신하고, 인에이블 신호에 응답하여 상기 다수의 슬레이브칩에 아이디를 부여하는 데에 필요한 래치 인에이블 신호를 생성하며, 생성된 래치 인에이블 신호를 상기 클럭 구동부 및 상기 다수의 슬레이브칩에 제공하는 커맨드 제어부를 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 슬레이브 제어부는 상기 래치된 어드레스 및 커맨드를 이용하여 특정 슬레이브를 선택하기 위한 슬레이브 어드레스 신호들을 외부 입력 클럭에 동기되도록 생성하며, 상기 생성된 슬레이브 어드레스 신호들을 상기 다수의 슬레이브칩에 제공하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  23. 제 21항에 있어서,
    상기 슬레이브 제어부는,
    외부 입력 클럭, 어드레스, 인버터된 외부 입력 클럭 및 인버터된 어드레스를 이용하여 래치된 어드레스를 생하는 래치블럭; 및
    상기 래치블럭으로부터 래치된 어드레스를 수신하고, 외부로부터 커맨드를 수신하며, 수신된 커맨드에 응답하여
    외부 입력 클럭에 동기되도록 슬레이브 어드레스 신호들을 생성하고, 생성된 슬레이브 어드레스 신호들을 상기 다수의 슬레이브칩에 제공하는 슬레이브 어드레스 신호 생성블럭을 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  24. 제 21항에 있어서,
    상기 클럭 구동부는,
    상기 클럭 제어부에서 출력된 클럭을 이용하여 1/N배로 주파수 감소된 구동클럭을 생성하고, 생성된 구동클럭을 상기 커맨드 제어부 및 상기 다수의 슬레이브칩에 제공하는 클럭 분배부; 및
    상기 클럭 분배부로부터 구동클럭을 수신하고, 상기 커맨드 제어부로부터 클럭에 동기된 래치 인에이블신호를 수신하며, 수신된 구동클럭 및 래치 인에이블신호를 이용하여 카운터 코드 정보를 생성하는 클럭 카운터부를 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  25. 제 21항에 있어서,
    상기 마스터칩은,
    외부 입력 클럭을 수신하고 이를 이용하여 외부클럭을 생성하는 외부 클럭 생성부; 및
    외부 입력 클럭을 수신하고 이를 이용하여 내부클럭을 생성하는 내부 클럭 생성부을 더포함하되,
    상기 클럭 제어부는 상기 외부 클럭 생성부로부터 외부 클럭을 수신하고, 상기 내부 클럭 생성부로부터 내부 클럭을 수신하며, 수신된 외부 클럭과 내부 클럭 중에서 사용할 클럭을 결정하여 선택된 클럭을 출력하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  26. 제 19항에 있어서,
    상기 다수의 슬레이브칩 각각은,
    상기 마스터칩으로부터 수신된 래치 인에이블 신호, 구동클럭, 시작신호 및 종료신호를 이용하여 상위 슬레이브칩에서 사용될 상위 래치 인에이블 신호, 카운터 코드 정보의 래치를 위한 래치 신호 및 인버터된 래치 신호를 생성하는 슬레이브 커맨드 제어부;
    래치 신호 및 인버터된 래치 신호에 응답하여 카운터 코드 정보를 래치하고, 래치된 카운터 코드 정보를 이용하여 각 슬레이브칩에서 아이디로 사용되는 슬레이브 아이디 신호들을 생성하는 슬레이브 래치부; 및
    상기 마스터칩으로부터 특정 슬레이브칩을 선택하기 위한 슬레이브 어드레스 신호들을 수신하고 상기 슬레이브 래치부로부터 슬레이브 아이디 신호들을 수신하여 비교하며, 비교 결과에 따라 슬레이브 구동신호를 생성하는 슬레이브 비교부를 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  27. 제 26항에 있어서,
    상기 슬레이브 커맨드 제어부는,
    상기 마스터칩으로부터 직렬연결된 제1 전송라인을 통해 래치 인에이블 신호를 수신하고, 병렬연결된 제2 전송라인을 통해 구동클럭, 시작신호 및 종료신호를 수신하며, 이를 이용하여 상기 상위 래치 인에이블 신호를 생성하고 상위 슬레이브칩에 전송하는 상위 래치 인에이블 신호 생성블럭; 및
    상기 상위 래치 인에이블 신호 생성블럭으로부터 상기 상위 래치 인에이블 신호를 수신하고, 상기 제1 반도체로부터 구동클럭를 수신하며, 수신된 상위 래치 인에이블 신호 및 구동클럭을 이용하여 상기 래치 신호 및 인버터된 래치 신호를 생성하고 상기 슬레이브 래치부에 제공하는 래치 생성블럭을 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  28. 제 26항에 있어서,
    상기 슬레이브 비교부는,
    상기 슬레이브 어드레스 신호들 및 상기 슬레이브 아이디 신호를 비교하고, 그 비교 결과를 출력하는 슬레이브 비교블럭; 및
    상기 슬레이브 비교블럭에서 출력된 비교 결과가 일치하는 경우에는, 해당되는 슬레이브칩의 송신기 및 수신기를 구동하는 슬레이브 구동신호를 해당되는 슬레이브칩의 송신기 및 수신기에 제공하고 이를 구동하므로써 상기 마스터칩과 해당 슬레이브칩간에 데이터를 송수신하도록 하는 슬레이브 구동신호 출력블럭을 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  29. 제 19항에 있어서,
    상기 다수의 슬레이브칩 각각은,
    상기 다수의 슬레이브칩들 중에서 에러가 나거나 죽은 슬레이브칩이 있는 경우에, 해당 슬레이브칩을 바이패스시켜 해당 슬레이브칩에 대한 정보가 전달되지 않도록 하는 슬레이브 퓨즈 신호들을 생성하는 슬레이브 퓨즈부;
    상기 마스터칩으로부터 수신된 래치 인에이블 신호, 구동클럭, 시작신호 및 종료신호를 이용하여 상위 슬레이브칩에서 사용될 상위 래치 인에이블 신호, 카운터 코드 정보의 래치를 위한 래치 신호 및 인버터된 래치 신호를 생성하는 슬레이브 커맨드 제어부;
    래치 신호 및 인버터된 래치 신호에 응답하여 카운터 코드 정보를 래치하고, 래치된 카운터 코드 정보를 이용하여 각 슬레이브칩에서 아이디로 사용되는 슬레이브 아이디 신호들을 생성하는 슬레이브 래치부;
    상기 슬레이브 퓨즈부로부터 슬레이브 퓨즈 신호들을 수신하고, 상기 슬레이브 래치부로부터 슬레이브 아이디 신호들을 수신하며, 상기 수신된 슬레이브 퓨즈 신호들과 슬레이브 아이디 신호들 중에서 사용할 신호를 선택하여 선택된 신호를 슬레이브 선택 신호들로서 출력하는 슬레이브 선택부; 및
    상기 마스터칩으로부터 특정 슬레이브칩을 선택하기 위한 슬레이브 어드레스 신호들을 수신하고 상기 슬레이브 선택부로부터 슬레이브 선택 신호들을 수신하여 비교하고, 그 비교 결과에 따라 슬레이브 구동신호를 생성하는 슬레이브 비교부를 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  30. 제 29항에 있어서,
    상기 슬레이브 퓨즈부는 전기적 퓨즈 또는 프르그램에 의해 구동되며, 생성된 슬레이브 퓨즈 신호들을 상기 슬레이브 커맨드 제어부, 슬레이브 선택부 및 슬레이브 비교부에 제공하여 상기 슬레이브 커맨드 제어부, 슬레이브 선택부 및 슬레이브 비교부의 구동을 제어하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  31. 제 29항에 있어서,
    상기 슬레이브 비교부는 수신된 슬레이브 선택 신호들과 슬레이브 어드레스 신호들과의 비교 결과가 일치하는 경우에, 해당되는 슬레이브칩의 송신기 및 수신기를 구동하는 슬레이브 구동신호를 생성하고, 이를 해당되는 상기 슬레이브칩의 송신기 및 수신기에 제공하여 구동하므로써 상기 마스터칩과 상기 슬레이브칩간에 데이터를 송수신하도록 하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  32. 제 19항에 있어서,
    상기 마스터칩은 상기 다수의 슬레이브칩에 대응되는 상기 다수의 카운터 코드들을 상기 다수의 슬레이브칩에서 래치하기 위한 래치 인에이블신호를 반도체 칩 관통라인을 통해 마스터칩과 상기 다수의 슬레이브칩간에 직렬로 연결된 제1 전송라인을 경유하여 상기 다수의 슬레이브칩에 전송하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  33. 제 19항에 있어서,
    상기 마스터칩은 내부 클럭 또는 외부 입력 클력을 1/N배로 주파수를 감소시킨 구동클럭, 상기 다수의 카운터 코드들 및 다수의 명령신호들을 반도체 칩 관통라인을 통해 상기 마스터칩과 상기 다수의 슬레이브칩간에 병렬 연결된 제2 전송라인들을 경유하여 상기 다수의 슬레이브칩에 전송하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  34. 제 33항에 있어서,
    상기 다수의 명령신호들은 시작신호, 종료신호 및 슬레이브 어드레스 신호들을 포함하되, 상기 시작신호는 상기 다수의 슬레이브칩에 아이디(ID)부여를 시작한다는 정보를 갖고, 상기 종료신호는 상기 다수의 슬레이브칩에 아이디(ID)부여를 완료했다는 정보를 갖으며, 상기 슬레이브 어드레시 신호들은 특정 슬레이브칩에 억세스하도록 부호화된 어드레스 신호를 외부 입력 클럭 또는 내부클럭에 동기화하여 생성되는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  35. 제 34항에 있어서,
    상기 시작신호는 외부 입력 클럭이나 내부 클럭을 제어하여 상기 다수의 슬레이브칩에 아이디를 부여하는 동작시에 필요한 구동클럭을 생성함과 동시에 상기 다수의 슬레이브칩에 전송되어 이전에 래치된 카운터 코드를 초기화하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  36. 다수의 카운터 코드들을 상기 다수의 슬레이브칩에서 래치하기 위한 래치 인에이블신호를 직렬연결된 제1 전송라인을 경유하여 반도체 칩 관통라인을 통해 전송하는 마스터칩; 및
    상기 다수의 카운터 코드들 및 상기 다수의 슬레이브칩에 아이디를 부여하는 데에 필요한 다수의 명령신호들을 병렬연결된 제2 전송라인을 경유하여 반도체 칩 관통라인을 통해 전송하는 슬레이브칩을 포함하는 적층된 칩들에 아이디를 부여하는 반도체 장치.
  37. 내부 클럭 또는 외부 입력 클럭을 이용하여 다수의 슬레이브칩에 대응하는 다수의 카운터 코드를 생성하는 제1 단계;
    슬레이브 어드레스 신호와 상기 다수의 카운터 코드를 반도체 칩 관통라인을 통해 전송하는 제2 단계; 및
    상기 제2 단계에서 전송된 다수의 카운터 코드를 이용하여 독립적인 아이디(ID)를 상기 다수의 슬레이브칩에 각각 부여하는 제3 단계를 포함하는 적층된 칩들에 아이디를 부여하는 방법.
  38. 제 37항에 있어서,
    상기 수신된 카운터 코드를 래치하고, 래치된 카운터 코드와 상기 수신된 슬레이브 어드레스 신호를 비교하여 그 결과가 동일하면, 반도체 칩 관통라인을 통해 마스터칩과 다수의 슬레이브칩간에 데이터를 송수신하는 제4 단계를 더 포함하는 적층된 칩들에 아이디를 부여하는 방법.
  39. 제 38항에 있어서,
    상기 제2 단계에서는, 상기 다수의 카운터 코드들을 상기 다수의 슬레이브칩에서 래치하기 위한 래치 인에이블신호를 반도체 칩 관통라인을 통해 마스터칩과 상기 다수의 슬레이브칩간에 직렬로 연결된 제1 전송라인을 경유하여 상기 다수의 슬레이브칩에 전송하는 적층된 칩들에 아이디를 부여하는 방법.
  40. 제 38항에 있어서,
    상기 제2 단계에서는, 내부 클럭 또는 외부 입력 클력을 1/N배로 주파수를 감소시킨 구동클럭, 상기 다수의 카운터 코드들 및 다수의 명령신호들을 반도체 칩 관통라인을 통해 상기 마스터칩과 상기 다수의 슬레이브칩간에 병렬 연결된 제2 전송라인들을 경유하여 상기 다수의 슬레이브칩에 전송하는 적층된 칩들에 아이디를 부여하는 방법.
  41. 제 40항에 있어서,
    상기 다수의 명령신호들은 시작신호, 종료신호 및 슬레이브 어드레스 신호들을 포함하되, 상기 시작신호는 상기 다수의 슬레이브칩에 아이디(ID)부여를 시작한다는 정보를 갖고, 상기 종료신호는 상기 다수의 슬레이브칩에 아이디(ID)부여를 완료했다는 정보를 갖으며, 상기 슬레이브 어드레시 신호들은 특정 슬레이브칩에 억세스하도록 부호화된 어드레스 신호를 외부 입력 클럭 또는 내부클럭에 동기화하여 생성되는 적층된 칩들에 아이디를 부여하는 방법.
  42. 제 41항에 있어서,
    상기 시작신호는 외부 입력 클럭이나 내부 클럭을 제어하여 상기 다수의 슬레이브칩에 아이디를 부여하는 동작시에 필요한 구동클럭을 생성함과 동시에 상기 다수의 슬레이브칩에 전송되어 이전에 래치된 카운터 코드를 초기화하는 적층된 칩들에 아이디를 부여하는 방법.
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