CN102938398A - 智能电表核心模块的封装结构 - Google Patents

智能电表核心模块的封装结构 Download PDF

Info

Publication number
CN102938398A
CN102938398A CN2011102338146A CN201110233814A CN102938398A CN 102938398 A CN102938398 A CN 102938398A CN 2011102338146 A CN2011102338146 A CN 2011102338146A CN 201110233814 A CN201110233814 A CN 201110233814A CN 102938398 A CN102938398 A CN 102938398A
Authority
CN
China
Prior art keywords
chip
substrate
electric meter
intelligent electric
encapsulating structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011102338146A
Other languages
English (en)
Inventor
刘璟
谢伟东
李天石
田漪婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BEIJING TIANZHONGLEI INTELLIGENT TECHNOLOGY Co Ltd
Original Assignee
BEIJING TIANZHONGLEI INTELLIGENT TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BEIJING TIANZHONGLEI INTELLIGENT TECHNOLOGY Co Ltd filed Critical BEIJING TIANZHONGLEI INTELLIGENT TECHNOLOGY Co Ltd
Priority to CN2011102338146A priority Critical patent/CN102938398A/zh
Publication of CN102938398A publication Critical patent/CN102938398A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明公开了一种智能电表核心模块的封装结构，包括，基板；设置于基板表面上的复数个智能电表裸芯片；设置于基板表面用于实现电表功能的电子元器件；所述复数个用于智能电表的裸芯片与基板之间的电联接结构；覆盖所述复数个裸芯片以及电联接结构的保护层；形成与所述基板背面的BGA(Ball Grid Array)焊球阵列。本发明的结构紧凑，使得整个模块的面积和体积都大大减小。本发明还提供一种智能电表核心模块的封装方法。

Description

智能电表核心模块的封装结构
技术领域
本发明涉及芯片封装技术领域，特别涉及一种智能电表核心模块的封装结构。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统越做越小，集成度越来越高，功能越做越多，越来越强。
传统的智能电表模块，是将各个封装好的功能子电路最后通过相应的逻辑连接起来，这需要外接大量的布局布线来完成这一连接，从而会占据电路板上大量的面积，也增加走线难度。同时，由于电路板上的线路尺寸和过孔尺寸也过大，使整个系统的面积和体积也会跟着加大。这不但使得整个智能电表模块的封装结构尺寸过大，也使得制造成本上升。
传统的智能电表封装结构越来越无法满足人们对电子产品小型化、高集成度的要求。
发明内容
本发明提供一种智能电表核心模块的封装结构，以解决现有智能电表核心模块封装结构的上述问题。
本发明提供的一种智能电表核心模块的封装结构，包括，
基板；
设置于基板表面上的复数个用于智能电表的裸芯片和电子元器件；
所述复数个裸芯片和电子元器件与基板之间的电联接结构；
覆盖所述复数个裸芯片、电子元器件以及电联接结构的保护层；
形成与所述基板背面的BGA(Ball Grid Array)焊球阵列。
可选的，所述基板为化合物基板、陶瓷基板、硅基基板或玻璃中的一种。
可选的，所述基板至少为一层。
可选的，所述复数个裸芯片以平铺方式设置于基板表面；芯片与基板之间通过倒装焊或键合引线方式与基板上的引线焊盘电联接。
可选的，所述复数个裸芯片以堆叠方式设置于基板表面，相邻裸芯片之间设置有绝缘隔离层并通过过孔中的金属线或键合引线电联接；最下层的裸芯片通过倒装焊方式与基板电联接。
可选的，所述基板上至少形成一个裸芯片堆叠结构。
可选的，在所述基板上设置侧边具有台阶的下凹腔体；复数个裸芯片以堆叠方式设置于所述下凹腔体底部，堆叠在一起的相邻芯片之间设置有绝缘隔离层；每一所述的芯片通过键合引线与设置于下凹腔体侧边的台阶上的焊盘电联接。
可选的，在所述基板表面还通过平铺或堆叠方式设置有裸芯片。
可选的，所述每一个裸芯片外具有独立封装结构。
可选的，所述的裸芯片包括MCU芯片、485芯片、计量芯片、ESAM，存储器、逻辑电路和时钟芯片以及其他用于电表功能的芯片和电子元器件。
可选的，所述保护层为有机聚合物材料形成的塑封胶，其厚度和面积足以包覆基板表面上的复数个裸芯片和电联接结构。
可选的，所述BGA焊球阵列为钎料金属。
本发明还提供一种智能电表核心模块的封装结构，包括，
基板；
复数个嵌入基板内部的用于智能电表的裸芯片，且所述复数个裸芯片之间通过过孔电联接并与基板内部的引线层电联接‘
形成与所述基板背面的BGA(Ball Grid Array)焊球阵列。
本发明另外还提供一种智能电表核心模块的封装结构，包括，
柔性基板和复数个用于智能电表的裸芯片；
所述复数个裸芯片贴装在所述柔性基板的表面或背面预定位置，通过过微凸点阵列与该柔性基板的互连层电联接；
所述柔性基板折叠在一起，形成数个折叠层，并使所述的装贴于柔性基板上的裸芯片置于柔性基板折叠层之间。
与现有技术相比，本发明具有以下优点：本发明的智能电表核心模块的封装结构将电表系统中所用的各个不同大小尺寸型号的裸芯片，集成为一体，形成一个高密度，低损耗，低成本的小型电表模块，使得整个模块的面积和体积都大大减小；进一步的，本结构中电表模块中的各个芯片间的走线距离变短，更利于提高信号处理的速度，提高电表模块的性能。
此外，本发明的方法成本低且易于控制，便于大规模量产。
附图说明
图1为本发明的智能电表核心模块的封装结构的第一实施例的结构示意图；
图2为本发明的智能电表核心模块的封装结构的第二实施例的结构示意图；
图3为本发明的智能电表核心模块的封装结构的第三实施例的结构示意图；
图4为本发明的智能电表核心模块的封装结构的第四实施例的结构示意图；
图5为本发明的智能电表核心模块的封装结构的第五实施例的结构示意图；
图6为本发明的智能电表核心模块的封装结构的第六实施例的结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
下面结合附图对本发明的智能电表核心模块的封装结构的实施例进行详细描述。
图1为本发明的智能电表核心模块的封装结构的第一实施例的剖视图。请参看图1，本发明的实施例中，智能电表核心模块封装结构包括基板101，设置于基板101表面上预定位置的第一芯片105、第二芯片106、第三芯片107、第四芯片108和第五芯片109，还包括置于基板表面用于实现电表功能的电子元器件以及用于所述芯片、电子元件与基板101之间的电联接结构以及覆盖所述芯片以及电联接结构的保护层110、形成于基板背面的BGA(Ball Grid Array)焊球阵列102。
其中，所述基板101用于实现多芯片间逻辑连接并对所述芯片提供支撑。其可以是双层化合物印刷电路板。在所述基板101内部设置有一层以上的金属布线层，形成连接电路，其用以根据芯片间的逻辑关系实现相应的电器连接。所述基板101材质也可以塑料、陶瓷、玻璃以及硅基材料等。在所述基板101的背面设置有形成BGA阵列所需要的焊盘金属102，焊盘金属102也可以由铜、镍、金等材料中的一种或其合金构成。该焊盘金属102也与基板内部的电路相连通。
所述的芯片均为裸芯片。其中所述第一芯片105可为构成电表模块的MCU芯片，485芯片，计量芯片，ESAM，存储器，逻辑电路，时钟芯片等功能芯片其中的一种以及其他用于电表功能的芯片和电子元器件；第二芯片106可为构成电表模块中除第一芯片外的其他的芯片；第三芯片107可为构成电表模块中除第一、二芯片外的其他的芯片；第四芯片108可为构成电表模块中除第一、二、三芯片外的其他的芯片；第五芯片109，可为构成电表模块中除第一、二、三、四芯片外的其他的芯片。
所述第二芯片106、第三芯片107和第四芯片108通过引线104与基板101上焊盘相连接。引线104一端连接于芯片的焊盘上，另一端连接于基板101表面上分布于芯片周围的焊盘上，将芯片中的电路与基板101中的电路相连通。从而可实现不同芯片之间的电气连接，并实现预期的电表模块功能。引线104材料包括金、铜或者所述金或铜合金。
所述第一芯片105以及第五芯片109通过倒装焊结构中的微凸点阵列103与基板实现电联通。所述的引线104、微凸点阵列103构成芯片与基板之间的电联接结构。
所述保护层110设置于所述基板101表面上，用于保护基板101表面上的芯片以及芯片与基板101的电联接结构。本实施例中，所述保护层110为有机聚合材料形成的塑封胶，其厚度和面积足以包覆基板101表面的智能电表功能芯片和电联接结构。通过保护层110，可以为芯片以及电联接结构提供物理机械以及热力保护，增强整体结构的可靠性。当然，保护层110的材料并不限于所述的塑封胶，其还可以是其它能够实现保护功能以及提供物理强度的材质，这里不再一一列举。
在所述基板101的背面的焊盘金属102上形成有BGA焊球。复数个焊球形成焊球阵列。所述焊球阵列形成该电表模块封装结构与下一级母板连接的端口。BGA焊球主要成分可以为常见的钎料金属。
上述实施例的智能电表核心模块的封装结构将电表系统中所用的各个不同大小尺寸型号的裸芯片，通过集成为一体，形成一个高密度，低损耗，低成本的小型电表模块，使得整个模块的面积和体积都大大减小。进一步的，本结构中电表模块中的各个芯片间的走线距离变短，更利于提高信号处理的速度，提高电表模块的性能。
图2为本发明的智能电表核心模块的封装结构的第二实施例的剖视图。
请参看图2，本实施例中，智能电表核心模块的封装结构也包括基板101、设置于基板101上的复数个智能电表裸芯片、所述复数个用于智能电表的裸芯片与基板之间的电联接结构、覆盖所述复数个裸芯片以及电联接结构的保护层210以及形成与所述基板背面的BGA(Ball Grid Array)焊球阵列202。
与上述第一实施例所不同的是，本实施例中，用于智能电表的裸芯片为堆叠结构，具体如下：第一芯片205通过微凸点阵列203实现与基板101的电联接。第二芯片206和第三芯片207堆叠起来并设置于第一芯片205上预订位置，第二芯片207与第三芯片207和第一芯片205之间还设置有绝缘保护层211，绝缘保护层211用于实现不同芯片之间的物理隔离以及对位于上层的芯片提供支撑，并保证整个封装体的强度。第二芯片206和第三芯片207通过引线204实现与第一芯片205之间的电联接。第四芯片208和第五芯片209以和第二芯片106、第三芯片207同样的方式设置于第一芯片205上。
本实施例的其它方面可以与上述的实施例一相同，这这里不再赘述。
本实施例中仅仅以示意性的列举了芯片在基板101上的其中一种堆叠和电连接方式，其还可以有其它方式。在设计其它方式时需要考虑布线的串扰和辐射、震荡等影响以及热消耗和可靠性等方面。这里不再展开论述。
本实施例的结构具有与上述实施例一同样的积极效果。
图3为本发明的智能电表核心模块的封装结构的第三实施例的剖视图。
与上述的实施例二相同，本实施例中芯片也为堆叠结构，但是不同的是，本实施例中，复数个智能电表裸芯片堆叠之后设置于基板301上的下凹腔体中。如图3所示，第一芯片305、第二芯片306和第三芯片307由下向上依次堆叠，相连芯片之间设置绝缘隔离层。第一芯片305、第二芯片306和第三芯片307通过引线304与设置于下凹腔体侧边的台阶上的焊盘电联接。
本实施例中，在所述基板301表面还可以通过平铺方式或者堆叠方式设置裸芯片。如图3所示，第四芯片308和第五芯片309通过微凸点阵列与基板301实现电联接。
本实施例的其它方面与上述的实施例1相同，例如也包括保护层310和BGA焊球302，这里不再赘述。
本实施例的结构具有与上述实施例一同样的积极效果。
图4为本发明的智能电表核心模块的封装结构的第四实施例的剖视图
请参考图4，本实施例中，智能电表核心模块的封装结构包括基板401以及嵌入该基板401中的用于智能电表的裸芯片，分别为第一芯片405、第二芯片406、第三芯片407、第四芯片408和第五芯片409。所述芯片的类型和种类与上述的第一实施例相同。不同芯片之间通过过孔中的金属线403电联接。在基板301背面还设置有BGA焊球402。
本实施例的结构具有与上述实施例一同样的积极效果。
图5为本发明的智能电表核心模块的封装结构的第五实施例的剖视图。
请参考图5，本实施例中，智能电表核心模块的封装结构包括柔性基板501以及第一芯片505、第二芯片506、第三芯片507、第四芯片508和第五芯片509。所述芯片为用于智能电表的裸片。所述的第一芯片505、第二芯片506、第三芯片507、第四芯片508和第五芯片509贴装于所述柔性基板501的表面或背面预定位置，通过微凸点阵列与该柔性基板的互连层电联接。
所述柔性基板501折叠在一起，形成数个折叠层，并使所述装贴于柔性基板上的裸芯片置于所述的柔性基板501折叠层之间。在折叠层之间还填充有保护材料510，其一般为塑封胶或者底填材料。
在所述柔性基板501构成的封装体底部页设置有BGA焊球502。
本实施例的结构具有与上述实施例一同样的积极效果。
图6为本发明的智能电表核心模块的封装结构的第六实施例的剖视图。
本实施例中，与实施例二相同，智能电表核心模块的封装结构包括基板601以及设置于该基板上的芯片堆叠结构，如图6所示，第一芯片605、第二芯片606、第三芯片607依次堆叠，第四芯片608和第五芯片609设置于第三芯片607之上。相邻芯片之间设置隔离绝缘层603，并在整体堆叠结构最外面设置保护层。
本实施例中的具体的堆叠结构与上述的实施例二不同，而且本实施例中每一芯片外均具有独立的封装结构，在设置于基板601上之后相当于封装之后再封装。相邻芯片之间可以通过引线、过孔或者倒装焊等方式实现电联接，这里不再一一列举。
此外，本实施例中，基板601背面也设置有BGA焊球602。
本实施例的结构具有与上述实施例一同样的积极效果。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (14)

1.一种智能电表核心模块的封装结构，其特征在于包括，
基板；
设置于基板表面上的复数个用于智能电表的裸芯片和电子元器件；
所述复数个裸芯片和电子元器件与基板之间的电联接结构；
覆盖所述复数个裸芯片、电子元器件以及电联接结构的保护层；
形成于所述基板背面的BGA(Ball Grid Array)焊球阵列。
2.根据权利要求1所述的智能电表核心模块的封装结构，其特征在于，所述基板为化合物基板、陶瓷基板、硅基基板或玻璃中的一种。
3.根据权利要求1所述的智能电表核心模块的封装结构，其特征在于，所述基板至少为一层。
4.根据权利要求2所述的智能电表核心模块的封装结构，其特征在于，所述复数个裸芯片以平铺方式设置于基板表面；芯片与基板之间通过倒装焊或键合引线方式与基板上的引线焊盘电联接。
5.根据权利要求1所述的智能电表核心模块的封装结构，其特征在于，所述复数个裸芯片以堆叠方式设置于基板表面，相邻裸芯片之间设置有绝缘隔离层并通过过孔中的金属线或引线电联接；最下层的裸芯片通过倒装焊方式与基板电联接。
6.根据权利要求5所述的智能电表核心模块的封装结构，其特征在于，所述基板上至少形成一个裸芯片堆叠结构。
7.根据权利要求1所述的智能电表核心模块的封装结构，其特征在于，在所述基板上设置侧边具有台阶的下凹腔体；复数个裸芯片以堆叠方式设置于所述下凹腔体底部，堆叠在一起的相邻芯片之间设置有绝缘隔离层；每一所述的芯片通过键合引线与设置于下凹腔体侧边的台阶上的焊盘电联接。
8.根据权利要求7所述的智能电表核心模块的封装结构，其特征在于，在所述基板表面还通过平铺或堆叠方式设置有裸芯片。
9.根据权利要求1所述的智能电表核心模块的封装结构，其特征在于，所述每一个裸芯片外具有独立封装结构。
10.根据权利要求1至9任一所述的智能电表核心模块的封装结构，其特征在于，所述的裸芯片包括MCU芯片、485芯片、计量芯片、ESAM，存储器、逻辑电路和时钟芯片及其他用于实现电表功能的芯片或电子元器件。
11.根据权利要求1至9任一所述的智能电表核心模块的封装结构，其特征在于，所述保护层为有机聚合物材料形成的塑封胶，其厚度和面积足以包覆基板表面上的复数个裸芯片和电联接结构。
12.根据权利要求1至9任一所述的智能电表核心模块的封装结构，其特征在于，所述BGA焊球阵列为钎料金属。
13.一种智能电表核心模块的封装结构，其特征在于包括，
基板；
复数个嵌入基板内部的用于智能电表的裸芯片，且所述复数个裸芯片之间通过过孔电联接并与基板内部的引线层电联接；
形成与所述基板背面的BGA(Ball Grid Array)焊球阵列。
14.一种智能电表核心模块的封装结构，其特征在于包括，
柔性基板和复数个用于智能电表的裸芯片；
所述复数个裸芯片贴装在所述柔性基板的表面或背面预定位置，通过过微凸点阵列与该柔性基板的互连层电联接；
所述柔性基板折叠在一起，形成数个折叠层，并使所述的装贴于柔性基板上的裸芯片置于柔性基板折叠层之间。
CN2011102338146A 2011-08-16 2011-08-16 智能电表核心模块的封装结构 Pending CN102938398A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011102338146A CN102938398A (zh) 2011-08-16 2011-08-16 智能电表核心模块的封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011102338146A CN102938398A (zh) 2011-08-16 2011-08-16 智能电表核心模块的封装结构

Publications (1)

Publication Number Publication Date
CN102938398A true CN102938398A (zh) 2013-02-20

Family

ID=47697287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011102338146A Pending CN102938398A (zh) 2011-08-16 2011-08-16 智能电表核心模块的封装结构

Country Status (1)

Country Link
CN (1) CN102938398A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103546659A (zh) * 2013-10-31 2014-01-29 威海华菱光电股份有限公司 用于接触式图像传感器的光源单元和接触式图像传感器
CN111384609A (zh) * 2018-12-28 2020-07-07 中兴通讯股份有限公司 芯片与背板连接器互连装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135406A (ja) * 1996-11-01 1998-05-22 Nec Corp 半導体装置の実装構造
CN2711906Y (zh) * 2004-01-19 2005-07-20 上海集通数码科技有限责任公司 一种多芯片集成电路封装结构
CN2935472Y (zh) * 2006-08-02 2007-08-15 力成科技股份有限公司 球栅阵列封装结构
CN101330076B (zh) * 2007-06-20 2010-06-16 海力士半导体有限公司 穿透硅通道芯片堆叠封装
CN101315921B (zh) * 2007-05-30 2010-09-15 南茂科技股份有限公司 芯片堆栈封装结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135406A (ja) * 1996-11-01 1998-05-22 Nec Corp 半導体装置の実装構造
CN2711906Y (zh) * 2004-01-19 2005-07-20 上海集通数码科技有限责任公司 一种多芯片集成电路封装结构
CN2935472Y (zh) * 2006-08-02 2007-08-15 力成科技股份有限公司 球栅阵列封装结构
CN101315921B (zh) * 2007-05-30 2010-09-15 南茂科技股份有限公司 芯片堆栈封装结构及其制造方法
CN101330076B (zh) * 2007-06-20 2010-06-16 海力士半导体有限公司 穿透硅通道芯片堆叠封装

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103546659A (zh) * 2013-10-31 2014-01-29 威海华菱光电股份有限公司 用于接触式图像传感器的光源单元和接触式图像传感器
CN111384609A (zh) * 2018-12-28 2020-07-07 中兴通讯股份有限公司 芯片与背板连接器互连装置

Similar Documents

Publication Publication Date Title
CN107749411B (zh) 双面SiP的三维封装结构
US7446420B1 (en) Through silicon via chip stack package capable of facilitating chip selection during device operation
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
US7504717B2 (en) Semiconductor device
CN101847590B (zh) 多叠层多芯片封装在柔性电路基板上的方法及封装芯片组
CN208722864U (zh) 多层芯片基板及多功能芯片晶圆
CN101752327B (zh) 具有散热结构的半导体封装件
JP2009508324A6 (ja) マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法
CN102456677A (zh) 球栅阵列封装结构及其制造方法
CN102064159B (zh) 一种多模块封装组件
CN107768349A (zh) 双面SiP三维封装结构
CN212303661U (zh) 小型化高密度高效三维系统级封装电路
CN101477979B (zh) 多芯片封装体
US20130329374A1 (en) Pre-molded Cavity 3D Packaging Module with Layout
CN206179848U (zh) 一种PoP堆叠封装结构
CN102176450B (zh) 高密度系统级封装结构
CN102110672A (zh) 芯片堆叠封装结构及其制造方法
CN103227164A (zh) 半导体封装构造及其制造方法
CN203774293U (zh) 一种集成电路的3d封装结构
CN102937663B (zh) 智能电表核心模块的封装结构及封装方法
CN102938398A (zh) 智能电表核心模块的封装结构
CN102944709A (zh) 多芯片系统级封装技术实现的电表模块结构及其封装方法
CN1619812B (zh) 层叠型半导体器件
CN201994292U (zh) 高密度系统级封装结构
CN102157502B (zh) 系统级封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130220