KR20200051914A - 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법 - Google Patents

칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법 Download PDF

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Abstract

칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법이 개시된다. 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템은 관통 실리콘 비아(TSV)의 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받는 입력부 및 상기 입력부를 통해 입력된 TSV 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받고, 상기 입력된 정보들을 이용하여 TSV 초기 형상을 정의하고, 상기 TSV의 구리 결정립 성장률을 계산하고, 열팽창 기반 구리 결정립 탄성변형을 계산하고, 구리 결정립 소성변형을 계산하고, 상기 계산된 정보들을 바탕으로 상기 TSV의 구리돌출량을 예측하는 구리 돌출량 예측부를 포함한다.

Description

칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법{SYSTEM FOR PREDICTING COPPER PROTRUSION AMOUNT OF THROUGH SILICON VIA UNDER CHIP STACKING PROCESS, AND CONTROL METHOD THEREOF}
본 발명은 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법에 관한 것이다.
일반적으로, 관통 실리콘 비아(Through Silicon Via ; TSV) 기술은 실리콘 웨이퍼를 관통하는 미세 홀(via)을 형성한 후 홀 내부에 전도성 물질을 충전시켜 칩 내부에 직접 전기적 연결 통로를 확보하는 칩 스태킹 기술이다.
칩의 소형화가 가능하고 소비전력이 감소되며 신호전달이 빨라지는 장점이 있다. TSV에 충전하는 전도성 금속으로써 전기 전도도가 높고 가격이 저렴하며 기존의 금속 배선과의 정합성이 우수한 구리가 가장 널리 사용된다. 구리는 실리콘 기판보다 열팽창 계수가 6-7배의 높은 열팽창계수를 가지기 때문에 고온에 노출되었을 때 TSV에 충전된 구리가 실리콘 기판 위로 돌출되는 구리 펌핑(Cu pumping) 현상을 초래할 수 있다. 특히, 반도체 소자 공정 중 금속 배선 및 입출력 단자를 형성하는 벡 엔드 라인(Back End Of Line ; BEOL) 단계에서 화학기상증착법(Chemical Vapor Deposition ; CVD)이 고온에서 진행되기 때문에 구리 펌핑에 의해 새로 생성된 BEOL 층에 손상을 줄 수 있다.
대한민국 등록특허공보 제10-0871381호(2008.11.25.등록)
본 발명의 실시예는 칩 스태킹 공정에서 칩의 신뢰성 향상을 위해 시뮬레이션을 통해 관통 실리콘 비아의 구리 돌출량을 사전에 예측할 수 있는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 관통 실리콘 비아(TSV)의 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받는 입력부; 및 상기 입력부를 통해 입력된 TSV 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받고, 상기 입력된 정보들을 이용하여 TSV 초기 형상을 정의하고, 상기 TSV의 구리 결정립 성장률을 계산하고, 열팽창 기반 구리 결정립 탄성변형을 계산하고, 구리 결정립 소성변형을 계산하고, 상기 계산된 정보들을 바탕으로 상기 TSV의 구리돌출량을 예측하는 구리 돌출량 예측부를 포함하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템이 제공될 수 있다.
또한, 상기 구리 돌출량 예측부는 상기 정의된 TSV 초기 형상, 열처리 조건, 구리와 실리콘의 확산계수 비율 및 구리와 실리콘의 열팽창계수 비율을 이용하여 구리 결정립 성장률을 계산할 수 있다.
또한, 상기 구리 돌출량 예측부는 상기 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 열팽창 기반 구리 결정립 탄성변형을 계산할 수 있다.
또한, 상기 구리 돌출량 예측부는 상기 계산된 열팽창 기반 구리 결정립 탄성변형, 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 구리 결정립 소성변형을 계산할 수 있다.
또한, 상기 구리 돌출량 예측부는 계산된 구리 결정립 성장률, 계산된 열팽창 기반 구리 결정립 탄성변형 및 계산된 구리 결정립 소성변형을 근거로 TSV의 구리 돌출량을 예측할 수 있다.
또한, 상기 구리 돌출량 예측부의 제어신호에 따라 상기 예측된 구리 돌출량과 관련된 이미지를 출력하는 출력부를 포함할 수 있다.
또한, 상기 출력부는 상기 예측된 구리 돌출량을 바탕으로 가열시간에 따른 TSV의 열변형 및 변형 후의 형상을 이미지로 출력할 수 있다.
또한, 상기 출력부는 상기 예측된 구리 돌출량을 바탕으로 초기 형상 대비 구리 돌출량을 정량적으로 수치화하고 그래프로 출력할 수 있다.
또한, 상기 출력부는 상기 구리 돌출량 예측부의 제어신호에 따라 상기 예측된 구리 돌출량을 바탕으로 TSV의 열변형 및 변형 후의 형상 정보와 함께 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함하는 이미지를 출력할 수 있다.
본 발명의 다른 측면에 따르면, 관통 실리콘 비아(TSV)의 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받고, 상기 입력된 정보들을 이용하여 TSV 초기 형상을 정의하고, 상기 정의된 TSV 초기 형상, 열처리 조건, 구리와 실리콘의 확산계수 비율 및 구리와 실리콘의 열팽창계수 비율을 이용하여 구리 결정립 성장률을 계산하고, 상기 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 열팽창 기반 구리 결정립 탄성변형을 계산하고, 상기 계산된 열팽창 기반 구리 결정립 탄성변형, 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 구리 결정립 소성변형을 계산하고, 상기 구리 돌출량 예측부는 계산된 구리 결정립 성장률, 계산된 열팽창 기반 구리 결정립 탄성변형 및 계산된 구리 결정립 소성변형을 근거로 TSV의 구리 돌출량을 예측하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법이 제공될 수 있다.
또한, 상기 예측된 구리 돌출량을 근거로 하여 가열시간에 따른 TSV의 열변형 및 변형 후의 형상을 이미지로 출력하거나, 초기 형상 대비 구리 돌출량을 정량적으로 수치화하고 그래프로 출력할 수 있다.
또한, 상기 상기 예측된 구리 돌출량을 바탕으로 TSV의 열변형 및 변형 후의 형상 정보와 함께 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함하는 이미지를 출력할 수 있다.
본 발명의 실시예에 의하면, 시뮬레이션을 통해 관통 실리콘 비아의 구리 돌출량을 사전에 예측할 수 있어 칩 스태킹 공정하에서 칩의 신뢰성 향상시킬 수 있다.
본 발명의 실시예에 의하면, 관통 실리콘 비아의 구리 결정립의 형상을 사전에 예측할 수 있어 칩 스태킹 공정하에서 칩의 신뢰성 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템의 제어블록도이다.
도 2는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV 초기 형상 정보를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 구리의 결정립과 결정립계를 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 열처리 조건 정보를 설명하기 위한 도면이다.
도 5는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법에 대한 제어흐름도이다.
도 6은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 시뮬레이션 결과 TSV의 구리가 상부측으로 돌출되는 것을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열시기별 TSV의 구리 결정립 형상 변화를 나타낸 도면이다.
도 8은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV 폭위치별 구리 표면 위치를 나타낸 그래프이다.
도 9는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열시간별 최대 구리 돌출량을 나타낸 그래프이다.
도 10은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열 초기의 가열속도별 구리 표면위치 변화를 나타낸 그래프이다.
도 11은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열 후기의 가열속도별 구리 표면위치 변화를 나타낸 그래프이다.
도 12는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께를 나타낸 도면이다.
도 13은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께별 구리 돌출량을 나타낸 도면이다.
도 14는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께별 구리 표면위치를 나타낸 그래프이다.
도 15 내지 도 17은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 출력된 TSV의 구리 결정립 형태를 설명하기 위한 도면이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 이하에 소개되는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달할 수 있도록 하기 위해 예로서 제공하는 것이다. 본 발명은 이하 설명되는 실시예들에 한정하지 않고 다른 형태로 구체화할 수도 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장하여 표현할 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템의 제어블록도이다.
도 1을 참조하면, 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템은 전반적인 제어를 수행하는 구리 돌출량 예측부(10)를 포함한다.
구리 돌출량 예측부(10)의 입력측에는 입력부(20)가 전기적으로 연결되어 있다.
구리 돌출량 예측부(10)의 출력측에는 출력부(30)가 전기적으로 연결되어 있다.
입력부(20)는 시스템이 TSV의 초기 형상을 고려할 수 있도록 사용자로부터 TSV 깊이, TSV 폭, 및 실리콘 기판 두께를 포함하는 TSV 초기 형상 정보를 입력받는다(도 2 참조).
또한, 입력부(20)는 사용자로부터 TSV에 충전된 구리의 결정립 초기 형상과 관련된 정보를 입력받는다. 구리는 결정립과 결정립계로 이루어진다(도 3 참조). 구리의 결정립 초기 형상과 관련된 정보는 구리의 초기 결정립 평균 크기일 수 있다. 구리의 초기 결정립 평균 크기는 구리의 결정립의 개수와 결정립 방향에 의해 산출하는 것도 가능하다.
또한, 입력부(20)는 시스템이 열팽창 예측을 할 수 있도록 사용자로부터 구리와 실리콘의 탄성 계수, 열팽창 계수 및 확산 계수를 두 재료 간 비율로 입력받는다. 즉, 입력부(20)는 구리와 실리콘의 탄성 계수 비율, 열팽창 계수 비율 및 확산 계수 비율을 포함하는 열팽창 예측정보를 입력받는다. 구리와 실리콘의 열팽창 계수 비율과 확산 계수 비율은 온도 조건별로 서로 다르게 설정되어 있을 수 있다.
또한, 입력부(20)는 시스템이 열처리 조건을 정의할 수 있도록 사용자로부터 초기 온도, 최고 온도, 가열 속도, 냉각 속도 및 총 열처리 시간을 포함하는 열처리 조건 정보를 입력받는다(도 4 참조).
구리 돌출량 예측부(10)는 입력부(20)를 통해 입력된 각종 정보들을 바탕으로 TSV의 구리 돌출량을 예측한다.
구리 돌출량 예측부(10)는 입력부(20)를 통해 입력된 TSV 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 근거로 TSV의 구리 돌출량을 예측한다.
한편, 구리 돌출량 예측부(10)는 입력부(20)를 통해 입력된 각종 정보들을 바탕으로 TSV의 구리 돌출량과 함께 TSV의 구리 결정립 형상 예측할 수 있다.
도 5는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법에 대한 제어흐름도이다.
도 5를 참조하면, 구리 돌출량 예측부(10)는 입력부(20)를 통해 TSV 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 수신하고(100), TSV 초기 형상을 정의하고(110), TSV의 구리 결정립 성장률을 계산하고(120), 열팽창 기반 구리 결정립 탄성변형을 계산하고(130), 구리 결정립 소성변형을 계산하고(140), 앞서 계산된 정보들을 바탕으로 TSV의 구리돌출량을 예측하고(150), 총 열처리시간에 기초하여 예측 완료를 판단하고(160), 예측이 완료되지 않은 경우 작동모드 120으로 이동하여 이하의 작동모드를 계속하고, 예측이 완료된 경우, 구리 돌출량 예측 결과를 출력시킨다(170).
구리 돌출량 예측부(10)는 정의된 TSV 초기 형상, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율을 이용하여 구리 결정립 성장률을 계산한다.
구리 돌출량 예측부(10)는 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬, 구리 결정립 성장위치에 따른 변형벡터를 이용하여 열팽창 기반 구리 결정립 탄성변형을 계산한다.
구리 돌출량 예측부(10)는 계산된 열팽창 기반 구리 결정립 탄성변형, 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬, 구리 결정립 성장위치에 따른 변형벡터를 이용하여 구리 결정립 소성변형을 계산한다.
구리 돌출량 예측부(10)는 계산된 구리 결정립 성장률, 계산된 열팽창 기반 구리 결정립 탄성변형 및 계산된 구리 결정립 소성변형을 근거로 TSV의 구리 돌출량을 예측한다.
다시 도 2를 참조하면, 출력부(30)는 구리 돌출량 예측부(10)의 제어신호에 따라 예측된 구리 돌출량과 관련된 이미지를 출력한다.
출력부(30)는 시뮬레이션 시간에 따른 TSV의 열변형 및 변형 후의 형상을 이미지로 출력한다. 예측된 구리 돌출량을 바탕으로 초기 형상 대비 구리 돌출량을 정량적으로 수치화하고 그래프로 출력할 수 있다.
한편, 출력부(30)는 구리 돌출량 예측부(10)의 제어신호에 따라 예측된 구리 돌출량과 구리 결정립과 관련된 이미지를 출력한다.
출력부(30)는 시뮬레이션 시간에 따른 TSV의 열변형 및 변형 후의 형상 정보와 함께 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함할 수 있다.
도 6은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 시뮬레이션 결과 TSV의 구리가 상측으로 돌출되는 것을 설명하기 위한 도면이다.
도 6을 참조하면, 시뮬레이션 프로그램에 의해 계산된 관통 실리콘 비아의 열팽창에 따른 시뮬레이션 결과가 나타나 있다. 구리는 초기 위치에서 상부측으로 돌출된 형태로 나타난다.
열처리 초기에는 초기 온도에서 최고 온도로 올라가는 과정에서 TSV와 실리콘 기판의 열팽창에 의한 변형을 계산한다. 시뮬레이션 결과는 결정립과 결정립계로 구성된 TSV의 미세구조와 실리콘 기판을 포함한다.
ASCII 형식의 시뮬레이션 결과는 후처리 프로그램 (예를 들어 TECPLOT) 등을 사용하여 시각적으로 확인할 수 있는 이미지를 출력할 수 있다. 결정립의 조대화를 고려한 구리의 돌출을 정량적으로 계산하여 ASCII 파일로 작성할 수 있다.
도 7은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열시기별 TSV의 구리 결정립 형상 변화를 나타낸 도면이다.
도 7을 참조하면, 시스템에서 출력되는 이미지는 TSV 및 실리콘 기판의 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함할 수 있다.
도 8은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV 폭위치별 구리 표면 위치를 나타낸 그래프이다.
도 8을 참조하면, 시스템에서 출력되는 이미지는 TSV 폭위치별 구리표면의 돌출된 위치 변화를 포함할 수 있다.
따라서, TSV의 구리 돌출량을 정량적으로 시각화하여 확인할 수 있다.
도 9는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열시간별 최대 구리 돌출량을 나타낸 그래프이다.
도 9를 참조하면, 시스템에서 출력되는 이미지는 가열시간별 최대 구리 돌출량을 포함할 수 있다.
따라서, 가열시간별로 구리 돌출량이 최대가 되는 시간을 알 수 있으며, 가열시간이 경과함에 따라 구리 돌출량의 변화를 확인할 수 있다.
도 10은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열 초기의 가열속도별 구리 표면위치 변화를 나타낸 그래프이고, 도 11은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 가열 후기의 가열속도별 구리 표면위치 변화를 나타낸 그래프이다.
도 10 및 도 11에 도시된 바와 같이, 가열 속도에 따른 구리 결정립의 조대화 및 결정립의 팽창에 구리 표면 위치를 나타냄으로써 사용자의 구리 돌출량의 변화를 직관적으로 알 수 있다.
도 12는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께(t)를 나타낸 도면이다.
관통 실리콘 비아 구리돌출량 예측시스템에 입력되는 TSV의 구리두께를 사용자의 필요에 따라 다양화할 수 있다.
도 13은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께별 구리 돌출량을 나타낸 도면이다.
도 13을 참조하면, 시스템에서 출력되는 이미지는 TSV의 구리두께별 구리 돌출량을 포함할 수 있다.
따라서, 사용자는 구리두께별로 구리 돌출량의 변화를 직관적으로 확인할 수 있다.
도 14는 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 TSV의 구리두께별 구리 표면위치를 나타낸 그래프이다.
도 14를 참조하면, 시스템에서 출력되는 이미지는 TSV의 구리두께별 구리 표면위치를 포함할 수 있다.
따라서, 사용자는 구리두께별로 구리 표면의 위치변화를 확인할 수 있어 구리 돌출량의 변화를 알 수 있다.
도 15 내지 도 17은 본 발명의 일실시예에 따른 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템에서 출력된 TSV의 구리 결정립 형태를 설명하기 위한 도면이다.
도 15 내지 도 17을 참조하면, 시스템에서 출력되는 이미지는 TSV의 조대화된 구리 결정립의 형상을 포함할 수 있다. 입력된 구리 결정립의 초기 형상에 따라 조대화된 구리 결정립의 형상이 달리지는 데, 이를 예측할 수 있어 조대화된 구리 결정립의 형상을 시각화하여 표시할 수 있다.
10 : 구리 돌출량 예측부 20 : 입력부
30 : 출력부

Claims (12)

  1. 관통 실리콘 비아(TSV)의 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받는 입력부; 및
    상기 입력부를 통해 입력된 TSV 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받고, 상기 입력된 정보들을 이용하여 TSV 초기 형상을 정의하고, 상기 TSV의 구리 결정립 성장률을 계산하고, 열팽창 기반 구리 결정립 탄성변형을 계산하고, 구리 결정립 소성변형을 계산하고, 상기 계산된 정보들을 바탕으로 상기 TSV의 구리돌출량을 예측하는 구리 돌출량 예측부를 포함하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  2. 제1항에 있어서,
    상기 구리 돌출량 예측부는 상기 정의된 TSV 초기 형상, 열처리 조건, 구리와 실리콘의 확산계수 비율 및 구리와 실리콘의 열팽창계수 비율을 이용하여 구리 결정립 성장률을 계산하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  3. 제2항에 있어서,
    상기 구리 돌출량 예측부는 상기 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 열팽창 기반 구리 결정립 탄성변형을 계산하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  4. 제3항에 있어서,
    상기 구리 돌출량 예측부는 상기 계산된 열팽창 기반 구리 결정립 탄성변형, 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 구리 결정립 소성변형을 계산하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  5. 제4항에 있어서,
    상기 구리 돌출량 예측부는 계산된 구리 결정립 성장률, 계산된 열팽창 기반 구리 결정립 탄성변형 및 계산된 구리 결정립 소성변형을 근거로 TSV의 구리 돌출량을 예측하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  6. 제1항에 있어서,
    상기 구리 돌출량 예측부의 제어신호에 따라 상기 예측된 구리 돌출량과 관련된 이미지를 출력하는 출력부를 포함하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  7. 제6항에 있어서,
    상기 출력부는 상기 예측된 구리 돌출량을 바탕으로 가열시간에 따른 TSV의 열변형 및 변형 후의 형상을 이미지로 출력하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  8. 제7항에 있어서,
    상기 출력부는 상기 예측된 구리 돌출량을 바탕으로 초기 형상 대비 구리 돌출량을 정량적으로 수치화하고 그래프로 출력하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  9. 제1항에 있어서,
    상기 출력부는 상기 구리 돌출량 예측부의 제어신호에 따라 상기 예측된 구리 돌출량을 바탕으로 TSV의 열변형 및 변형 후의 형상 정보와 함께 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함하는 이미지를 출력하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템.
  10. 관통 실리콘 비아(TSV)의 초기 형상 정보, TSV에 충전된 구리의 결정립 초기 형상 정보, 열처리 조건 정보, 열팽창 예측정보를 입력받고,
    상기 입력된 정보들을 이용하여 TSV 초기 형상을 정의하고,
    상기 정의된 TSV 초기 형상, 열처리 조건, 구리와 실리콘의 확산계수 비율 및 구리와 실리콘의 열팽창계수 비율을 이용하여 구리 결정립 성장률을 계산하고,
    상기 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 열팽창 기반 구리 결정립 탄성변형을 계산하고,
    상기 계산된 열팽창 기반 구리 결정립 탄성변형, 계산된 구리 결정립 성장률, 열처리 조건, 구리와 실리콘의 확산계수 비율, 구리와 실리콘의 열팽창계수 비율, 구리와 실리콘의 탄성계수 비율, 실리콘의 강성행렬 및 구리 결정립 성장위치에 따른 변형벡터를 이용하여 구리 결정립 소성변형을 계산하고,
    상기 구리 돌출량 예측부는 계산된 구리 결정립 성장률, 계산된 열팽창 기반 구리 결정립 탄성변형 및 계산된 구리 결정립 소성변형을 근거로 TSV의 구리 돌출량을 예측하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법.
  11. 제10항에 있어서,
    상기 예측된 구리 돌출량을 근거로 하여 가열시간에 따른 TSV의 열변형 및 변형 후의 형상을 이미지로 출력하거나, 초기 형상 대비 구리 돌출량을 정량적으로 수치화하고 그래프로 출력하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법.
  12. 제10항에 있어서,
    상기 상기 예측된 구리 돌출량을 바탕으로 TSV의 열변형 및 변형 후의 형상 정보와 함께 열팽창 후 변형이 발생한 구리 영역에서 시간에 따른 결정립의 형상 정보를 포함하는 이미지를 출력하는 칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측방법.
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