KR101066944B1 - 전자소자 패키지 - Google Patents

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KR101066944B1
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Abstract

전자소자 패키지가 개시된다. 관통비아가 형성된 제1 칩이 상면에 실장된 제1 패키지기판; 제1 패키지기판과 이격되어 배치되며, 관통비아가 형성된 제2 칩이 상면에 실장된 제2 패키지기판; 및 일측은 제1 칩의 상면에 연결되며, 타측은 제2 칩의 상면에 연결되어, 제1 칩과 제2 칩을 전기적으로 연결하는 접속기판을 포함하는 전자소자 패키지는, 칩과 칩 사이의 불연속지점이 줄어들어 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있게 된다.
관통비아, 접속기판, 전자소자, 패키지

Description

전자소자 패키지{electro component package}
본 발명은 전자소자 패키지에 관한 것이다.
디지털 제품이 고성능화됨에 따라, 반도체 소자간 주고 받는 신호의 주파수가 상승하고 있다. 이러한 신호의 전송은 기판에 형성된 배선을 통해 이루어지게 되는데, 배선의 특성에 따라 신호의 전송품질이 정해지게 되며, 전송품질이 나쁜 경우 전달할 수 있는 신호의 최대 대역폭이 제한된다.
종래기술에 따른 전자소자 패키지의 경우, CPU 칩과 메모리 칩 간의 통신은, 도 1에 도시된 바와 같이, CPU 칩(1)의 범프 -> CPU 패키지기판(3)의 배선 -> 솔더볼 -> 메인보드의 배선 -> 솔더볼 -> 메모리 패키지기판(4)의 배선 -> 메모리 칩(2)의 범프와 같은 경로를 통하여 이루어진다.
이러한 불연속지점은 고주파 신호전달 과정에서 반사를 일으켜, 고주파신호 전달에 장애를 초래하게 되며, 이러한 반사로 인한 장애를 보상하기 위해서는 반도체 회로가 더 많은 전력을 소모해야만 하는 문제가 뒤따르게 된다.
고주파 신호는 단순한 전기적인 신호가 아닌, 파(wave)의 개념으로 보아야 하는데, 파의 전송로 측면에서 이러한 불연속적인 환경은 고속신호의 전달속도를 제한하게 된다.
　이러한 단점을 극복하고자 칩 내의 드라이버에서 출력을 국부적으로 증가시키는 방법을 쓰고 있으나, 시스템의 전력 사용량을 증가시키게 되는 문제를 가지고 있다.
도 1에 도시된 구조보다 개선된 형태로, 도 2에 도시된 바와 같은 전자소자 패키지가 제시되었다. 도 2에 도시된 전자소자 패키지는 CPU 패키지기판(3)에서 메모리 패키지기판(4)으로 메인보드(5)와 분리된 기판(6)을 사용하여 신호를 전달하는 방식을 채택하고 있다. 그러나 이러한 구조 역시 고주파 신호전달 과정에서 발생하는 반사를 최소화 하는 데에는 한계가 있는 실정이다.
본 발명은 칩과 칩 사이의 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있는 전자소자 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 관통비아가 형성된 제1 칩이 상면에 실장된 제1 패키지기판; 제1 패키지기판과 이격되어 배치되며, 관통비아가 형성된 제2 칩이 상면에 실장된 제2 패키지기판; 및 일측은 제1 칩의 상면에 연결되며, 타측은 제2 칩의 상면에 연결되어, 제1 칩과 제2 칩을 전기적으로 연결하는 접속기판을 포함하 는 전자소자 패키지를 제공할 수 있다.
이 때, 접속기판의 일측 하면에는 돌출된 형상의 접속수단이 형성되며, 접속수단은 제1 칩에 형성된 관통비아와 직접 접촉할 수 있다.
제1 패키지기판과 제2 패키지기판은 메인보드에 실장된 형태일 수도 있다.
본 발명의 바람직한 실시예에 따르면, 칩과 칩 사이의 불연속지점이 줄어들어 고속신호 전송에 유리하며, 고 대역폭의 신호를 전송할 수 있게 된다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 패키지의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타내는 단면도이고, 도 4는 도 3의 'A'를 확대하여 나타내는 단면도이다. 도 3 및 도 4를 참조하면, 제1 칩(10), 제2 칩(20), 범프(12, 22), 관통비아(14, 24), 제1 패키지기판(30), 제2 패키지기판(40), 메인보드(50), 접속기판(60), 접속수단(62, 64)이 도시되어 있다.
본 실시예에 따른 전자소자 패키지는, 서로 이격되어 배치되는 제1 패키지기판(30)과 제2 패키지기판(40)에 각각 실장된 제1 칩(10)과 제2 칩(20)을 전기적으로 연결하기 위하여, 일측은 제1 칩(10)의 상면에 연결되고, 타측은 제2 칩(20)의 상면에 연결되는 접속기판(60)을 이용하는 것을 특징으로 한다.
메인보드(50)에는 각종 능동/수동소자(미도시)들이 실장되며, 여러 형태의 패키지들 역시 실장된다. 이렇게 실장된 소자 및 패키지들은 메인보드(50)에 형성되는 여러 배선패턴(미도시)들에 의해 서로 전기적인 신호를 주고 받을 수 있게 된다. 이러한 메인보드(50)에는 이하에서 설명되는 제1 패키지기판(30) 및 제2 패키지기판(40)이 서로 이격되어 실장된다.
제1 패키지기판(30)은 메인보드(50)에 실장되며, 그 상면에는 CPU 칩과 같은 제1 칩(10)이 실장된다. CPU 칩 이 외에도, CPU 칩을 구동하기 위한 전원과 각종 수동소자(미도시) 및 이들을 연결하기 위한 배선패턴(미도시) 등이 형성될 수 있다. 제1 칩(10)은, 하면에 형성된 도전성 범프(12)를 통하여 제1 패키지기판(30)에 플립칩 방식으로 접속된다.
상기 제1 패키지기판(30)과 이격되어 메인보드(50) 상에 배치되는 제2 패키지기판(40)에는 메모리 칩과 같은 제2 칩(20)이 실장되며, 제1 패키지기판(30)과 마찬가지로 각종 수동소자(미도시) 및 배선패턴(미도시)이 형성된다. 제2 칩(20) 역시 하면에 형성된 도전성 범프(22)를 통하여 제2 패키지기판(40)에 플립칩 방식으로 접속된다.
제1 패키지기판(30)에 실장된 제1 칩(10)과, 제2 패키지기판(40)에 실장된 제2 칩(20) 사이의 전기적인 연결을 위하여, 제1 칩(10)의 상면과 제2 칩(20)의 상면에는 접속기판(60)이 안착된다. 즉, 도 3 및 도 4에 도시된 바와 같이, 접속기판(60)의 일측은 제1 칩(10)의 상면에 안착되어 솔더볼 또는 범프 등과 같은 접속수단(62)에 의해 제1 칩(10)의 상면과 전기적으로 연결되고, 타측은 제2 칩(20)의 상면에 안착되어 접속수단(64)에 의해 제2 칩(20)의 상면과 전기적으로 연결되는 구조를 갖는 것이다.
한편, 접속기판(60)과 제1 패키지기판(30) 사이의 신호전달 경로가 단축될 수 있도록 하기 위하여, 제1 칩(10)에는 관통비아(14)가 형성된다. 즉, 도 4에 도시된 바와 같이, 제1 칩(10)을 관통하여 양면을 도통시키는 관통비아(14)가 형성되도록 함으로써, 제1 칩(10)의 상면에 위치하는 접속기판(60)으로부터 제1 칩(10)의 하면에 위치하는 제1 패키지기판(30)에 이르는 신호전달 경로가 단축될 수 있도록 하는 것이다.
이 때, 접속기판(60)의 하면에 형성되는 솔더볼 또는 범프 등과 같은 접속수단(62)이 제1 칩(10)에 형성되는 관통비아(14, 24)와 직접 접촉하게 함으로써, 신호전달 경로가 단축되는 효과를 극대화할 수 있다.
제1 칩(10)의 경우와 마찬가지로 제2 칩(20)에도 관통비아(24)가 형성되며, 접속기판(60)의 하면에 형성되는 접속수단(64)이 제2 칩(20)에 형성되는 관통비아(24)와도 직접 접촉하는 구조를 가질 수 있음은 물론이다.
이상에서 설명한 구조가 적용되는 경우, 도 4에 도시된 바와 같이, 제1 칩(10)으로부터 제2 칩(20)으로의 신호전달 경로 상에서 신호가 굴절되는 지점, 즉 불연속 지점이 최소화될 수 있게 되며, 그 결과 고속신호의 전달에 유리한 효과를 나타낼 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1 및 도 2는 종래기술에 따른 전자소자 패키지를 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타내는 단면도.
도 4는 도 3의 'A'를 확대하여 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 제1 칩
12: 범프
14: 관통비아
20: 제2 칩
22: 범프
24: 관통비아
30: 제1 패키지기판
40: 제2 패키지기판
50: 메인보드
60: 접속기판
62, 64: 접속수단

Claims (3)

  1. 관통비아에 의해 관통되는 제1 칩이 상면에 실장된 제1 패키지기판;
    상기 제1 패키지기판과 이격되어 배치되며, 관통비아에 의해 관통되는 제2 칩이 상면에 실장된 제2 패키지기판; 및
    일측은 상기 제1 칩의 상면에 연결되고, 타측은 상기 제2 칩의 상면에 연결되어, 상기 제1 칩에 형성된 관통비아와, 상기 제2 칩에 형성된 관통비아를 전기적으로 연결하는 접속기판을 포함하며,
    상기 접속기판의 일측 하면과 타측 하면에는 돌출된 형상의 접속수단이 형성되고,
    상기 접속수단은 상기 제1 칩에 형성된 관통비아 및 상기 제2 칩에 형성된 관통비아 각각과 직접 접촉하는 것을 특징으로 하는 전자소자 패키지.
  2. 삭제
  3. 제1항에 있어서,
    일면에 상기 제1 패키지기판과 상기 제2 패키지기판이 실장되는 메인보드를 더 포함하는 전자소자 패키지.
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