JP6806431B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP6806431B2
JP6806431B2 JP2015180857A JP2015180857A JP6806431B2 JP 6806431 B2 JP6806431 B2 JP 6806431B2 JP 2015180857 A JP2015180857 A JP 2015180857A JP 2015180857 A JP2015180857 A JP 2015180857A JP 6806431 B2 JP6806431 B2 JP 6806431B2
Authority
JP
Japan
Prior art keywords
bump
bumps
dummy
along
drive circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015180857A
Other languages
English (en)
Other versions
JP2016127259A (ja
Inventor
相彦 任
相彦 任
種煥 金
種煥 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2016127259A publication Critical patent/JP2016127259A/ja
Application granted granted Critical
Publication of JP6806431B2 publication Critical patent/JP6806431B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1426—Driver
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/127—Active-matrix OLED [AMOLED] displays comprising two substrates, e.g. display comprising OLED array and TFT driving circuitry on different substrates
    • H10K59/1275—Electrical connections of the two substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Wire Bonding (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、表示装置に関する。
表示装置は、マルチメディアの発達につれその重要性が増している。これに応じて、液晶表示装置（Ｌｉｑｕｉｄ Ｃｔｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ、ＯＬＥＤ）などのような様々な種類の表示装置が使用されている。
液晶表示装置（ＬＣＤ）または有機発光表示装置（ＯＬＥＤ）などのような表示装置は、表示領域と表示領域に外側に配置される非表示領域とを含むアレイ基板を含み得る。アレイ基板は、液晶表示装置や有機発光表示装置などで各画素を独立に駆動するための回路基板として使用される。アレイ基板上には、走査信号を伝達するゲート配線、画像信号を伝達するデータ配線、薄膜トランジスタ、各種有機または無機絶縁膜などが配置されており、そのうち、薄膜トランジスタは、ゲート配線の一部であるゲート電極、チャネルを形成する半導体層、データ配線の一部であるソース電極及びドレイン電極などからなり、スイッチング素子としての役割を果たす。
表示領域の外側に配置される非表示領域には、表示領域のゲート線またはデータ線と接続される複数の配線が配置される。複数の配線は、多様な形態で延長され、その一端がアレイ基板の下部のパッド部に配置されたパッドと接続され得る。
特開２０１２−２２７４８０号公報
表示装置においては、上記のアレイ基板に例えば駆動回路チップが実装されるが、駆動回路チップのアレイ基板実装時に、駆動回路基板の反り現象（ｗａｒｐａｇｅ）が生じ、アレイ基板上の構成要素と駆動回路基板上の構成要素との間で電気的接触不良が生じるという問題があった。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、アレイ基板上の構成要素と駆動回路基板上の構成要素との間での接触不良を改善することが可能な、新規かつ改良された表示装置を提供することにある。
なお、本発明の課題は以上で言及した技術的な課題に制限されず、言及されていないまたは他の技術的な課題は以下の記載から当業者に明確に理解され得る。
上記課題を解決するために、本発明のある観点によれば、表示領域及び非表示領域を有するアレイ基板と、前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、を備え、前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って隔離して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って隔離して整列する第２バンプ領域とが設けられ、前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って１つの列で離隔して整列するダミーバンプ領域が設けられる、表示装置が提供される。
前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列され得る。
また、前記第２ダミーバンプグループに含まれる前記ダミーバンプの数は、前記第１ダミーバンプグループに含まれる前記ダミーバンプの数より少なくてもよい。
前記各ダミーバンプと当該ダミーバンプに隣り合う前記第１バンプとの間の前記第２方向に沿った距離は、当該ダミーバンプと当該ダミーバンプに隣り合う前記第２バンプとの間の前記第２方向に沿った距離と同じであり得る。
前記ダミーバンプの前記第１方向に沿った幅は、前記第１及び第２バンプの幅と同じであり得る。
前記ダミーバンプの前記第２方向に沿った長さは、前記第１及び第２バンプの長さと同じであり得る。
前記駆動回路チップは、前記非表示領域にチップオングラス（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装され得る。
前記非表示領域上には、前記第２方向に沿って一列に離隔して配置される複数の第１パッド及び第２パッドが設けられ、前記複数の第１パッドは、前記複数の第１バンプと対応するように位置し、前記複数の第２パッドは、前記複数の第２バンプと対応するように位置することがあり得る。
また、上記課題を解決するために、本発明の別の観点によれば、表示領域及び非表示領域を有するアレイ基板と、前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、を備え、前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って少なくとも２つの列で離隔して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って離隔して整列する第２バンプ領域とが設けられ、前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って少なくとも２つの列で離隔して整列するダミーバンプ領域が設けられ、前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列される、表示装置が提供される。
前記ダミーバンプは、前記第１バンプ及び第２バンプと形状が同じであり得る。
また、前記ダミーバンプは、シリコン絶縁物質で形成され得る。
前記複数の第１バンプと対応するように前記非表示領域に前記第２方向に沿って配置される複数の第１パッドと、前記複数の第２バンプと対応するように前記非表示領域に前記第２方向に沿って配置される複数の第２パッドとをさらに含み、前記複数の第１バンプと前記複数の第１パッド、前記複数の第２バンプと前記複数の第２パッドのそれぞれが異方性導電フィルムを介して電気的に接続され得る。
また、前記第２ダミーバンプグループの前記ダミーバンプのピッチは、前記第１ダミーバンプグループの前記ダミーバンプのピッチより長くてもよい。
また、前記駆動回路チップは、前記駆動回路チップの前記下面における前記第１方向に沿った２つの長辺の一方側に近い縁部に、長さ延長部を備え、前記長さ延長部の前記第２方向に沿った長さは、前記第１バンプの前記第２方向に沿った長さより長くてもよい。
また、上記課題を解決するために、本発明のさらなる別の観点によれば、表示領域と、第１方向に沿って配置される複数の第１及び第２パッドを有する非表示領域とを有するアレイ基板と、前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、を備え、前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って少なくとも１つの列で離隔して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って少なくとも１つの列で離隔して整列する第２バンプ領域とが設けられ、前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って少なくとも１つの列で離隔して整列するダミーバンプ領域が設けられ、前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列される、表示装置が提供される。
前記駆動回路チップは、前記駆動回路チップの前記下面における前記第１方向に沿った２つの長辺の一方側に近い縁部に、長さ延長部を備え、前記長さ延長部には前記第１及び第２バンプが配置されなくてもよい。
前記長さ延長部の前記第２方向に沿った長さは、前記第１バンプの列の数、互いに隣り合う前記第１バンプ２１０から前記第２バンプ２２０までの距離、及び前記駆動回路チップに加えられる圧搾荷重のうち少なくとも一つに比例し得る。
また、前記長さ延長部の前記第２方向に沿った長さは、前記駆動回路チップの厚さ及び前記アレイ基板の厚さのうち少なくとも一つに反比例し得る。
また、前記複数のダミーバンプは、前記駆動回路チップの前記下面の前記駆動回路チップの中心部に配置され得る。
また、前記複数のダミーバンプは、前記第１及び第２バンプの厚さと同じ厚さを有し得る。
その他、実施形態の具体的な内容は詳細な説明及び図面に含まれている。
以上説明したように本発明によれば、アレイ基板上の構成要素と駆動回路基板上の構成要素との間での接触不良を改善することができる。
なお、本発明の実施形態による効果は以上で例示した内容によって制限されず、さらに多様な効果が本明細書内に含まれている。
本発明の一実施形態による表示装置の平面図である。 本発明の一実施形態による駆動回路チップの実装面を示す平面図である。 図２に示すＡ１領域をより詳細に示す図である。 図２に示す駆動回路チップの実装面（下面）の他の実施形態を示す平面図である。 図２に示す駆動回路チップの実装面（下面）のさらなる他の実施形態を示す平面図である。 本発明の一実施形態による図１に示すＩａ−Ｉｂ線に沿って表示装置を切断した断面図である。 本発明の他の実施形態による駆動回路チップの実装面を示す平面図である。 図７に示すＡ２領域をより詳細に示す図である。 本発明の他の実施形態による図１に示すＩａ−Ｉｂ線に沿って切断した断面図である。 本発明の一実施形態及び他の実施形態による表示装置の反りの程度を示すグラフである。 本発明の一実施形態による表示装置の製造工程のうちの表面実装工程を示す図（その１）である。 本発明の一実施形態による表示装置の製造工程のうちの表面実装工程を示す図（その２）である。
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要であり得ることは勿論である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
図１は、本発明の一実施形態による表示装置の平面図である。
図１を参照すると、本発明の一実施形態による表示装置はアレイ基板１００及び駆動回路チップ２００を含み得る。
アレイ基板１００は、透過性、耐熱性、耐化学性などに優れた物質を含み得る。例えば、アレイ基板１００は光透過性に優れたガラス（ｇｌａｓｓ）、ポリエチレンテレフタレート、ポリエチレンテレフタレート層及びポリアクリルのうち一つを含み得る。また、アレイ基板１００は表示領域ＤＡと非表示領域ＮＡを含み得る。
表示領域ＤＡは画像が表示される領域であり得る。表示領域ＤＡはマトリックス配列された複数の画素部ＰＸを含み得る。各画素部ＰＸは画像を表示する表示素子及び表示素子と電気的に接続される薄膜トランジスタなどから形成され得る。ここで、表示素子は有機発光素子であり得るが、これに限定されない。各画素部ＰＸはゲート線ＧＬとこれと交差するデータ線ＤＬにより定義され得る。ゲート線ＧＬは第１方向Ｘに沿って延び、データ線ＤＬは第１方向Ｘと直交する第２方向Ｙに沿って延び得る。ゲート線ＧＬ及びデータ線ＤＬは、互いに絶縁されてアレイ基板１００上に配置され得る。ここで第１方向Ｘは、マトリックス配列された複数の画素部ＰＸの行方向に対応し、第２方向Ｙは、列方向に対応し得る。
非表示領域ＮＡは画像が表示されない領域であり、表示領域ＤＡを囲み得る。非表示領域ＮＡはアレイ基板１００の縁（ｅｄｇｅ）と隣接した領域に形成され得る。非表示領域ＮＡは、駆動回路チップ２００、ゲート駆動部３１０、電源供給部３２０及び軟性回路基板３３０などが配置され得る。
駆動回路チップ２００は、アレイ基板１００の非表示領域ＮＡと向かい合う下面２００ａと、下面２００ａに対向する上面と、第１方向Ｘに沿った両側面及び第２方向Ｙに沿った両側面とを備える。この際、駆動回路チップ２００の下面２００ａはアレイ基板１００に実装される実装面とも呼び、以下、下面と実装面とを場合によって使い分けて説明する。第１方向Ｘは駆動回路チップ２００の長辺方向、すなわち長さ方向であり得る。また、第２方向Ｙは駆動回路チップ２００の短辺方向、すなわち幅方向であり得る。駆動回路チップ２００は、一実施形態においてはチップオングラス（Ｃｈｉｐ−Ｏｎ−Ｇｌａｓｓ、ＣＯＧ）方式でアレイ基板１００に実装され得る。より詳細には、駆動回路チップ２００は、駆動回路チップ２００とアレイ基板１００との間に異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ ；ＡＣＦ）を配置した後、高温で熱圧搾することによってアレイ基板１００に実装され得る。駆動回路チップ２００の実装については、図１１及び図１２を参照して後述する。駆動回路チップ２００は、データ線ＤＬにデータ信号を提供するソースドライバ集積回路であり得るが、これに制限されず、ゲート線ＧＬにスキャン信号を提供するスキャンドライバまですべて集積した統合ドライバ集積回路であってもよい。ただし、本明細書では、表示装置に、ゲート線ＧＬにスキャン信号を提供する別途の集積回路、すなわちゲート駆動部３１０が備えられる場合を例に挙げて説明する。また、図１では、駆動回路チップ２００が一つの場合を示しているが、これに制限されず、駆動回路チップ２００は複数形成され得る。
ゲート駆動部３１０は、アレイ基板１００の下面２００ａの上方から見て、非表示領域ＮＡのうちの、駆動回路チップ２００が配置される部分に対して垂直な一側の縁部に形成され得る。ゲート駆動部３１０は、ゲート線ＧＬにスキャン信号を提供することによって複数の画素部ＰＸを順次にスキャンし得る。
電源供給部３２０は、アレイ基板１００の下面２００ａの上方から見て、非表示領域ＮＡのうちの、駆動回路チップ２００が配置される部分に対して垂直な他側の縁部に形成され得る。電源供給部３２０は、各画素部ＰＸの駆動に必要な電源電圧を提供し得る。軟性回路基板３３０は、例えば図１に示すように、アレイ基板１００の下面２００ａの上方から見て、非表示領域ＮＡのうちの、駆動回路チップ２００に対して表示領域ＤＡとは反対側で隣接して形成され、アレイ基板１００の駆動に必要な信号を駆動回路チップ２００に伝達し得る。
図２は、本発明の一実施形態による駆動回路チップ２００の実装面（下面）２００ａを示す平面図である。図３は、図２に示すＡ１領域をより詳細に示す拡大図である。
図２及び図３を参照すると、本発明の一実施形態による表示装置は、長方形状の複数の第１バンプ２１０、第２バンプ２２０及び複数のダミーバンプ２３０をさらに含み得る。複数の第１バンプ２１０、第２バンプ２１０、２２０及び複数のダミーバンプ２３０はそれぞれ駆動回路チップ２００の同じ面、すなわち下面２００ａに配置され、その個数及び形状などは図２に示す場合に制限されず、表示装置の解像度などに応じて多様に変更できる。さらに、複数の第１バンプ２１０、第２バンプ２２０及び複数のダミーバンプ２３０の個数、形状、及びサイズ（長さ、幅、厚さ）は、互いに同じであっても、異なっていてもよい。
複数の第１バンプ２１０は、駆動回路チップ２００の下面２００ａのうち、第１方向に沿った両辺のうちの一辺側の領域（第１バンプ領域Ｂ１）にマトリックス状に配置され得る。詳細には、複数の第１バンプ２１０は互いに第１方向Ｘに沿って離隔して整列して第１バンプ２１０の列をなし、さらに複数の第１バンプ列は、互いに第２方向Ｙに沿って隔離して配列されている。例えば、図１に示される一実施形態においては、複数の第１バンプ２１０の列は、３つの列に配列され得る。すなわち、複数の第１バンプ２１０は互いに同じ機能を行うバンプがマトリックス状に駆動回路チップ２００の下面２００ａに配置され形成され得る。なお、第１バンプ２１０の列の数は、１つ以上であればよく、特に限定されるものではない。各列に配置される第１バンプ（２１０ａ、２１０ｂ、２１０ｃ）は、すべて同じ形状に形成され得ることができ、各列は互いに所定距離ｔ５離隔して配置され得る。ここで、同じであるという意味は物理的、数学的に完全に同じである場合だけでなく、表示装置の量産上で問題が生じない程度の微細な差異を有する場合も含み、以下の説明においても同様である。各列間の距離ｔ５は、一実施形態においては１００μｍ未満であり得る。複数の第１バンプ２１０は、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）などの導電性物質で形成され得るが、これに制限されない。複数の第１バンプ２１０は、アレイ基板１００の表示領域ＤＡに信号を提供する複数の出力バンプであり得る。
複数の第２バンプ２２０は、駆動回路チップ２００の下面２００ａののうち、第１方向に沿った両辺のうちの他辺側の領域（第２バンプ領域Ｂ２）に配置され得る。詳細には、複数の第２バンプ２２０は互いに第１方向Ｘに沿って離隔して整列して第２バンプ２２０の列をなし得る。なお、第２バンプ２２０の列の数は、１つ以上であればよく、特に限定されるものではない。複数の第２バンプ２２０は、軟性回路基板３３０を介して信号を提供される複数の入力バンプであり得る。複数の第２バンプ２２０は、複数の第１バンプ２１０と同じ形態及び同じ材料で形成され得る。駆動回路チップ２００は、複数の第２バンプ２２０を介して電源電圧、接地電圧またはデータ信号などを軟性回路基板３３０から提供され得る。このため、複数の第２バンプ２２０は軟性回路基板３３０と電気的に接続され得る。
複数のダミーバンプ２３０は、アレイ基板１００のパッド１２０ａ、１２０ｂとは電気的に接続しないバンプであることができ、駆動回路チップ２００の下面２００ａの中心部に配置される。詳細には、複数のダミーバンプ２３０は、駆動回路チップ２００の下面２００ａのうち、互いに第２方向Ｙに沿って隔てられた、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の領域において、第１方向Ｘに沿って一列に離隔して整列され得る。この際、各ダミーバンプ２３０と当該ダミーバンプ２３０に隣り合う第１バンプ２１０との間の距離ｔ１は、各ダミーバンプ２３０と当該ダミーバンプ２３０に隣り合う第２バンプ２２０との間の距離ｔ２は、互いに同じであり得る。すなわち、複数のダミーバンプ２３０は、一実施形態においては、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の中心部に配置され得る。複数のダミーバンプ２３０は、絶縁性物質で形成され得ることができ、一実施形態においては、シリコン絶縁物質であり得る。また、複数のダミーバンプ２３０は、第１方向Ｘに互いに沿って隣り合う第１ダミーバンプグループＧ１と第２ダミーバンプグループＧ２を含み得る。図２の例においては、第１ダミーバンプグループＧ１は、駆動回路チップ２００の下面２００ａのうち、第２方向に沿った両辺のうちの一辺側の領域に配置され得る。第２ダミーバンプグループＧ２は、駆動回路チップ２００の下面２００ａのうち、第２方向に沿った両辺のうちの他辺側の領域に配置され得る。第１ダミーバンプグループＧ１内の複数のダミーバンプ間の配列ピッチｔ３は、第２ダミーバンプグループＧ２内の複数のダミーバンプ間の配列ピッチｔ４と互いに異なる場合があってもよい。より詳細には、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプ間の配列ピッチｔ３は、第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプ間の配列ピッチｔ４より小さくてもよい。これにより、第２ダミーバンプグループＧ２側に配置される配線の設計自由度を高めることができる。例えば、図２に示す一実施形態においては、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプ間の配列ピッチｔ３と第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプ間の配列ピッチｔ４は、１：１．５の比を満たす。また、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプの個数は、第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプの個数より多くてもよい。
また、図３を参照すると、複数のダミーバンプ２３０は、第１バンプ２１０及び第２バンプ２２０と同じ形状であり得ることができ、より詳細には、各バンプの第２方向Ｙに沿った長さａ及び第１方向Ｘに沿った幅ｂが同じであってもよい。さらに、各バンプの駆動回路チップ２００の厚み方向に沿った厚さｃ（図６を参照）も同じであってもよい。ただし、本実施形態は、各バンプの長さａ、幅ｂ及び厚さｃがそれぞれ同じである場合に制限されるものではなく、アレイ基板１００または駆動回路チップ２００のサイズに応じて変更できる。
図４は、図２に示す駆動回路チップ２００の実装面（下面）２００ａの他の実施形態を示す平面図である。図５は、図２に示す駆動回路チップ２００の実装面（下面）２００ａのさらなる他の実施形態を示す平面図である。
図４を参照すると、第１ダミーバンプグループＧ１は、駆動回路チップ２００の下面２００ａのうちの上部に配置され得る。第２ダミーバンプグループＧ２は、駆動回路チップ２００の下面２００ａのうちの下部に配置され得る。すなわち、図２及び図４に示される各実施形態においては、第１ダミーバンプグループＧ１と第２ダミーバンプグループＧ２との配置関係が逆になっている（図２参照）。また、図５を参照すると、複数のダミーバンプ２３０は、バンプ間の配列ピッチがｔ３で定義される第１ダミーバンプグループＧ１と、バンプ間の配列ピッチがｔ４で定義される第２ダミーバンプグループ（Ｇ２ａ、Ｇ２ｂ）を含み得る。詳細には、図５で示されるように、第１ダミーバンプグループＧ１を第１方向Ｘに沿って挟み込むように、第１ダミーバンプグループＧ１の両側面に２つの第２ダミーバンプグループ（Ｇ２ａ、Ｇ２ｂ）が配置され得る。すなわち、本発明の一実施形態による表示装置は第１ダミーバンプグループＧ１及び第２ダミーバンプグループＧ２が配列される位置は図面に示す場合に制限されない。これにより配線設計の自由度を高めることができる。
図６は、図１に示すＩａ−Ｉｂ線に沿って表示装置を切断した断面図である。
図１及び図６を参照すると、本発明の一実施形態による表示装置は、複数の第１パッド１２０ａ及び第２パッド１２０ｂをさらに含み得る。複数の第１パッド１２０ａ及び第２パッド１２０ｂはアレイ基板１００上で、それぞれ複数の第１バンプ２１０及び第２バンプ２２０と対応する位置に形成され得る。
図６を参照してより詳細に説明すると、第１パッド１２０ａ及び第２パッド１２０ｂはアレイ基板１００の駆動回路チップ２００の下面２００ａと向かい合う面１００ａ上に配置される第１絶縁層１１０上に形成され得る。第１絶縁層１１０は単一層または複数の層からなる。第１バンプ２１０に対応する位置に配置される第１パッド１２０ａは、導電性を持ち、出力パッドであり、データ線ＤＬと接続され得る。第２バンプ２２０に対応する位置に配置される第２パッド１２０ｂは、導電性を持ち、入力パッドであり、軟性回路基板３３０（図１を参照）と接続され得る。すなわち、第１パッド１２０ａ及び第２パッド１２０ｂは、アレイ基板１００の面１００ａ上の第１絶縁層１１０の面内において、第２方向Ｙに沿って一列に離隔して配置され得ることができ、特に、第１パッド１２０ａは三つの列に配置される第１バンプ（２１０ａ、２１０ｂ、２１０ｃ）と接続され得る。第２絶縁層１３０は、第１パッド１２０ａ及び第２パッド１２０ｂの一部が露出されるように第１パッド１２０ａ、第２パッド１２０ｂ及び第１絶縁層１１０上に形成され得る。第１パッド１２０ａは、三つのコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）を介して三つの第１データ電極（１４０ａ、１４０ｂ、１４０ｃ）と接続され得る。第２パッド１２０ｂは、一つのコンタクトホールを介して第２データ電極１４１と接続され得る。異方性導電フィルム１３６は、複数の導電ボール１５０を含み得、第１データ電極及び第２データ電極（１４０ａ、１４０ｂ、１４０ｃ、１４１）を覆うように第１データ電極、第２データ電極（１４０ａ、１４０ｂ、１４０ｃ、１４１）及び第２絶縁層１３０上に形成され得る。複数の導電ボール１５０は、約３ないし４μｍの直径を有する円形状であり得るが、一部の導電ボールが、駆動回路チップ２００を熱圧搾によりアレイ基板１００に実装するチップオングラス工程により楕円形に変形され得る。複数の導電ボール１５０は、チップオングラス工程中に外部から加えられた圧力によって変形されることによって、複数の第１バンプ２１０と第１パッド１２０ａに接続された第１データ電極１４０との間、そして複数の第２バンプ２２０と第２パッド１２０ｂに接続された第２データ電極１４１との間とを、電気的に接続する。したがって、第１パッド１２０ａからの信号は、第１パッド１２０ａに接続された第１データ電極１４０と導電ボール１５０とを介して第１バンプ２１０に提供され得る。また、第２パッド１２０ｂからの信号は、第２パッド１２０ｂに接続された第２データ電極１４１と導電ボール１５０とを介して第２バンプ２２０に提供され得る。
ダミーバンプ２３０は、第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の中心部に配置され得ることができ、ダミーバンプ２３０の厚さｃは、第１バンプ２１０及び第２バンプ２２０の厚さｃと同じであり得る。ダミーバンプ２３０は図６に示す形状に制限されず、円形、楕円形、多角形などの形状にしてもよい。また、アレイ基板１００の駆動回路チップ２００の下面２００ａと向かい合う面１００ａ上には、第１バンプ２１０及び第２バンプ２２０とは異なり、ダミーバンプ２３０に対応する位置にパッドが存在しない場合もある。
従来の表示装置においては、駆動回路チップ２００の下面２００ａの第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間にはバンプが配置されないため、すなわち、駆動回路チップ２００の下面２００ａの中央部にバンプが配置されていないため、駆動回路チップ２００を熱圧搾してアレイ基板１００に実装する際、駆動回路チップ２００の中央部が反る（駆動回路チップ２００の中央部がアレイ基板１００に向かって曲がり、駆動回路チップ２００の縁部がアレイ基板１００から離れる）反り現象（ｗａｒｐａｇｅ）が生じ得る。そして、駆動回路チップ２００の縁部がアレイ基板１００から離れるため、駆動回路チップ２００の縁部にある第１及び第２バンプ２１０、２２０と、アレイ基板１００の第１及び第２パッド１２０ａ、１２０ｂとの間が離れ、第１及び第２バンプ２１０、２２０と第１及び第２パッド１２０ａ、１２０ｂと間の接触不良が生じる場合がある。これに対し、本発明の一実施形態による表示装置においては、第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の中心部に、ダミーバンプ２３０を配置することによって、すなわち、駆動回路チップ２００の下面２００ａの中央部にダミーバンプ２３０を配置することによって、駆動回路チップ２００の熱圧搾工程時の駆動回路チップ２００の反り現象を改善することができ、ひいては、駆動回路チップ２００の縁部がアレイ基板１００から離れることを避けることができるため、駆動回路チップ２００の縁部の第１及び第２バンプ２１０、２２０と、アレイ基板１００の第１及び第２パッド１２０ａ、１２０ｂとの間の接触不良を避けることができる。そして、これによって、駆動回路チップ２００の基板実装時の製品不良率を低減させて信頼性を向上できる。
さらに、駆動回路チップ２００は、長さ延長部２４０をさらに含み得る。図６を参照すると、長さ延長部２４０は、駆動回路チップ２００の下面２００ａの上方から見て、複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）とは反対側で、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）に隣り合う位置に、言い換えると、長方形状の駆動回路チップ２００の下面２００ａにおける第１方向Ｘに沿った２つの長辺の一方側の縁部に形成され得る。すなわち、本実施形態においては、長さ延長部２４０は、駆動回路チップ２００の長さ方向の２つ辺のうち複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）側の縁部に形成され得る。長さ延長部２４０には、別途のバンプが配置されない場合もあり、長さ延長部２４０の第２方向Ｙに沿った長さＬは、第１バンプ２１０の第２方向Ｙに沿った長さａ（図３を参照）より長くてもよい。より具体的には、長さ延長部２４０の長さＬは、複数の第１バンプ２１０は互いに第１方向Ｘに沿って離隔して配列されることによって形成された第１バンプの列の数（列数）、互いに隣り合う第１バンプ２１０から第２バンプ２２０までの距離、及び熱圧搾工程時に駆動回路チップ２００に加えられる圧搾荷重（Ｍｐａ）のうち少なくとも一つに比例し得る。また、長さ延長部２４０の長さＬは、駆動回路チップ２００の厚さ及びアレイ基板１００の厚さのうち少なくとも一つに反比例し得る。すなわち、長さ延長部２４０の長さＬは下記の式１を満す。
Figure 0006806431
式１においては、Ｗは、互いに隣り合う第１バンプ２１０から第２バンプ２２０までの距離を意味する。従来の表示装置においては、駆動回路チップ２００の縁部に長さ延長部２４０が設けられていなかった。従来の表示装置の製造工程における駆動回路チップ２００の熱圧搾工程時に、駆動回路チップ２００の中央部（第１バンプ領域Ｂ１と第２バンプ領域Ｂ２との間）がアレイ基板１００に向かって曲がり、駆動回路チップ２００の縁部がアレイ基板１００から離れる。この際、駆動回路チップ２００の下面２００ａの上方から見て、駆動回路チップ２００の外側に近い駆動回路チップ２００の部位ほど、アレイ基板１００から大きく離れ、駆動回路チップ２００の中央に近い駆動回路チップ２００の部位ほど、反りが緩和されてアレイ基板１００から大きく離れない。したがって、駆動回路チップ２００の縁部、すなわち、駆動回路チップ２００の外側に近い駆動回路チップ２００の部位にある第１及び第２バンプ２１０、２２０は、アレイ基板１００の第１及び第２パッド１２０ａ、１２０ｂと大きく離れることになるため、第１及び第２バンプ２１０、２２０と第１及び第２パッド１２０ａ、１２０ｂと間の接触不良が生じる場合がある。これに対し、本発明の一実施形態による表示装置は、駆動回路チップ２００の縁部に、長さ延長部２４０を設けることによって、たとえ、駆動回路チップ２００の熱圧搾工程時に駆動回路チップ２００の反り現象が生じた場合であっても、第１バンプ領域（Ｂ１）は、長さ延長部２４０を駆動回路チップ２００の縁部に設けたことにより、長さ延長部２４０に比べて駆動回路チップ２００の外側から離れるため、反りが緩和されて長さ延長部２４０に比べてアレイ基板１００から大きく離れることはない。したがって、第１バンプ領域（Ｂ１）は、アレイ基板１００から大きく離れることはないため、第１バンプ２１０ｃとアレイ基板１００の第１パッド１２０ｂとの間の接触不良問題を改善できる。このため、駆動回路チップ２００の基板実装時の製品不良率を低減させて信頼性を向上できる。なお、長さ延長部２４０は、駆動回路チップ２００の下面２００ａの上方から見て、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）とは反対側で、複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）に隣り合う位置に、言い換えると、長方形状の駆動回路チップ２００の下面２００ａにおける第１方向Ｘに沿った２つの長辺の他方側の縁部に形成されてもよく、第１バンプ領域Ｂ１と第２バンプ領域Ｂ２を駆動回路チップ２００の外側から挟み込むように、２つの長さ延長部２４０を設けてもよい。
図７は、本発明の他の実施形態による駆動回路チップ２００の実装面（下面）２００ａを示す平面図である。図８は、図７に示すＡ２領域をより詳細に示す拡大図である。ただし、図２と重複する説明は省略する。
図７及び図８を参照すると、複数のダミーバンプ２３０は、アレイ基板１００のパッド１２０ａ、１２０ｂとは電気的に接続しないバンプであることができ、駆動回路チップ２００の下面２００ａの上方から見て、駆動回路チップ２００の下面２００ａのうち、互いに第２方向Ｙに沿って隔てられた、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の領域において、第１方向Ｘに沿って２つの列に離隔して配置され得る。すなわち、複数のダミーバンプ２３０は、２つの列に離隔して配置される第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂを含み得る。この際、第２方向Ｙに沿って隣り合う第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂは、所定距離ｔ６を離隔して配置され、一実施形態においては、所定距離ｔ６は１００μｍ未満であり得る。また、第２方向Ｙに沿って隣り合う第１サブダミーバンプ２３０ａと複数の第２バンプ２２０との間の距離ｔ２、及び第２方向Ｙに沿って隣り合う第２サブダミーバンプ２３０ｂと複数の第１バンプ２１０との間の距離ｔ１は、互いに同じであり得る。すなわち、複数の第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂは、一実施形態においては、複数の第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と複数の第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の中心部に配置され得る。第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂは、互いに同じ材質であることができ、一実施形態においては、シリコン絶縁物質で形成され得ることができ、また互いに同じ形状、例えば長方形状であり得る。一方、第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂは、第１バンプ２１０及び第２バンプ２２０と同じ形状であり得ることができ、より詳細には第２方向Ｙに沿った長さａ及び第１方向Ｘに沿った幅ｂが各バンプ間にすべて同じであり得る。さらに、駆動回路チップ２００の厚み方向に沿った各バンプの厚さｃ（図６を参照）もすべて同じであり得る。ただし、本実施形態は、各バンプの長さａ、幅ｂ及び厚さｃがすべて同じである場合に制限されず、アレイ基板１００または駆動回路チップ２００のサイズに応じて変更できる。また、図７の例では、第１サブダミーバンプ２３０ａの列及び第２サブダミーバンプ２３０ｂの列が示されており、すなわち、ダミーバンプ２３０の列が２つ示されているが、ダミーバンプ２３０の列の数は、１つ以上であればよく、特に限定されるものではない。
また、複数のダミーバンプ２３０は、第１方向Ｘに沿って互いに隣り合う第１ダミーバンプグループＧ１と第２ダミーバンプグループＧ２を含み得る。第１ダミーバンプグループＧ１内の複数のダミーバンプ間の配列ピッチｔ３と第２ダミーバンプグループＧ２内の複数のダミーバンプ間の配列ピッチｔ４は互いに異なってよい。より詳細には、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプ間の配列ピッチｔ３は第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプ間の配列ピッチｔ４より小さくてもよい。これにより、第２ダミーバンプグループＧ２の側に配置される配線の設計自由度を高めることができる。例えば、図７に示す一実施形態においては、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプ間の配列ピッチｔ３と第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプ間の配列ピッチｔ４は、１：２の比を満たす。また、第１ダミーバンプグループＧ１内に含まれる複数のダミーバンプの個数は第２ダミーバンプグループＧ２内に含まれる複数のダミーバンプの個数より多くてもよい。そして、図７の例においては、第１ダミーバンプグループＧ１は、駆動回路チップ２００の下面２００ａのうち、第２方向に沿った両辺のうちの一辺側の領域（図７おいては下側）に配置され得るが、本発明の他の実施形態による表示装置の図４の場合のように、第１ダミーバンプグループＧ１は、駆動回路チップ２００の下面２００ａのうち、第２方向に沿った両辺のうちの他辺側の領域（図４おいては上側）に配置され得ることもでき、第１ダミーバンプグループＧ１及び第２ダミーバンプグループＧ２が配列される位置は、図面に示す場合に制限されない。また、図５の場合のように、第１ダミーバンプグループＧ１を第１方向Ｘに沿って挟み込むように、第１ダミーバンプグループＧ１の両側面に２つの第２ダミーバンプグループ（Ｇ２ａ、Ｇ２ｂ）が配置され得る。
図９は、図７に示すＩａ−Ｉｂ線に沿って表示装置を切断した断面図である。
図１、図７及び図９を参照すると、本発明の他の実施形態による表示装置は、複数の第１パッド１２０ａ及び第２パッド１２０ｂをさらに含み得る。複数の第１パッド１２０ａ及び第２パッド１２０ｂはアレイ基板１００上で、それぞれ複数の第１バンプ２１０及び第２バンプ２２０と対応する位置に形成され得る。ただし、第１サブダミーバンプ２３０ａ及び第２サブダミーバンプ２３０ｂが配置される位置に対応するアレイ基板上の部分には、パッドが形成されない場合もある。
ダミーバンプ２３０は、第１バンプ２１０が配置された領域（第１バンプ領域Ｂ１）と第２バンプ２２０が配置された領域（第２バンプ領域Ｂ２）との間の中心部に配置され得ることができ、ダミーバンプ２３０の厚さｃは、第１バンプ２１０及び第２バンプ２２０の厚さｃと同じであり得る。先にも述べたが、ここで、同じであるという意味は物理的、数学的に完全に同じである場合だけでなく、表示装置の量産上で問題が生じない程度の微細な差異を有する場合も含む。ダミーバンプ２３０は図５に示す形状に制限されず、円形、楕円形、多角形などの形状にしてもよい。また、アレイ基板１００駆動回路チップ２００の下面２００ａと向かい合う面１００ａ上には、第１バンプ２１０及び第２バンプ２２０とは異なり、ダミーバンプ２３０に対応する位置にパッドが存在しない場合もある。すなわち、アレイ基板１００上にパッドが配置されない領域に対応する駆動回路チップ２００の下面２００ａ上にダミーバンプ２３０を配置することによって、これまで説明した実施形態と同様に、駆動回路チップ２００の熱圧搾工程時の反り現象を改善できる。したがって、駆動回路チップ２００の第１及び第２バンプ２１０、２２０と、アレイ基板１００の第１及び第２パッド１２０ａ、１２０ｂとの間の接触不良を避けることができる。そして、これによって、駆動回路チップ２００の基板実装時の製品不良率を低減させて信頼性を向上できる。
さらに、駆動回路チップ２００は長さ延長部２４０をさらに含み得る。長さ延長部２４０の長さＬは、これまで説明した実施形態と同様に、複数の第１バンプ２１０は互いに第１方向Ｘに沿って離隔して配列されることによって形成された第１バンプの列の数（列数）、互いに隣り合う第１バンプ２１０から第２バンプ２２０までの距離、及び熱圧搾工程時の駆動回路チップ２００に加えられる圧搾荷重（Ｍｐａ）のうち少なくとも一つに比例し得る。また、長さ延長部２４０の長さＬは、駆動回路チップ２００の厚さ及びアレイ基板１００の厚さのうち少なくとも一つに反比例し得る。これにより、本発明の一実施形態による表示装置は、駆動回路チップ２００が長さ延長部２４０を含むことによって、これまで説明した実施形態と同様に、第１バンプ領域（Ｂ１）は、長さ延長部２４０を駆動回路チップ２００の縁部に設けたために、長さ延長部２４０に比べて駆動回路チップ２００の外側から離れるため、反りが緩和されて長さ延長部２４０に比べてアレイ基板１００から大きく離れることはなく、従って、駆動回路チップ２００の第１バンプ２１０ｃとアレイ基板１００の第１パッド１２０ｂとの間の接触不良問題を改善できる。そして、これによって、駆動回路チップ２００の基板実装時の製品不良率を低減させて信頼性を向上できる。
図１０は、本発明による一実施形態及び他の実施形態による表示装置の反りの程度を示すグラフである。図１０においては、表示装置の反りとは、駆動回路チップ２００の熱圧搾工程後の（常温での）第１パンプ２１０とアレイ基板１００との間の長さを指し、Ａは従来技術による表示装置の反りの程度を示し、Ｂは本発明の一実施形態によりダミーバンプ２３０を含む（複数のダミーバンプ２３０が１列に駆動回路チップ２００の下面２００ａに配置される場合、図２の場合）表示装置の反りの程度を示す。また、Ｃは本発明の一実施形態によるダミーバンプ２３０（複数のダミーバンプ２３０が１列に駆動回路チップ２００の下面２００ａに配置される場合、図２の場合）及び長さ延長部２４０を含む表示装置の反りの程度を示す。なお、Ｂにおける表示装置のサイズと第１及び第２バンプ２１０、２２０の数、配置とは、Ａにおける表示装置のサイズと第１及び第２バンプ２１０、２２０の数、配置と同じであり、同様に、Ｃにおける長さ延長部２４０を含まない表示装置のサイズと第１及び第２バンプ２１０、２２０の数、配置とは、Ａにおける表示装置のサイズと第１及び第２バンプ２１０、２２０の数、配置と同じである。
図１０を参照すると、従来技術による表示装置の場合Ａの反りの程度は約４．７μｍである。これに対し、ダミーバンプ２３０を含む表示装置の場合Ｂは、反りの程度が約２．２μｍであることが分かる。すなわち、ダミーバンプ２３０を含む表示装置の場合Ｂは、従来技術による表示装置の場合Ａに比べて反りの程度が約５４％改善されたことが分かる。また、ダミーバンプ２３０及び長さ延長部２４０を含む表示装置の場合Ｃは、反りの程度が約１．４μｍであることが分かる。すなわち、ダミーバンプ２３０及び長さ延長部２４０を含む表示装置の場合Ｃは、ダミーバンプ２３０を含む表示装置の場合Ｂに比べて反りの程度が約３６％さらに改善されたことが分かる。
図１１及び図１２は本発明の一実施形態による表示装置の製造工程のうちの表面実装工程を示す図である。ここでは、図１１及び図１２を参照して、本発明の一実施形態による表示装置、すなわち複数のダミーバンプ２３０が１列に駆動回路チップ２００の下面２００ａに配置される場合（図２の場合）を例に挙げて説明する。
まず、図１１を参照すると、アレイ基板１００の非表示領域ＮＡと駆動回路チップ２００との間に異方性導電フィルム１３６を配置し得る。より詳細には、駆動回路チップ２００の実装面である下面２００ａ、すなわち複数の第１バンプ２１０、第２バンプ２２０及びダミーバンプ２３０が配置される面がアレイ基板１００の非表示領域ＮＡと対向するように駆動回路チップ２００を配置し得る。この際、駆動回路チップ２００が長さ延長部２４０を含むことは上述した通りであるため、説明を省略する。また、アレイ基板１００上に配置される第１絶縁層１１０及び第２絶縁層１３０、第１パッド１２０ａ及び第２パッド１２０ｂ、第１データ電極及び第２データ電極（１４０ａ、１４０ｂ、１４０ｃ、１４１）については上述した通りであるため、説明を省略する。複数の第１バンプ２１０及び第２バンプ２２０とダミーバンプ２３０は同じ工程で形成され得ることができ、これにより製造工程を簡素化できる。そして、異方性導電フィルム１３６を利用して電気的な回路ボンディング（ｂｏｎｄｉｎｇ）を行うために所定の温度と圧力を異方性導電フィルム１３６に印加するため、図１１に示す通り圧力装置５００を用いる。圧力装置５００の下部には、図１１に示すように、加温具５１０（ｈｅａｔｉｎｇ ｔｏｏｌ）が結合され得る。
また、図１２を参照すると、圧力装置５００及び加温具５１０を下部に移動させて、駆動回路チップ２００に押し当てることによって一定の圧力と温度で駆動回路チップ２００を熱圧搾させ得る。この際、加温具５１０の熱を異方性導電フィルム１３６に伝達させるために加温具５１０と異方性導電フィルム１３６との間には緩衝材５２０が備えられる。このようにして、本発明の一実施形態による表示装置は、圧力装置が駆動回路チップ２００を熱圧搾して表示装置を製造する場合でも、駆動回路チップ２００がダミーバンプ２３０を含むことによって、駆動回路チップ２００の中央部が下部に向かう、言い換えると、アレイ基板１００に向かう反り現象を抑制できる。そして、駆動回路チップ２００の反り現象を抑制しつつ、さらに、駆動回路チップ２００が長さ延長部２４０を含むことによって、第１バンプ領域（Ｂ１）は、長さ延長部２４０を駆動回路チップ２００の縁部に設けたために、長さ延長部２４０に比べて駆動回路チップ２００の外側から離れるため、反りが緩和されて長さ延長部２４０に比べてアレイ基板１００から大きく離れることはなく、従って、駆動回路チップ２００の第１バンプ２１０ｃとアレイ基板１００の第１パッド１２０ｂとの間の接触不良問題を改善できる。そして、これによって、駆動回路チップ２００の基板実装時の製品不良率を低減させて信頼性を向上できる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例または組み合わせに想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
１００ アレイ基板
１００ａ アレイ基板の面
１１０ 第１絶縁層
１２０ａ 第１パッド
１２０ｂ 第２パッド
１３０ 第２絶縁層
１３６ 異方性導電フィルム
１４０ａ、１４０ｂ、１４０ｃ 第１データ電極
１４１ 第２データ電極
１５０ 導電ボール
２００ 駆動回路チップ
２００ａ 下面
２１０ 第１バンプ
２２０ 第２バンプ
２３０ ダミーバンプ
２３０ａ 第１サブダミーバンプ
２３０ｂ 第２サブダミーバンプ
２４０ 長さ延長部
３１０ ゲート駆動部
３２０ 電源供給部
３３０ 軟性回路基板
５００ 圧力装置
５１０ 加温具
５２０ 緩衝材
ＤＡ 表示領域
ＤＬ データ線
ＮＡ 非表示領域
ＧＬ ゲート線
Ｂ１ 第１バンプ領域
Ｂ２ 第２バンプ領域
Ｇ１ 第１ダミーバンプグループ
Ｇ２、Ｇ２ａ、Ｇ２ｂ 第２ダミーバンプグループ

Claims (18)

  1. 表示領域及び非表示領域を有するアレイ基板と、
    前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、
    を備え、
    前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って隔離して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って隔離して整列する第２バンプ領域とが設けられ、
    前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って１つの列で離隔して整列するダミーバンプ領域が設けられており、
    前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列される、表示装置。
  2. 前記第２ダミーバンプグループに含まれる前記ダミーバンプの数は、前記第１ダミーバンプグループに含まれる前記ダミーバンプの数より少ない、請求項１に記載の表示装置。
  3. 前記各ダミーバンプと当該ダミーバンプに隣り合う前記第１バンプとの間の前記第２方向に沿った距離は、当該ダミーバンプと当該ダミーバンプに隣り合う前記第２バンプとの間の前記第２方向に沿った距離と同じである、請求項１または２に記載の表示装置。
  4. 前記ダミーバンプの前記第１方向に沿った幅は、前記第１及び第２バンプの幅と同じである、請求項１〜３のいずれか１項に記載の表示装置。
  5. 前記ダミーバンプの前記第２方向に沿った長さは、前記第１及び第２バンプの長さと同じである、請求項１〜４のいずれか１項に記載の表示装置。
  6. 前記駆動回路チップは、
    前記非表示領域にチップオングラス（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装される、請求項１〜５のいずれか１項に記載の表示装置。
  7. 前記非表示領域上には、前記第１方向に沿って一列に離隔して配置される複数の第１パッド及び第２パッドが設けられ、
    前記複数の第１パッドは、前記複数の第１バンプと対応するように位置し、
    前記複数の第２パッドは、前記複数の第２バンプと対応するように位置する、
    請求項１〜５のいずれか１項に記載の表示装置。
  8. 表示領域及び非表示領域を有するアレイ基板と、
    前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、
    を備え、
    前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って少なくとも２つの列で離隔して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って離隔して整列する第２バンプ領域とが設けられ、
    前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って少なくとも２つの列で離隔して整列するダミーバンプ領域が設けられており、
    前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列される、
    表示装置。
  9. 前記ダミーバンプは、前記第１バンプ及び第２バンプと形状が同じである、請求項８に記載の表示装置。
  10. 前記複数の第１バンプと対応するように前記非表示領域に前記第１方向に沿って配置される複数の第１パッドと、
    前記複数の第２バンプと対応するように前記非表示領域に前記第１方向に沿って配置される複数の第２パッドとをさらに含み、
    前記複数の第１バンプと前記複数の第１パッド、前記複数の第２バンプと前記複数の第２パッドのそれぞれが異方性導電フィルムを介して電気的に接続される、
    請求項８又は９に記載の表示装置。
  11. 前記駆動回路チップは、前記駆動回路チップの前記下面における前記第１方向に沿った２つの長辺の一方側に近い縁部に、長さ延長部を備え、
    前記長さ延長部の前記第２方向に沿った長さは、前記第１バンプの前記第２方向に沿った長さより長い、請求項１〜１０のいずれか１項に記載の表示装置。
  12. 前記第２ダミーバンプグループの前記ダミーバンプのピッチは、前記第１ダミーバンプグループの前記ダミーバンプのピッチより長い、請求項１又は８に記載の表示装置。
  13. 表示領域と、第１方向に沿って配置される複数の第１及び第２パッドを有する非表示領域とを有するアレイ基板と、
    前記非表示領域に配置され、前記非表示領域と向かい合う下面と、前記下面と対向する上面とを有する駆動回路チップと、
    を備え、
    前記下面上には、前記下面の上方から見て、複数の第１バンプが第１方向に沿って少なくとも１つの列で離隔して整列する第１バンプ領域と、複数の第２バンプが第１方向に沿って少なくとも１つの列で離隔して整列する第２バンプ領域とが設けられ、
    前記第１方向と直交する第２方向に沿って隔てられた前記第１バンプ領域と前記第２バンプ領域との間には、複数のダミーバンプが前記第１方向に沿って少なくとも１つの列で離隔して整列するダミーバンプ領域が設けられ、
    前記ダミーバンプ領域には、前記第１方向に沿って互いに隣り合う第１ダミーバンプグループ及び第２ダミーバンプグループを含み、前記第１ダミーバンプグループの前記ダミーバンプは、前記第２ダミーバンプグループと異なるピッチで配列される、
    表示装置。
  14. 前記駆動回路チップは、前記駆動回路チップの前記下面における前記第１方向に沿った２つの長辺の一方側に近い縁部に、長さ延長部を備え、
    前記長さ延長部には前記第１及び第２バンプが配置されない、
    請求項１３に記載の表示装置。
  15. 前記長さ延長部の前記第２方向に沿った長さは、
    前記第１バンプの列の数、互いに隣り合う前記第１バンプ２１０から前記第２バンプ２
    ２０までの距離、及び前記駆動回路チップに加えられる圧搾荷重のうち少なくとも一つに比例する、
    請求項１４に記載の表示装置。
  16. 前記長さ延長部の前記第２方向に沿った長さは、
    前記駆動回路チップの厚さ及び前記アレイ基板の厚さの和に反比例する、
    請求項１４又は１５に記載の表示装置。
  17. 前記複数のダミーバンプは、
    前記駆動回路チップの前記下面の前記駆動回路チップの中心部に配置される、
    請求項１３〜１６のいずれか１項に記載の表示装置。
  18. 前記複数のダミーバンプは、
    前記第１及び第２バンプの厚さと同じ厚さを有する、
    請求項１３〜１７のいずれか１項に記載の表示装置。
JP2015180857A 2015-01-07 2015-09-14 表示装置 Active JP6806431B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150001887A KR102325643B1 (ko) 2015-01-07 2015-01-07 표시 장치
KR10-2015-0001887 2015-01-07

Publications (2)

Publication Number Publication Date
JP2016127259A JP2016127259A (ja) 2016-07-11
JP6806431B2 true JP6806431B2 (ja) 2021-01-06

Family

ID=55410523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015180857A Active JP6806431B2 (ja) 2015-01-07 2015-09-14 表示装置

Country Status (4)

Country Link
US (1) US9281346B1 (ja)
JP (1) JP6806431B2 (ja)
KR (1) KR102325643B1 (ja)
CN (1) CN105762153B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017138443A1 (ja) * 2016-02-10 2017-08-17 シャープ株式会社 半導体装置及び表示装置
JP2018032848A (ja) * 2016-08-25 2018-03-01 株式会社村田製作所 半導体装置
US9922964B1 (en) 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US11527454B2 (en) * 2016-11-14 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
KR102481818B1 (ko) 2017-08-22 2022-12-28 삼성디스플레이 주식회사 전자 부품 및 이를 포함하는 전자 장치
KR102441202B1 (ko) * 2017-11-17 2022-09-06 주식회사 엘엑스세미콘 드라이브 ｉｃ와 이를 포함한 표시장치
KR102547235B1 (ko) * 2018-04-20 2023-06-23 삼성디스플레이 주식회사 표시 장치
DE102019121371B4 (de) 2018-08-08 2022-10-06 Lg Display Co., Ltd. Integrierte-Schaltung-Baugruppe und diese verwendende Anzeigevorrichtung
CN109524444A (zh) * 2018-12-18 2019-03-26 武汉华星光电半导体显示技术有限公司 显示面板
CN109887948B (zh) * 2019-03-08 2021-11-09 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN110265373B (zh) * 2019-04-29 2021-01-29 京东方科技集团股份有限公司 显示装置及驱动芯片的绑定方法
KR20210054619A (ko) * 2019-11-05 2021-05-14 삼성디스플레이 주식회사 접착 부재 및 이를 포함한 표시장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813768B2 (ja) * 1999-07-30 2006-08-23 株式会社日立製作所 半導体装置及び半導体モジュール
KR100472854B1 (ko) * 2002-07-18 2005-03-10 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자 및 그의 제조방법
KR101051013B1 (ko) * 2003-12-16 2011-07-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
US20070290196A1 (en) * 2005-07-08 2007-12-20 Samsung Sdi Co., Ltd. Organic light emitting display device and method for manufacturing the organic light emitting display device
JP2007103349A (ja) * 2005-09-08 2007-04-19 Seiko Epson Corp 膜パターンの形成方法、有機ｅｌ装置の製造方法、カラーフィルタ基板の製造方法、液晶表示装置の製造方法
US7498603B2 (en) * 2006-12-06 2009-03-03 General Electric Company Color tunable illumination source and method for controlled illumination
US20080284690A1 (en) * 2007-05-18 2008-11-20 Sam Min Ko Organic light emitting display device
KR101409286B1 (ko) * 2007-05-21 2014-06-25 엘지디스플레이 주식회사 표시장치
JP2009192796A (ja) 2008-02-14 2009-08-27 Seiko Instruments Inc 液晶表示装置
KR20090090762A (ko) 2008-02-22 2009-08-26 주식회사 디엠티 이방성 전도 필름을 이용하는 전기적 회로 본딩장치 및본딩방법
CN101562157B (zh) * 2008-04-17 2011-03-16 南茂科技股份有限公司 芯片封装构造及其支撑装置
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
KR101348408B1 (ko) * 2008-12-02 2014-01-07 엘지디스플레이 주식회사 상부발광 방식 유기전계 발광소자 및 이의 제조 방법
EP2432006A1 (en) * 2009-06-16 2012-03-21 Sharp Kabushiki Kaisha Semiconductor chip and structure for mounting same
JP2012227480A (ja) 2011-04-22 2012-11-15 Japan Display East Co Ltd 表示装置及び半導体集積回路装置
JP5287954B2 (ja) * 2011-08-30 2013-09-11 Ｊｓｒ株式会社 着色層形成用感放射線性組成物、カラーフィルタおよびカラー液晶表示素子
JP2014026042A (ja) 2012-07-25 2014-02-06 Japan Display Inc 表示装置
US9318454B2 (en) * 2012-10-11 2016-04-19 Sharp Kabushiki Kaisha Drive chip and display apparatus
TWI527208B (zh) * 2013-06-14 2016-03-21 元太科技工業股份有限公司 顯示面板及其製造方法
KR102081129B1 (ko) * 2013-12-20 2020-02-25 엘지디스플레이 주식회사 액정표시장치

Also Published As

Publication number Publication date
US9281346B1 (en) 2016-03-08
KR102325643B1 (ko) 2021-11-12
CN105762153A (zh) 2016-07-13
CN105762153B (zh) 2021-03-30
KR20160085038A (ko) 2016-07-15
JP2016127259A (ja) 2016-07-11

Similar Documents

Publication Publication Date Title
JP6806431B2 (ja) 表示装置
TWI668856B (zh) 發光二極體面板
US9535302B2 (en) Display device
KR101082893B1 (ko) 어레이 기판 및 이를 갖는 표시장치
US10510708B2 (en) Anisotropic conductive film (ACF) and forming method thereof, ACF roll, bonding structure and display device
TWI614889B (zh) 顯示面板及顯示裝置
KR102508462B1 (ko) 표시 장치
KR101041146B1 (ko) 표시 장치
US9305990B2 (en) Chip-on-film package and device assembly including the same
KR20150095988A (ko) 표시 장치 및 이의 제조 방법
US20230077996A1 (en) Chip-on-film packages and display apparatuses including the same
KR102322539B1 (ko) 반도체 패키지 및 이를 포함하는 디스플레이 장치
US20180329253A1 (en) Chip on film package and display apparatus having the same
US20190244881A1 (en) Display device and chip-on-film structure thereof
KR20160122888A (ko) 표시 장치
KR101000455B1 (ko) 구동 칩 및 이를 갖는 표시장치
TWI734062B (zh) 顯示面板以及電子裝置
TWI704664B (zh) 膜上晶片封裝件
CN109920824B (zh) 显示装置
US12021056B2 (en) Electronic device and display device using the same
KR100766895B1 (ko) 표시 장치
TWI783875B (zh) 顯示面板
US11177230B2 (en) Electronic device including at least one row of bumps
JP2015130294A (ja) 表示装置
KR100747191B1 (ko) 평판표시장치

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170425

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190813

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201204

R150 Certificate of patent or registration of utility model

Ref document number: 6806431

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250