TWI704664B - 膜上晶片封裝件 - Google Patents

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TWI704664B TW108125647A TW108125647A TWI704664B TW I704664 B TWI704664 B TW I704664B TW 108125647 A TW108125647 A TW 108125647A TW 108125647 A TW108125647 A TW 108125647A TW I704664 B TWI704664 B TW I704664B
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Abstract

一種包含晶片和柔性膜的膜上晶片封裝件。晶片包含安置在晶片上的凸塊並且安裝在柔性膜上。柔性膜包含第一通孔、第二通孔、上引線及下引線。第一通孔和第二通孔穿過柔性膜並且分別布置在參考線的兩個相對側上。較接近於晶片的第一側的第一通孔當中一者與第二通孔當中一者之間的距離長於較遠離第一側的第一通孔當中另一者與第二通孔當中另一者之間的距離。上引線安置在連接在通孔與凸塊之間的該柔性膜的一上表面上。下引線安置在該柔性膜的一下表面上並且連接到通孔。

Description

膜上晶片封裝件
本發明是有關於一種晶片封裝件，且特別是有關於一種膜上晶片封裝件。
由於在半導體元件和顯示元件製造中的快速發展，多媒體通信變得愈加流行。儘管陰極射線管(cathode ray tube；CRT)顯示器可以低成本提供相對高的圖像質量，但薄膜電晶體(thin film transistor；TFT)液晶顯示器(liquid crystal display；LCD)元件逐漸取代CRT，這是因為TFT LCD較薄並且消耗較少電力。然而，除液晶顯示面板以外，LCD顯示器還需要驅動器IC來驅動顯示面板。近年來，顯示超大數據量的需求已增大液晶面板驅動器所需要的輸入/輸出(input/output；I/O)端的總數。另外，驅動器IC必須與液晶顯示面板在尺寸上相對應。因此，驅動器IC通常具有矩形平面圖使得沿著驅動器IC的邊緣的I/O墊的數量最大化。典型地，驅動器晶片和液晶顯示面板在玻璃上晶片(chip-on-glass；COG)工藝、膜上晶片(chip-on-film；COF)工藝、板上晶片(chip-on-board；COB)工藝或條帶自動接合(tape-automated-bonding； TAB)工藝中接合在一起。
本發明提供一種膜上晶片封裝件，其中減少柔性膜上通孔的布局區域，並且還可減小晶片的凸塊間距。
本發明提供一種包含晶片和柔性膜的膜上晶片封裝件。晶片包含安置在晶片的主動表面上的多個凸塊。晶片經由主動表面安裝在柔性膜上，並且柔性膜包含多個第一通孔、多個第二通孔、多個上引線以及多個下引線。第一通孔穿過柔性膜。第二通孔穿過柔性膜。第一通孔和第二通孔分別布置在參考線的相對的第一側和第二側上。較接近於晶片的第一側的第一通孔當中一者與第二通孔當中一者之間的距離長於較遠離晶片的第一側的第一通孔當中另一者與第二通孔當中另一者之間距離。上引線安置在連接於第一通孔與凸塊之間和第二通孔與凸塊之間的上表面上。下引線安置在下表面上，連接到第一通孔和第二通孔，並且朝著晶片的第一側或相對於晶片的第一側的晶片的第二側延伸。
根據本發明的實施例，第一通孔沿著不平行於參考線的第一布置方向布置，並且第二通孔沿著不平行於參考線的第二布置方向布置。
根據本發明的實施例，第一通孔相對於參考線與第二通孔對稱地布置。
根據本發明的實施例，凸塊包含沿第一方向布置為第一 行的多個第一凸塊和沿第二方向布置為第二行的多個第二凸塊，並且第二凸塊中的每一個比第一凸塊中的每一個較接近於晶片的第一側。
根據本發明的實施例，第二凸塊當中一者位於第一凸塊中的相鄰兩個之間。
根據本發明的實施例，第一凸塊為奇數編號的輸出凸塊並且第二凸塊為偶數編號的輸出凸塊。
根據本發明的實施例，第一凸塊為偶數編號的輸出凸塊並且第二凸塊為奇數編號的輸出凸塊。
根據本發明的實施例，上引線包含：多個第一上引線，分別連接於第一通孔或第二通孔與第一凸塊之間；以及多個第二上引線，分別連接到第二凸塊並且朝著晶片的第一側延伸。
根據本發明的實施例，下引線包含多個第一下引線，多個第一下引線連接到第一通孔和第二通孔並且朝著晶片的第一側和第二側當中一者延伸。
根據本發明的實施例，下引線進一步包含多個第二下引線，多個第二下引線連接第一通孔和第二通孔並且朝著晶片的第一側和第二側當中另一者延伸。
根據本發明的實施例，晶片進一步包含安置在晶片的第二側上的多個第三凸塊。
根據本發明的實施例，柔性膜進一步包含多個第三上引線，多個第三上引線安置在上表面上，連接到第三凸塊並且朝著晶 片的第二側延伸。
根據本發明的實施例，第三凸塊包含晶片的輸出凸塊。
根據本發明的實施例，第三凸塊包括晶片的輸入凸塊。
根據本發明的實施例，第一凸塊包含以交錯方式沿第一方向布置的第一組第一凸塊和第二組第一凸塊。
根據本發明的實施例，第二凸塊包含以交錯方式沿第二方向布置的第一組第二凸塊和第二組第二凸塊。
根據本發明的實施例，最接近於第一凸塊的第一通孔當中一者和第二通孔當中一者安置在第一凸塊之間。
根據本發明的實施例，第一凸塊包含第一移位組第一凸塊，第一移位組第一凸塊耦合到最接近於第一凸塊的第一通孔當中一者和第二通孔當中一者並且沿第二方向安置在第二凸塊之間。
根據本發明的實施例，膜上晶片封裝件進一步包含一或多個延伸通孔，所述一或多個延伸通孔安置在安裝晶片的柔性膜的晶片安裝區域之外。
根據本發明的實施例，第一凸塊包含第二移位組第一凸塊，第二移位組第一凸塊連接到一或多個延伸通孔並且沿第二方向安置在第二凸塊之間。
根據本發明的實施例，膜上晶片封裝件進一步包含一或多個延伸上引線，一或多個延伸上引線安置在柔性膜的上表面上並且連接到一或多個延伸通孔。
根據本發明的實施例，一或多個延伸上引線包含第一組 延伸上引線，第一組延伸上引線連接於一或多個延伸通孔與第二移位組第一凸塊之間。
根據本發明的實施例，一或多個延伸上引線包含第二組延伸上引線，第二組延伸上引線連接到一或多個延伸通孔並且延伸到晶片的第一側。
根據本發明的實施例，膜上晶片封裝件進一步包含一或多個延伸下引線，一或多個延伸下引線安置在柔性膜的下表面上且連接到一或多個延伸通孔，並且延伸到晶片的第一側或第二側。
根據本發明的實施例，柔性膜的下表面上的延伸通孔安置在連接到第一通孔的下上引線與連接到第二通孔的下上引線之間。
根據本發明的實施例，凸塊包含：多個第一凸塊，布置為至少一個第一行並且通過上引線連接到第一通孔和第二通孔；以及多個第二凸塊，布置為至少一個第二行，所述至少一個第二行連接到上引線而不連接到第一通孔和第二通孔。
根據本發明的實施例，第一凸塊包含第一移位組第一凸塊，第一移位組第一凸塊耦合到最接近於第一凸塊的第一通孔當中一者和第二通孔當中一者並且沿第二方向安置在第二凸塊之間。
根據本發明的實施例，膜上晶片封裝件進一步包含一或多個延伸通孔，一或多個延伸通孔安置在安裝晶片的柔性膜的晶片安裝區域之外。
根據本發明的實施例，柔性膜的下表面上的延伸通孔安 置在連接到第一通孔的下上引線與連接到第二通孔的下上引線之間。
基於上述，在本發明的膜上晶片封裝件中，穿過柔性膜的第一通孔和第二通孔分別布置在參考線的兩個相對側上，並且第一通孔與第二通孔之間的距離從晶片的一側到另一側逐漸增大。在這種布置的情況下，通孔的布局區域可以減少，並且晶片的尺寸(尤其沿著晶片的縱向方向的晶片長度)可相應地減小。此外，在預定的晶片長度下，沿著晶片的橫向方向的凸塊的間距可以減小，並且凸塊的數量可相應地增加。因此，膜上晶片封裝件的空間利用效率可顯著提升。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、10a、10b、10c、10d、10e、10f、10g、10h、10i、10j、10k:膜上晶片封裝件
100:晶片
110:凸塊
112:第一凸塊
114:第二凸塊
120:第三凸塊
200:柔性膜
210:第一通孔
212:最頂部第一通孔
214、224、254:延伸通孔
220:第二通孔
222:最頂部第二通孔
230:上引線
232:第一上引線
232':延伸上引線
234:第二上引線
240:下引線
242:第一下引線
244:第二下引線
250:第三上引線
1121:第一組第一凸塊
1121':第二移位組第一凸塊
1122:第二組第一凸塊
1122':第一移位組第一凸塊
1141:第一組第二凸塊
1142:第二組第二凸塊
2321、2323:第二組延伸上引線
2322:第一組延伸上引線
2421、2441、2441'、2442:延伸下引線
L1:第一側
L2:第二側
RL:參考線
S1:上表面
S2:下表面
圖1示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖2示出圖1中的膜上晶片封裝件的示意性俯視圖。
圖3示出圖1中的膜上晶片封裝件的示意性仰視圖。
圖4示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖5示出根據本發明的實施例的膜上晶片封裝件的透視俯視 圖。
圖6示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖7示出圖6中的膜上晶片封裝件的示意性仰視圖。
圖8示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖9示出圖8中的膜上晶片封裝件的示意性仰視圖。
圖10示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖11示出圖10中的膜上晶片封裝件的示意性仰視圖。
圖12示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖13示出圖12中的膜上晶片封裝件的示意性俯視圖。
圖14示出圖12中的膜上晶片封裝件的示意性仰視圖。
圖15示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖16示出圖15中的膜上晶片封裝件的示意性俯視圖。
圖17示出圖15中的膜上晶片封裝件的示意性仰視圖。
圖18示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖19示出圖18中的膜上晶片封裝件的示意性俯視圖。
圖20示出圖18中的膜上晶片封裝件的示意性仰視圖。
圖21示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖22示出圖21中的膜上晶片封裝件的示意性俯視圖。
圖23示出圖21中的膜上晶片封裝件的示意性仰視圖。
圖24示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖25示出圖24中的膜上晶片封裝件的示意性俯視圖。
圖26示出圖24中的膜上晶片封裝件的示意性仰視圖。
圖27示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。
圖28示出圖27中的膜上晶片封裝件的示意性俯視圖。
圖29示出圖27中的膜上晶片封裝件的示意性仰視圖。
現將詳細參考本發明的優選實施例，其實例在附圖中說明。只要有可能，在圖式和描述中使用相同的附圖標號以指代相同或相似部分。
現將詳細參考本發明的優選實施例，其實例在附圖中說明。只要有可能，在圖式和描述中使用相同的附圖標號以指代相同或相似部分。例如“在…上”、“在…上方”、“在…下方”、“前”、“後”、“左”以及“右”的本文所使用的術語僅出於描述圖中方向的目的且並不意欲限制本發明。此外，在本文中的論述 和權利要求中，相對於兩種材料(一種“在”另一種“上”)使用的術語“在…上”意指材料之間的至少一些接觸，而“在…上方”和“上覆於”意指材料相鄰，但可能有一或多種額外中間材料，使得物理接觸為可能但非必要的。“在…上”或“在…上方”都不暗示如本文中所使用的任何定向性。
除非另有限制，否則術語“安置(disposed)”、“連接(connected)”、“耦合(coupled)”以及“安裝(mounted)”和其在本文中的變體是廣義上使用的並且涵蓋直接和間接連接、耦合以及安裝。類似地，術語“面向(facing、faces)”和其在本文中的變體是廣義上使用的並且涵蓋直接和間接面向，且“相鄰於(adjacent to)”和其在本文中的變體是廣義上使用的並且涵蓋直接和間接“相鄰於”。因此，附圖和描述應被視為在本質上是說明性而非限制性的。
圖1示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖2示出圖1中的膜上晶片封裝件的示意性俯視圖。圖3示出圖1中的膜上晶片封裝件的示意性仰視圖。應注意，圖1中的膜上晶片封裝件10的晶片100和柔性膜200以透視的方式示出以展示其底表面的布局。出於清楚和簡單的目的，圖2中省略下引線240，並且圖3中省略上引線230。
請參看圖1，在本實施例中，膜上晶片封裝件10包含晶片100和柔性膜200。晶片100包含多個凸塊110，所述多個凸塊110安置在晶片100的主動表面上(例如面向柔性膜200的底表 面)。在一些實施例中，凸塊110沿著晶片100的至少一側(例如第一側L1)布置。如所示出，凸塊110可沿著凸塊110的第一側L1布置為一或多行，但不限於此。在一些實施例中，晶片100可應用於顯示面板。舉例來說，顯示面板可以是液晶顯示器(LCD)面板或發光二極管(Light Emitting Diode；LED)顯示面板，例如有機發光二極管(Organic Light Emitting Diode；OLED)顯示面板，並且本發明不限於此。在一些實施例中，晶片100可包含Si襯底、Ge襯底、GaAs襯底、氧化鋁襯底、氧化鋯襯底、氮化矽襯底、玻璃襯底、例如碳化矽襯底的陶瓷，或任何其它合適的絕緣襯底。在一些實施例中，晶片100可安裝在接合到顯示面板的玻璃襯底的柔性膜200上。
在一些實施例中，晶片100可以是驅動器IC，所述驅動器IC可包含用於驅動顯示面板的處理器。在本實施例中，晶片100可與至少一個無源元件集成，所述至少一個無源元件例如電阻器、電容器、電感器或其任何組合。然而，本實施例僅為了說明，且本發明不限制晶片100的類型。在一些實施例中，晶片100經由其主動表面安裝在柔性膜200上。
在一些實施例中，柔性膜200可包含多個第一通孔210、多個第二通孔220、多個上引線230以及多個下引線240。第一通孔210和第二通孔220穿過柔性膜200以電連接圖2中所繪示的上表面S1與圖3中所繪示的下表面S2。在一些實施例中，第一通孔210和第二通孔220分別布置在參考線RL的兩個相對側上。舉 例來說，第一通孔210布置在參考線RL的第一側上(例如左側)，並且第二通孔220布置在參考線RL的第二側上(例如右側)。在一些實施例中，第一通孔210相對於參考線RL與第二通孔220對稱地布置，但本發明不限於此。
根據本發明的示範性實施例，沿著不平行於參考線RL的第一布置方向布置第一通孔210，並且沿著不平行於參考線RL的第二布置方向布置第二通孔220。在一些實施例中，較接近於晶片100的第一側L1的第一通孔210當中一者(例如最頂部第一通孔210)與第二通孔220當中一者(例如最頂部第二通孔220)之間的距離長於較遠離晶片100的第一側L1的第一通孔210當中另一者(例如來自第一通孔210的頂部的第二個通孔)與第二通孔當中另一者(例如來自第二通孔220的頂部的第二個通孔)之間的距離。換句話說，第一通孔210與第二通孔220之間的距離從晶片100的一側(例如第一側L1)到另一側(例如第二側L2)逐漸增大。
現在參看圖1和圖2，在一些實施例中，上引線230安置在上表面S1上。上引線230連接於第一通孔210與凸塊110之間並且連接於第二通孔220與凸塊110之間。在一些實施例中，凸塊110可包含多個第一凸塊112和多個第二凸塊114。第一凸塊112沿著第一方向布置為第一行並且第二凸塊114沿著第二方向布置為第二行。換句話說，第一凸塊112沿著第一方向布置並且第二凸塊114沿著第二方向布置。在本實施例中，第一方向平行 於第二方向，但本發明不限於此。在一些實施例中，第二凸塊114中的每一個比第一凸塊112中的每一個較接近於晶片的第一側L1。第二凸塊114當中一者可位於第一凸塊112中的相鄰兩個之間。在本實施例中，第一凸塊112為奇數編號的輸入凸塊並且第二凸塊114為偶數編號的輸入凸塊，但本發明不限於此。
在一些實施例中，第一凸塊112布置為至少一個第一行並且通過上引線230連接到第一通孔210和第二通孔220。第二凸塊114布置為至少一個第二行，所述至少一個第二行連接到上引線230而不連接到第一通孔210和第二通孔220，而是延伸到柔性膜200的晶片安裝區域之外以用於進一步電連接(例如電連接顯示面板的引腳)。
在一些實施例中，上引線230包含多個第一上引線232和多個第二上引線234。第一上引線232連接於第一通孔210與第一凸塊112之間及/或連接於第二通孔220與第一凸塊112之間。第二上引線234分別連接到第二凸塊114。第二上引線234朝著晶片100的第一側L1延伸並且可延伸到晶片100之外以用於進一步電連接(例如電連接到顯示面板的多個引腳)。
根據本發明的示範性實施例，晶片100可進一步包含安置在晶片100的第二側L2上的多個第三凸塊120。舉例來說，第三凸塊120可以是晶片100的輸出凸塊，但本發明不限於此。在一些實施例中，柔性膜200可進一步包含安置在上表面S1上的多個第三上引線250。第三上引線250連接到第三凸塊120並且朝著 晶片100的第二側L2延伸。在本實施例中，第二上引線234可延伸到晶片100之外以用於進一步電連接。
現在參看圖1和圖3，在一些實施例中，下引線240安置在下表面S2上並且連接到第一通孔210和第二通孔220。下引線240朝著晶片100的第一側L1和/或第二側L2延伸並且可延伸到晶片100之外以用於進一步電連接。在一些實施例中，下引線240包含多個第一下引線242，多個第一下引線242連接到第一通孔210和/或第二通孔220並且朝著晶片100的第一側L1和第二側L2當中一者延伸。在一些實施例中，下引線240進一步包含多個第二下引線244，所述多個第二下引線244連接第一通孔210和/或第二通孔220並且朝著晶片100的第一側L1和第二側L2當中另一者延伸。舉例來說，在本實施例中，第一下引線242連接到第一通孔210和第二通孔220並且朝著晶片100的第二側L2延伸，且第二下引線244連接第一通孔210和第二通孔220並且朝著晶片100的第一側L1延伸。在一些實施例中，第一下引線242和第二下引線244可延伸到晶片100之外以用於進一步電連接。應注意，圖1到圖3僅示出作為一組的布局，且布局可沿著X方向重複遍及整個柔性膜200。布局在柔性膜200的邊緣可不完全重複。
在這種布置的情況下，通孔210、通孔220的布局區域可減小，且晶片100的尺寸(尤其沿著晶片100的縱向方向的晶片長度)可相應地減小。此外，在預定的晶片長度下，沿著晶片100的橫向方向的凸塊110的間距可以減小，且凸塊110的數量可相 應地增加。因此，膜上晶片封裝件10的空間利用效率可顯著提升。
圖4示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。應注意，繪示於圖4中的膜上晶片封裝件10a含有與較早於圖1到圖3中公開的膜上晶片封裝件10相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖4中的膜上晶片封裝件10a與較早於圖1到圖3中公開的膜上晶片封裝件10之間的主要差異描述如下。
現在參看圖4，在一些實施例中，第一凸塊112可包含第一組第一凸塊1121和第二組第一凸塊1122。第一組第一凸塊1121和第二組第一凸塊1122以交錯方式沿第一方向布置。類似地，第二凸塊114可包含第一組第二凸塊1141和第二組第二凸塊1142。第一組第二凸塊1141和第二組第二凸塊1142以交錯方式沿第二方向布置。當然，在其它實施例中，第一組第一凸塊1121和第二組第一凸塊1122可沿著第一方向(未以交錯方式)彼此對齊。類似地，第一組第二凸塊1141和第二組第二凸塊1142可沿著第一方向(未以交錯方式)彼此對齊。
在這種布置的情況下，凸塊112/114以交錯方式沿著晶片100的側布置，因此；沿著晶片100的橫向方向的凸塊110的間距可進一步減少，且凸塊110的數量可相應地進一步增加。因此，膜上晶片封裝件10a的空間利用效率可進一步提升。
圖5示出根據本發明的實施例的膜上晶片封裝件的透視 俯視圖。應注意，繪示於圖5中的膜上晶片封裝件10b含有與較早於圖4中公開的膜上晶片封裝件10a相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖5中的膜上晶片封裝件10b與較早於圖4中公開的膜上晶片封裝件10a之間的主要差異描述如下。
現在參看圖5，在一些實施例中，最接近於第一凸塊1121的第一通孔210當中一者(例如最頂部第一通孔210)和第二通孔220當中一者(例如最頂部第二通孔220)安置在第一凸塊1121之間。也就是說，第一通孔210和第二通孔220朝著晶片100的第一側L1向上移動。因此，可以減少用於第一通孔210和第二通孔220的其餘部分(例如輸入凸塊110與輸出凸塊120之間的空間)的布局區域。或者，可布置在預定晶片長度內的第一通孔210和第二通孔220的數量增加，且凸塊110的數量也可相應地增加。
圖6示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖7示出圖6中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖6和圖7中的膜上晶片封裝件10c含有與較早於圖5中公開的膜上晶片封裝件10b相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖6和圖7中的膜上晶片封裝件10c與較早於圖5中公開的膜上晶片封裝件10b之間的主要差異描述如下。
現在參看圖6和圖7，在一些實施例中，第一凸塊112可進一步包含第一移位組第一凸塊1122'，所述第一移位組第一凸塊1122'耦合到最接近於第一凸塊112的第一通孔210當中一者(例如最頂部第一通孔210)和第二通孔220當中一者(例如最頂部第二通孔220)。第一移位組第一凸塊1122'沿著第二方向安置在第二凸塊114之間。在一些實施例中，膜上晶片封裝件10c可進一步包含一或多個延伸通孔214(示出兩個延伸通孔214，但不限於此)和一或多個延伸上引線232'(示出兩個延伸上引線232'，但不限於此)。延伸通孔214安置在安裝晶片100的柔性膜200的晶片安裝區域之外。因此，第一凸塊112可進一步包含連接到延伸通孔214的第二移位組第一凸塊1121'。在一些實施例中，第二移位組第一凸塊1121'沿著第二方向安置在第二凸塊114之間。延伸上引線232'安置在柔性膜200的上表面S1上並且連接到延伸通孔214。
現在參看圖7，在一些實施例中，膜上晶片封裝件10c可進一步包含一或多個延伸下引線2421、延伸下引線2441。延伸下引線2421、延伸下引線2441安置在柔性膜200的下表面S2上。在一些實施例中，延伸下引線2421、延伸下引線2441連接到延伸通孔214並且延伸到晶片100的第一側L1和/或第二側L2。舉例來說，延伸下引線2421連接到延伸通孔214並且朝著晶片100的第一側L1和第二側L2延伸。延伸下引線2441連接到延伸通孔214並且遠離晶片100的第一側L1和第二側L2延伸。
在這種布置的情況下，通孔中的一些(例如延伸通孔214) 在安裝晶片100的柔性膜200的晶片安裝區域以外向上移動。因此，可以減少用於通孔(例如第一通孔210和第二通孔220)的其餘部分的布局區域。或者，可布置在預定晶片長度內的第一通孔210和第二通孔220的數量進一步增加，且凸塊110的數量可相應地進一步增加。
圖8示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖9示出圖8中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖8和圖9中的膜上晶片封裝件10d含有與較早於圖6和圖7中公開的膜上晶片封裝件10c相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖8和圖9中的膜上晶片封裝件10d與較早於圖6和圖7中公開的膜上晶片封裝件10c之間的主要差異描述如下。
現在參看圖8，延伸上引線232'可包含第一組延伸上引線2322和第二組延伸上引線2321。第一組延伸上引線2322連接於延伸通孔214、延伸通孔224與第二移位組第一凸塊1121'之間。第二組延伸上引線2321連接到延伸通孔214並且遠離晶片100的第一側L1延伸。在一些實施例中，第二組延伸上引線2321可在柔性膜200的晶片安裝區域之外延伸以用於進一步電連接。
現在參看圖9，在一些實施例中，膜上晶片封裝件10d可進一步包含一或多個延伸下引線2421、延伸下引線2441、延伸下引線2441'。延伸下引線2421、延伸下引線2441、延伸下引線2441' 安置在柔性膜200的下表面S2上。在一些實施例中，延伸下引線2421、延伸下引線2441、延伸下引線2441'連接到延伸通孔214、延伸通孔224並且延伸到晶片100的第一側L1和/或第二側L2。舉例來說，延伸下引線2421連接到延伸通孔224並且朝著晶片100的第一側L1和第二側L2延伸。延伸下引線2441連接到延伸通孔224並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2441'連接到延伸通孔214並且遠離晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。在一些實施例中，延伸通孔214、延伸通孔224安置在連接到第一通孔210(例如最頂部第一通孔212)的第二下引線244與連接到第二通孔220(例如最頂部第二通孔222)的第二下引線244之間。
圖10示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖11示出圖10中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖10和圖11中的膜上晶片封裝件10e含有與較早於圖8和圖9中公開的膜上晶片封裝件10d相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖10和圖11中的膜上晶片封裝件10e與較早於圖8和圖9中公開的膜上晶片封裝件10d之間的主要差異描述如下。
現在參看圖10，在一些實施例中，延伸上引線232'可包含第一組延伸上引線2322和第二組延伸上引線2321、第二組延伸 上引線2323。第一組延伸上引線2322連接於延伸通孔214與第二移位組第一凸塊1121'之間，並且連接於延伸通孔224與第二移位組第一凸塊1121'之間。第二組延伸上引線2321連接到延伸通孔214並且遠離晶片100的第一側L1延伸。第二組延伸上引線2323連接到延伸通孔224並且遠離晶片100的第一側L1延伸。在一些實施例中，第二組延伸上引線2321、第二組延伸上引線2323可在柔性膜200的晶片安裝區域之外延伸以用於進一步電連接。
現在參看圖11，在一些實施例中，膜上晶片封裝件10e可進一步包含安置在柔性膜200的下表面S2上的一或多個延伸下引線2441、延伸下引線2441'。在一些實施例中，延伸下引線2441、延伸下引線2441'連接到延伸通孔214、延伸通孔224並且延伸到晶片100的第一側L1和/或第二側L2。舉例來說，延伸下引線2441連接到延伸通孔224並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2441'連接到延伸通孔214並且遠離晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。在一些實施例中，延伸通孔214、延伸通孔224安置在連接到第一通孔210(例如最頂部第一通孔212)的第二下引線244與連接到第二通孔220(例如最頂部第二通孔222)的第二下引線244之間。
圖12示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖13示出圖12中的膜上晶片封裝件的示意性俯視圖。圖14示出圖12中的膜上晶片封裝件的示意性仰視圖。應注意， 繪示於圖12到圖14中的膜上晶片封裝件10f含有與較早於圖10和圖11中公開的膜上晶片封裝件10e相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖12到圖14中的膜上晶片封裝件10f與較早於圖10和圖11中公開的膜上晶片封裝件10e之間的主要差異描述如下。
現在參看圖12到圖14，在一些實施例中，膜上晶片封裝件10f可包含一或多個延伸通孔214、延伸通孔224、延伸通孔254(示出三個延伸通孔214、延伸通孔224、延伸通孔254，但不限於此)和一或多個延伸上引線232'(示出三個延伸上引線232'，但不限於此)。在一些示範性實施例中，延伸通孔214可以是最頂部第一通孔210，最頂部第一通孔210向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔224可以是最頂部第二通孔220，所述最頂部第二通孔220向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔254可以是額外通孔，所述額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔214、延伸通孔224、延伸通孔254可以是任何種類的通孔，所述通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔214、延伸通孔224、延伸通孔254與第二移位組第一凸塊1121'之間，如圖13中所繪示。
現在參看圖14，在一些實施例中，膜上晶片封裝件10f可 進一步包含安置在柔性膜200的下表面S2上的一或多個延伸下引線2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔214、延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔214、延伸通孔224、延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔214、延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
圖15示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖16示出圖15中的膜上晶片封裝件的示意性俯視圖。圖17示出圖15中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖15到圖17中的膜上晶片封裝件10g含有與較早於圖12和圖14中公開的膜上晶片封裝件10f相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖15到圖17中的膜上晶片封裝件10g與較早於圖12和圖14中公開的膜上晶片封裝件10f之間的主要差異描述如下。
現在參看圖15到圖17，在一些實施例中，膜上晶片封裝件10g可包含一或多個延伸通孔224、延伸通孔254(示出三個延伸通孔224、延伸通孔254，但不限於此)和一或多個延伸上引線 232'(示出三個延伸上引線232'，但不限於此)。在一些示範性實施例中，最接近於第一凸塊112的第一通孔當中一者(例如最頂部第一通孔212)安置在第一凸塊112之間。延伸通孔224可以是最頂部第二通孔220，最頂部第二通孔220向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔254可以是額外通孔，所述額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔224、延伸通孔254可以是任何種類的通孔，所述通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔224、延伸通孔254與第二移位組第一凸塊1121'之間，如圖16中所繪示。
現在參看圖17，在一些實施例中，膜上晶片封裝件10g可進一步包含安置在柔性膜200的下表面上的一或多個延伸下引線2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔224、延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
圖18示出根據本發明的實施例的膜上晶片封裝件的透視 俯視圖。圖19示出圖18中的膜上晶片封裝件的示意性俯視圖。圖20示出圖18中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖18到圖20中的膜上晶片封裝件10h含有與較早於圖15和圖17中公開的膜上晶片封裝件10g相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖18到圖20中的膜上晶片封裝件10h與較早於圖15到圖17中公開的膜上晶片封裝件10g之間的主要差異描述如下。
現在參看圖18到圖20，在一些實施例中，膜上晶片封裝件10h可包含一或多個延伸通孔214、延伸通孔224、延伸通孔254(示出四個延伸通孔214、延伸通孔224、延伸通孔254，但不限於此)和一或多個延伸上引線232'(示出四個延伸上引線232'，但不限於此)。在一些示範性實施例中，延伸通孔214可以是最頂部第一通孔210，最頂部第一通孔210向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔224可以是最頂部第二通孔220，所述最頂部第二通孔220向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔254可以是額外通孔，所述額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔214、延伸通孔224、延伸通孔254可以是任何種類的通孔，通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔214、延伸通孔224、延伸通孔254與第二移位組第一凸塊1121'之間， 如圖19中所繪示。
現在參看圖20，在一些實施例中，膜上晶片封裝件10h可進一步包含安置在柔性膜200的下表面上的一或多個延伸下引線2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔214、延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔214、延伸通孔224、延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔214、延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
圖21示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖22示出圖21中的膜上晶片封裝件的示意性俯視圖。圖23示出圖21中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖21到圖23中的膜上晶片封裝件10i含有與較早於圖18和圖20中公開的膜上晶片封裝件10h相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖21到圖23中的膜上晶片封裝件10i與較早於圖18到圖20中公開的膜上晶片封裝件10h之間的主要差異描述如下。
現在參看圖21到圖23，在一些實施例中，膜上晶片封裝 件10i可包含一或多個延伸通孔254(示出三個延伸通孔254，但不限於此)和一或多個延伸上引線232'(示出三個延伸上引線232'，但不限於此)。在一些示範性實施例中，最接近於第一凸塊112的第一通孔當中一者(例如最頂部第一通孔212)安置在第一凸塊112之間。最接近於第一凸塊112的第二通孔當中一者(例如最頂部第二通孔222)安置在第一凸塊112之間。延伸通孔254可以是額外通孔，額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔254可以是任何種類的通孔，通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔254與第二移位組第一凸塊1121'之間，如圖22中所繪示。
現在參看圖23，在一些實施例中，膜上晶片封裝件10i可進一步包含安置在柔性膜200的下表面上的一或多個延伸下引線2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
圖24示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖25示出圖24中的膜上晶片封裝件的示意性俯視圖。 圖26示出圖24中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖24到圖26中的膜上晶片封裝件10j含有與較早於圖21到圖23中公開的膜上晶片封裝件10i相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖24和圖26中的膜上晶片封裝件10j與較早於圖21到圖23中公開的膜上晶片封裝件10i之間的主要差異描述如下。
現在參看圖24和圖26，在一些實施例中，膜上晶片封裝件10j可包含一或多個延伸通孔224、延伸通孔254(示出四個延伸通孔224、延伸通孔254，但不限於此)和一或多個延伸上引線232'(示出四個延伸上引線232'，但不限於此)。在一些示範性實施例中，最接近於第一凸塊112的第一通孔當中一者(例如最頂部第一通孔212)安置在第一凸塊112之間。延伸通孔224可以是最頂部第二通孔，最頂部第二通孔向上移動到柔性膜200的晶片安裝區域以外的區域。延伸通孔254可以是額外通孔，額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔224、延伸通孔254可以是任何種類的通孔，通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔224、延伸通孔254與第二移位組第一凸塊1121'之間，如圖25中所繪示。
現在參看圖26，在一些實施例中，膜上晶片封裝件10j可進一步包含安置在柔性膜200的下表面上的一或多個延伸下引線 2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔224、延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔224、延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
圖27示出根據本發明的實施例的膜上晶片封裝件的透視俯視圖。圖28示出圖27中的膜上晶片封裝件的示意性俯視圖。圖29示出圖27中的膜上晶片封裝件的示意性仰視圖。應注意，繪示於圖27到圖29中的膜上晶片封裝件10k含有與較早於圖24和圖26中公開的膜上晶片封裝件10j相同或相似的許多特徵。出於清楚和簡單的目的，可省略相同或相似特徵的細節描述，並且相同或相似附圖標記指代相同或類似組件。繪示於圖27到圖29中的膜上晶片封裝件10k與較早於圖24和圖26中公開的膜上晶片封裝件10j之間的主要差異描述如下。
現在參看圖27到圖29，在一些實施例中，膜上晶片封裝件10k可包含一或多個延伸通孔254(示出四個延伸通孔254，但不限於此)和一或多個延伸上引線232'(示出四個延伸上引線232'，但不限於此)。在一些示範性實施例中，最接近於第一凸塊112的第一通孔當中一者(例如最頂部第一通孔212)安置在第一凸塊112 之間。最接近於第一凸塊112的第二通孔當中一者(例如最頂部第二通孔222)安置在第一凸塊112之間。延伸通孔254可以是額外通孔，額外通孔安置在柔性膜200的晶片安裝區域以外的區域上。當然，本發明不限於此。延伸通孔254可以是任何種類的通孔，通孔安置在安裝晶片100的柔性膜200的晶片安裝區域之外。在一些實施例中，延伸上引線232'連接於延伸通孔254與第二移位組第一凸塊1121'之間，如圖28中所繪示。
現在參看圖29，在一些實施例中，膜上晶片封裝件10k可進一步包含安置在柔性膜200的下表面上的一或多個延伸下引線2441、延伸下引線2442。在一些實施例中，延伸下引線2441、延伸下引線2442連接到延伸通孔254並且朝著晶片100的第一側L1延伸且/或遠離晶片100的第一側L1延伸。舉例來說，延伸下引線2441連接到延伸通孔254並且遠離晶片100的第一側L1和第二側L2延伸。延伸下引線2442連接到延伸通孔254並且朝著晶片100的第一側L1和第二側L2延伸。當然，本發明不限制用於電連接延伸通孔的延伸上引線和延伸下引線的布局。
基於以上論述，可看出本發明提供各種優勢。然而，應理解，並非所有優勢都必須在本文中論述，且其它實施例可提供不同優勢，並且對於所有實施例並不要求特定優勢。
總之，在本發明的膜上晶片封裝件中，穿過柔性膜的第一通孔和第二通孔分別布置在參考線的兩個相對側上，且第一通孔與第二通孔之間的距離從晶片的一側到另一側逐漸增大。在這種 布置的情況下，通孔的布局區域可以減少，並且晶片的尺寸(尤其沿著晶片的縱向方向的晶片長度)可相應地減小。此外，在預定的晶片長度下，沿著晶片的橫向方向的凸塊的間距可以減小，並且凸塊的數量可相應地增加。因此，膜上晶片封裝件的空間利用效率可顯著提升。
所屬領域的技術人員將顯而易見，可以在不脫離本發明的範圍或精神的情況下對本發明的結構作出各種修改和變化。鑒於前述，希望本發明涵蓋本發明的修改和變化，前提是所述修改和變化落入所附權利要求書和其等效物的範圍內。
10‧‧‧膜上晶片封裝件
100‧‧‧晶片
110‧‧‧凸塊
112‧‧‧第一凸塊
114‧‧‧第二凸塊
120‧‧‧第三凸塊
200‧‧‧柔性膜
210‧‧‧第一通孔
220‧‧‧第二通孔
230‧‧‧上引線
232‧‧‧第一上引線
234‧‧‧第二上引線
240‧‧‧下引線
242‧‧‧第一下引線
244‧‧‧第二下引線
250‧‧‧第三上引線
L1‧‧‧第一側
L2‧‧‧第二側
RL‧‧‧參考線

Claims (29)

  1. 一種膜上晶片封裝件，包括：一晶片，包括安置在所述晶片的主動表面上的多個凸塊；以及一柔性膜，其中所述晶片經由所述主動表面安裝在所述柔性膜上，且所述柔性膜包括：多個第一通孔，穿過所述柔性膜；多個第二通孔，穿過所述柔性膜，其中所述第一通孔和所述第二通孔分別布置在參考線的相對的第一側及第二側，其中較接近於所述晶片的第一側的所述多個第一通孔當中一者與所述多個第二通孔當中一者之間的距離係長於較遠離所述晶片的所述第一側的所述多個第一通孔當中另一者與所述多個第二通孔當中另一者之間的距離；多個上引線，安置在連接在所述第一通孔與所述多個凸塊之間和所述第二通孔與所述多個凸塊之間的該柔性膜的一上表面上；以及多個下引線，安置在該柔性膜的一下表面上，連接到所述第一通孔和所述第二通孔，並且朝著所述晶片的所述第一側或相對於所述晶片的所述第一側的所述晶片的第二側延伸。
  2. 如申請專利範圍第1項所述的膜上晶片封裝件，其中所述多個第一通孔沿著不平行於所述參考線的第一布置方向布置，且所述多個第二通孔沿著不平行於所述參考線的第二布置方向布置。
  3. 如申請專利範圍第1項所述的膜上晶片封裝件，其中所述第一通孔相對於所述參考線與所述第二通孔對稱地布置。
  4. 如申請專利範圍第1項所述的膜上晶片封裝件，其中所述凸塊包括沿第一方向布置為第一行的多個第一凸塊和沿第二方向布置為第二行的多個第二凸塊，且所述多個第二凸塊中的每一個比所述多個第一凸塊中的每一個較接近於所述晶片的所述第一側。
  5. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述第二凸塊當中一者位於所述多個第一凸塊中的相鄰兩個之間。
  6. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個第一凸塊為奇數編號的輸出凸塊並且所述多個第二凸塊為偶數編號的輸出凸塊。
  7. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個第一凸塊為偶數編號的輸出凸塊並且所述多個第二凸塊為奇數編號的輸出凸塊。
  8. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個上引線包括：多個第一上引線，連接於所述多個第一通孔與所述多個第一凸塊之間且/或連接於所述多個第二通孔與所述多個第一凸塊之間；以及多個第二上引線，分別連接到所述第二凸塊並且朝著所述晶片的所述第一側延伸。
  9. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個下引線包括多個第一下引線，所述多個第一下引線連接到所述多個第一通孔和所述多個第二通孔並且朝著所述晶片的所述第一側和所述晶片的所述第二側當中一者延伸。
  10. 如申請專利範圍第8項所述的膜上晶片封裝件，其中所述多個下引線進一步包括多個第二下引線，所述多個第二下引線連接所述多個第一通孔和所述多個第二通孔並且朝著所述晶片的所述第一側和所述晶片的所述第二側當中另一者延伸。
  11. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述晶片進一步包括安置在所述晶片的所述第二側上的多個第三凸塊。
  12. 如申請專利範圍第11項所述的膜上晶片封裝件，其中所述柔性膜進一步包括多個第三上引線，所述多個第三上引線安置在所述上表面上，連接到所述多個第三凸塊並且朝著所述晶片的所述第二側延伸。
  13. 如申請專利範圍第12項所述的膜上晶片封裝件，其中所述多個第三凸塊包括所述晶片的多個輸出凸塊。
  14. 如申請專利範圍第12項所述的膜上晶片封裝件，其中所述多個第三凸塊包括所述晶片的多個輸入凸塊。
  15. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個第一凸塊包括以交錯方式沿所述第一方向布置的第一組所述第一凸塊和第二組所述第一凸塊。
  16. 如申請專利範圍第4項所述的膜上晶片封裝件，其中所述多個第二凸塊包括以交錯方式沿所述第二方向布置的第一組所述第二凸塊和第二組所述第二凸塊。
  17. 如申請專利範圍第15項所述的膜上晶片封裝件，其中最接近於所述第一凸塊的所述多個第一通孔當中一者和/或所述多個第二通孔當中一者安置在所述多個第一凸塊之間。
  18. 如申請專利範圍第17項所述的膜上晶片封裝件，其中所述多個第一凸塊包括第一移位組第一凸塊，所述第一移位組第一凸塊耦合到最接近於所述多個第一凸塊的所述多個第一通孔中的所述一個和所述多個第二通孔中的所述一個並且沿著所述第二方向安置在所述多個第二凸塊之間。
  19. 如申請專利範圍第1項所述的膜上晶片封裝件，進一步包括一或多個延伸通孔，所述一或多個延伸通孔安置在安裝所述晶片的所述柔性膜的晶片安裝區域之外。
  20. 如申請專利範圍第19項所述的膜上晶片封裝件，其中所述凸塊包括沿第一方向布置為第一行的多個第一凸塊和沿第二方向布置為第二行的多個第二凸塊，所述多個第一凸塊包括第二移位組第一凸塊，所述第二移位組第一凸塊連接到所述一或多個延伸通孔並且沿所述第二方向安置在所述多個第二凸塊之間。
  21. 如申請專利範圍第20項所述的膜上晶片封裝件，其中進一步包括一或多個延伸上引線，所述延伸上引線安置在所述柔性膜的所述上表面上並且連接到所述一或多個延伸通孔。
  22. 如申請專利範圍第21項所述的膜上晶片封裝件，其中所述一或多個延伸上引線包括第一組延伸上引線，所述第一組延伸上引線連接於所述一或多個延伸通孔與所述第二移位組第一凸塊之間。
  23. 如申請專利範圍第22項所述的膜上晶片封裝件，其中所述一或多個延伸上引線包括第二組延伸上引線，所述第二組延伸上引線連接到所述一或多個延伸通孔並且遠離所述晶片的所述第一側延伸。
  24. 如申請專利範圍第20項所述的膜上晶片封裝件，進一步包括一或多個延伸下引線，所述一或多個延伸下引線安置在所述柔性膜的所述下表面上且連接到所述一或多個延伸通孔，並且朝著所述晶片的所述第一側延伸且/或遠離所述晶片的所述第一側延伸。
  25. 如申請專利範圍第21項所述的膜上晶片封裝件，其中所述多個下引線進一步包括多個第二下引線，所述多個第二下引線連接所述多個第一通孔和所述多個第二通孔，所述延伸通孔安置在連接到所述多個第一通孔的所述多個第二下引線與連接到所述多個第二通孔的所述多個第二下引線之間。
  26. 如申請專利範圍第1項所述的膜上晶片封裝件，其中所述多個凸塊包括： 多個第一凸塊，沿第一方向布置為至少一個第一行並且通過所述多個上引線連接到所述多個第一通孔和所述多個第二通孔；以及多個第二凸塊，沿第二方向布置為至少一個第二行，所述至少一個第二行連接到所述多個上引線而不連接到所述多個第一通孔和所述多個第二通孔。
  27. 如申請專利範圍第26項所述的膜上晶片封裝件，其中所述多個第一凸塊包括第一移位組第一凸塊，所述第一移位組第一凸塊耦合到最接近於所述多個第一凸塊的所述第一通孔當中一者和所述第二通孔當中一者並且沿所述第二方向安置在所述多個第二凸塊之間。
  28. 如申請專利範圍第1項所述的膜上晶片封裝件，進一步包括一或多個延伸通孔，所述一或多個延伸通孔安置在安裝所述晶片的所述柔性膜的晶片安裝區域之外。
  29. 如申請專利範圍第28項所述的膜上晶片封裝件，其中所述多個下引線進一步包括多個第二下引線，所述多個第二下引線連接所述多個第一通孔和所述多個第二通孔，所述多個延伸通孔安置在連接到所述多個第一通孔的所述多個第二下引線與連接到所述多個第二通孔的所述多個第二下引線之間。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508857A (zh) * 2020-03-12 2020-08-07 浙江大学 一种扇出型芯片互联的制作方法
CN112954888B (zh) * 2021-02-19 2022-10-28 合肥京东方卓印科技有限公司 一种覆晶薄膜、覆晶薄膜组及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466246C (zh) * 2005-10-10 2009-03-04 南茂科技股份有限公司 用于封装的柔性基板
US20130161616A1 (en) * 2011-12-26 2013-06-27 Chir-Hsiang Hsu Substrate for Chip on Film
US8853694B2 (en) * 2012-01-09 2014-10-07 Samsung Electronics Co., Ltd. Chip on film package including test pads and semiconductor devices including the same
TW201810550A (zh) * 2016-06-24 2018-03-16 三星電子股份有限公司 膜產品及膜封裝

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071838A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP4073903B2 (ja) * 2004-09-22 2008-04-09 シャープ株式会社 半導体装置、フレキシブル基板、及び半導体装置を備えた電子機器
KR102243669B1 (ko) * 2015-01-26 2021-04-23 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
US10262590B2 (en) * 2015-08-03 2019-04-16 Sharp Kabushiki Kaisha Active matrix substrate and display panel
TWI653717B (zh) * 2017-09-11 2019-03-11 南茂科技股份有限公司 薄膜覆晶封裝結構
CN110739292A (zh) 2019-09-02 2020-01-31 上海先方半导体有限公司 一种3d封装结构及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466246C (zh) * 2005-10-10 2009-03-04 南茂科技股份有限公司 用于封装的柔性基板
US20130161616A1 (en) * 2011-12-26 2013-06-27 Chir-Hsiang Hsu Substrate for Chip on Film
US8853694B2 (en) * 2012-01-09 2014-10-07 Samsung Electronics Co., Ltd. Chip on film package including test pads and semiconductor devices including the same
TW201810550A (zh) * 2016-06-24 2018-03-16 三星電子股份有限公司 膜產品及膜封裝

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