TW201810550A - 膜產品及膜封裝 - Google Patents

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Abstract

膜產品及膜封裝被提出。在實施例中，所述膜產品包括：膜基底，具有第一表面及與所述第一表面相對的第二表面。所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度。第一多個墊，位於所述第一表面及所述第二表面中的一個上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向。至少一條合併線電連接所述第一多個墊中的至少兩個墊。

Description

膜產品及膜封裝
本發明概念的實施例涉及一種半導體封裝，且更具體來說，涉及薄膜覆晶（chip-on-film，COF）封裝及使用所述薄膜覆晶封裝的封裝模組。
已開發出使用柔性膜基底的薄膜覆晶（COF）封裝技術來提供小的、薄的及輕的電子產品。根據薄膜覆晶封裝技術，半導體晶片可通過倒裝晶片結合方法直接安裝在柔性膜基底上且可經由短的引線電連接至外部電路。通過這種技術實現的薄膜覆晶封裝可應用於可擕式裝置（例如，手機或個人數位助理（personal digital assistant，PDA））、膝上型電腦、及顯示裝置的面板。
本發明概念的實施例可提供高度集成的膜封裝及使用所述膜封裝的封裝模組。
本發明概念的實施例還可提供具有被快速測得的電特性的膜封裝、及使用所述膜封裝的封裝模組。
至少一個實施例涉及一種膜產品。
在實施例中，所述膜產品包括：膜基底，具有第一表面及與所述第一表面相對的第二表面。所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度。第一多個墊位於所述第一表面及所述第二表面中的一個上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向。至少一條合併線電連接所述第一多個墊中的至少兩個墊。
至少一個實施例涉及一種膜封裝。
在一個實施例，所述膜封裝包括膜基底，所述膜基底具有第一表面及與所述第一表面相對的第二表面。所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度。第一多個墊位於所述第二表面上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向。半導體晶片位於所述第一表面上。第一連接結構將所述半導體晶片電連接至所述第一多個墊。第一多條導電線位於所述第二表面上，所述第一多條導電線中的每一條從所述膜基底的第一邊緣延伸至所述第一多個導電墊中的相應一個導電墊，使得所述第一多條導電線具有不同的長度。
在另一實施例中，所述膜封裝包括膜基底，所述膜基底具有第一表面及與所述第一表面相對的第二表面。所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度。第一多個墊位於所述第二表面上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向。半導體晶片位於所述第一表面上。第一連接結構將所述半導體晶片電連接至所述第一多個墊，所述第一連接結構包括從所述第一表面延伸至所述第二表面的多個第一通孔，所述多個第一通孔中的每一個電連接至所述第一多個墊中的相應一個墊。第一多條導電線位於所述第一表面上。所述第一多條導電線中的每一條從所述膜基底的第一邊緣延伸至所述多個第一通孔中的相應一個通孔，使得所述第一多條導電線具有不同的長度。
至少一個實施例涉及一種封裝模組。
在一個實施例中，所述封裝模組包括顯示器、電路基底、及電連接至所述電路基底及所述顯示器的膜封裝。所述膜封裝包括：膜基底，所述膜基底具有第一表面及與所述第一表面相對的第二表面，其中所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度；第一多個墊，位於所述第一表面及所述第二表面中的一個上，其中所述第一多個墊排列在第三方向上，且所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向；以及第一多條導電線，位於所述第二表面上，其中所述第一多條導電線中的每一條從所述膜基底的第一邊緣延伸至所述第一多個導電墊中的相應一個導電墊，使得所述第一多條導電線具有不同的長度。
至少一個實施例涉及一種製造方法。
在一個實施例中，所述方法包括：提供膜基底，所述膜基底具有第一表面及與所述第一表面相對的第二表面，其中所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度；形成多個第一通孔，所述多個第一通孔從所述第一表面延伸至所述第二表面，其中所述多個第一通孔排列在第三方向上，且所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向；以及形成至少一條合併線，所述至少一條合併線電連接所述多個第一通孔中的一對通孔。
根據附圖及隨附詳細說明，本發明概念將變得更顯而易見。
應理解，當稱一元件“連接至”或“耦合至”另一元件時，所述元件可直接連接至或直接耦合至所述另一元件，抑或可存在中間元件。
相似地，應理解，當稱一元件（例如，層、區或基底）位於另一元件“上”時，所述元件可直接位於所述另一元件上，抑或可存在中間元件。相反地，用語“直接”意指不存在中間元件。另外，將利用作為本發明概念的理想示例性圖的剖視圖來闡述本詳細說明中的實施例。因此，可根據製造技術及/或所允許的誤差來修改示例性圖的形狀。
應理解，儘管本文中可能使用用語“第一”、“第二”等來闡述各種元件，然而這些元件不應受限於這些用語。這些用語僅用於區分各個元件。舉例來說，在不背離示例性實施例的範圍的條件下，第一元件可被稱為第二元件，且相似地，第二元件可被稱為第一元件。本文中所使用的用語“及/或”包含相關列出項中的一個或多個項的任意及所有組合。
本文中解釋及說明的本發明概念的各個方面的示例性實施例包括它們的互補對應實施例。在說明書通篇中，相同的參考編號或相同的參考指示符表示相同的元件。
在下文中將闡述根據本發明概念某些實施例的膜基底及膜封裝。
圖1是說明根據本發明概念某些實施例的膜封裝的佈局圖。
參照圖1，膜封裝FPKG可包括膜產品。所述膜產品包括膜基底100。膜基底100可包含聚合物材料，例如聚醯亞胺或聚酯。膜基底100可為柔性的。膜基底100可包括第一區R1及第二區R2。在第二區R2與第一區R1之間可設置有切割線CL以界定第一區R1。切割線CL可為膜封裝FPKG中的假想線。第一區R1可排列在第一方向D1上。第二區R2可環繞每一個第一區R1。第一區R1可形成稍後將參照圖9A至圖9C闡述的半導體封裝10。半導體晶片200可安裝在膜基底100的第一區R1上。在下文中，將主要詳細闡述一個半導體封裝10。
圖2A是對應於圖1所示區I的俯視圖，用來說明根據本發明概念某些實施例的膜基底。圖2B是對應於圖1所示區I的仰視圖，用來說明根據本發明概念某些實施例的膜基底。圖2C是對應於圖1所示區I的放大平面圖，用來說明根據本發明概念某些實施例的膜封裝。圖2D是沿圖2C所示線II-II'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖1及圖2A至圖2D，膜封裝FPKG1可包括膜產品及半導體晶片200。膜產品可包括膜基底100、第一輸出結構OS1、第二輸出結構OS2、及輸入結構IS。膜基底100可具有第一表面100a及與所述第一表面相對的第二表面100b。切割線CL可包括位於彼此相對的兩端或兩側的第一切割線CL1及第二切割線CL2。當從平面圖中觀察時，第一切割線CL1及第二切割線CL2可平行於第二方向D2。此處，第一方向D1及第二方向D2可平行於膜基底100的第一表面100a。第二方向D2可垂直於第一方向D1。
半導體晶片200可安裝在膜基底100的第一區R1的第一表面100a上。舉例來說，半導體晶片200可安裝在圖2A及圖2B所示膜基底100上以製造出圖2C及圖2D所示膜封裝FPKG1。半導體晶片200可包括設置在半導體晶片200的底表面上的第一輸出晶片墊210、第二輸出晶片墊220及輸入晶片墊230。當從平面圖中觀察時，第一輸出晶片墊210可與半導體晶片200的一側相鄰。第二輸出晶片墊220可設置在第一輸出晶片墊210與輸入晶片墊230之間。連接端子250可在膜基底100與半導體晶片200之間設置成連接至晶片墊210、晶片墊220及晶片墊230。舉例來說，各連接端子250中的每一個連接端子250可為凸塊或焊料球。
輸入結構IS可在膜基底100上設置成電連接至半導體晶片200。當從平面圖中觀察時，輸入結構IS可在第二方向D2上相互間隔開。輸入結構IS可包含金屬，例如銅或鋁。各輸入結構IS中的每一個輸入結構IS可包括輸入線或訊號線331、輸入墊333、第一輸入測試線334、輸入通孔332、第二輸入測試線336、及輸入測試墊337。輸入線331可在膜基底100的第一區R1的第一表面100a上設置成連接至輸入晶片墊230。輸入墊333可設置在膜基底100的第一區R1的第一表面100a上且可與第二切割線CL2相鄰。輸入墊333可經由輸入線331電連接至半導體晶片200。第一輸入測試線334可在膜基底100的第一表面100a上通過第二切割線CL2從輸入墊333延伸至第二區R2。第二輸入測試線336可設置在膜基底100的第二區R2的第二表面100b上。輸入通孔332可穿透膜基底100且可連接至第一輸入測試線334及第二輸入測試線336。輸入測試墊337可設置在膜基底100的第二區R2的第二表面100b上且可與第二切割線CL2相鄰。輸入測試墊337可分別經由第二輸入測試線336、輸入通孔332、及第一輸入測試線334而電連接至輸入墊333。
第一輸出結構OS1可在膜基底100上設置成連接至半導體晶片200。當在平面圖中觀察時，第一輸出結構OS1可沿第二方向D2排列。第一輸出結構OS1可包含金屬，例如銅或鋁。第一輸出結構OS1可包括第一訊號線311、第一輸出通孔312、第一輸出墊313、及第一合併線315。在下文中，第一訊號線311將被稱為第一輸出線311。第一輸出線311可設置在膜基底100的第一區R1的第一表面100a上。第一輸出線311可經由連接端子250而電連接至第一輸出晶片墊210。
第一輸出通孔312可穿透膜基底100的第一區R1。第一輸出通孔312可連接至第一輸出線311。當在平面圖中觀察時，第一輸出通孔312可與第一切割線CL1相鄰且可在側向上與半導體晶片200間隔開。
第一輸出墊313可設置在膜基底100的第一區R1的第二表面100b上且可與第一切割線CL1相鄰。當從平面圖中觀察時，第一輸出墊313可分別與第一輸出通孔312重疊。第一輸出墊313可直接連接至第一輸出通孔312。第一輸出墊313可充當通孔墊，且因此可省略通孔墊。結果，可減小膜封裝FPKG1的平面大小。在本說明書中，元件的大小可包括元件的寬度及/或長度。元件的長度可意指處於第一方向D1上的長度，且元件的寬度可意指處於第二方向D2上的寬度。各第一輸出墊313的長度及寬度可大於第一輸出通孔312中的對應一個第一輸出通孔312的直徑。因此，即便在形成第一輸出通孔312時，第一輸出通孔312的直徑在製程公差內變化，第一輸出通孔312仍可穩定地並可靠地連接至第一輸出墊313。在下文中，將更詳細地闡述各第一輸出結構OS1中的一個第一輸出結構OS1的平面形狀。
第一輸出墊313可相互間隔開且可不排列在第一方向D1及第二方向D2上。各第一輸出墊313可在第一方向D1上與第一切割線CL1相距不同的距離設置。舉例來說，當從平面圖中觀察時，第一輸出墊313（或第一輸出通孔312）可排列在斜向方向D3上。斜向方向D3可與第一方向D1及第二方向D2交叉。如果第一輸出墊313排列在第二方向D2上，則膜基底100的寬度可增大。在某些實施例中，由於第一輸出墊313不排列在第二方向D2上，因而在第二方向D2上在第一輸出墊313之間的距離可減小。結果，膜基底100的長度可減小。第一輸出墊313可包括第一子輸出墊313a及第二子輸出墊313b（參見圖2C）。
換句話說，第一輸出墊313排列在相對於第一方向D1及第二方向D2中的至少一個方向為斜向的方向D3上。即，第三方向D3與第一方向D1及第二方向D2不垂直。由此，應理解，第一輸出通孔312排列在方向D3上。
第一合併線315可設置在膜基底100的第二表面100b上。合併線315可在與第一方向D1相反的方向上從設置在膜基底100的第一區R1上的第一輸出墊313延伸至膜基底100的第二區R2上。第一合併線315可與第一切割線CL1重疊。當從平面圖中觀察時，第一合併線315可具有包括第一支腿、第二支腿及彎曲部分的U形狀。第一合併線315的彎曲部分可設置在膜基底100的第二區R2上。第一合併線315可經由彎曲部分連接至第一輸出墊313中的至少兩個第一輸出墊313（例如，第一子輸出墊313a）。在一個實施例中，所述兩個輸出墊不相鄰。第二子輸出墊313b可不連接至第一合併線315。不同於圖2B及圖2C，可省略第二子輸出墊313b。
第二輸出結構OS2可在膜基底100上設置成電連接至半導體晶片200。當在平面圖中觀察時，第二輸出結構OS2可沿第二方向D2排列。第二輸出結構OS2可包括第二訊號線321、第二輸出通孔322、第二輸出墊323、及第二合併線325。在下文中，第二訊號線321將被稱為第二輸出線321。第二輸出通孔322可穿透膜基底100。當在平面圖中觀察時，第二輸出通孔322可與半導體晶片200重疊。第二輸出通孔322可電連接至第二輸出晶片墊220。可在膜基底100的第一表面100a上設置連接圖案229以將連接端子250連接至第二輸出通孔322。
第二輸出線321可設置在膜基底100的第一區R1的第二表面100b上且可連接至第二輸出通孔322。當在平面圖中觀察時，第二輸出線321可在與第一方向D1相反的方向上從第二輸出通孔322延伸。
第二輸出墊323可設置在膜基底100的第一區R1的第二表面100b上。第二輸出墊323可與第一輸出墊313相鄰。第二輸出墊323可相互間隔開且可不排列在第一方向D1及第二方向D2上。在第二輸出結構OS2中的一個第二輸出結構OS2中，第二輸出墊323可在第一方向D1上與第一切割線CL1相距不同的距離設置。舉例來說，當在平面圖中觀察時，第二輸出墊323可排列在斜向方向D3上。因此，膜封裝FPKG1的大小可減小。第二輸出墊323可包括第三子輸出墊323a及第四子輸出墊323b。
第一輸出墊313的數目與第二輸出墊323的數目之和可大於輸入墊333的數目。當在平面圖中觀察時，第一輸出墊313及第二輸出墊323可與第一切割線CL1相鄰。如圖2D所說明，第一輸出線311可設置在膜基底100的第一表面100a上且第二輸出線321可設置在膜基底100的第二表面100b上。因此，第一輸出線311可在垂直方向D4上與第二輸出線321間隔開。垂直方向D4可與第一方向D1、第二方向D2及第三方向D3交叉（例如，垂直）。第一輸出線311可與第二輸出線321絕緣。另外，如根據圖2A及圖2B所將瞭解，各第一輸出線311具有不同的長度且各第二輸出線321具有不同的長度。如圖2C所說明，當在平面圖中觀察時，第一輸出線311可與第二輸出線321部分地重疊。因此，膜基底100的大小可減小。
第二合併線325可設置在膜基底100的第二表面100b上。第二合併線325可通過第二切割線CL2從膜基底100的第一區R1延伸至膜基底100的第二區R2上。舉例來說，第二合併線325可在第一方向D1上從第二輸出通孔322延伸。當在平面圖中觀察時，第二合併線325可在膜基底100的第二區R2上具有包括第一支腿、第二支腿及彎曲部分的U形狀。第二合併線325可通過彎曲部分電連接至至少兩個第三子輸出墊323a。第四子輸出墊323b可不連接至第二合併線325。在某些實施例中，可省略第四子輸出墊323b。
第一合併線315、第一輸出墊313、第二輸出墊323、第二輸出線321、第二合併線325、輸入測試墊337、及第二輸入測試線336可通過相同的製程同時形成。舉例來說，第一合併線315、第一輸出墊313、第二輸出墊323、第二輸出線321、第二合併線325、輸入測試墊337及第二輸入測試線336可包含相同的材料且可具有相同的厚度。第一輸出線311、輸入線331、輸入墊333、及第一輸入測試線334可通過相同的製程同時形成。舉例來說，第一輸出線311、輸入線331、輸入墊333、及第一輸入測試線334可包含相同的材料且可具有相同的厚度。
在膜基底100的第一區R1的第一表面100a上可設置有上部保護層410，且上部保護層410可覆蓋第一輸出線311及輸入線331（參見圖2A）。上部保護層410可具有第一開口411及第二開口412（參見圖2A）。第一開口411可暴露出輸入墊333，且第二開口412可暴露出第一輸出線311的端部及輸入線331的端部。不同於圖2D，上部保護層140可延伸至膜基底100的第二區R2上以覆蓋第一輸入測試線334。
在膜基底100的第一區R1的第二表面100b上可設置有下部保護層420，且下部保護層420可覆蓋第二輸出線321及第二合併線325。下部保護層420可暴露出第一輸出墊313及第二輸出墊323（參見圖2B）。不同於圖2D，下部保護層420可延伸至膜基底100的第二區R2上以密封第一合併線315及第二合併線325。在這種情形中，下部保護層420可具有用於暴露出第一輸出墊313及第二輸出墊323的開口。下部保護層420及/或上部保護層410可包含絕緣材料（例如，阻焊劑）。在下文中，將參照圖3A至圖3C來闡述測試膜封裝FPKG1的方法。
圖3A是圖2C所示膜封裝的一部分的放大圖，用來說明根據本發明概念某些實施例的測試膜封裝的方法。圖3B是對應於圖3A所示線III-III'的剖視圖，用來說明根據本發明概念某些實施例的測試膜封裝的方法。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖2C、圖3A及圖3B，可使用測試設備1000測試膜封裝FPKG1的電連接。此處，膜封裝FPKG1可與參照圖2C及圖2D所闡述的相同。在將半導體晶片200安裝在膜基底100上之後，可執行測試膜封裝FPKG1的製程。測試設備1000可包括至少一個輸出探針1100及至少一個輸入探針1200。輸入探針1200可與輸入測試墊337接觸。如圖3B所說明，輸入測試墊337可分別經由第二輸入測試線336、輸入通孔332、及第一輸入測試線334電連接至輸入墊333。輸入探針1200可與輸入測試墊337接觸以測試半導體晶片200與輸入墊333之間的電連接。對電連接/電特性的測試可包括電短路測試及/或連接斷開（disconnection）測試。
輸出墊313及輸出墊323可用作測試墊。舉例來說，輸出探針1100可與第二子輸出墊313b接觸以測試半導體晶片200與第二子輸出墊313b之間的電連接。輸出探針1100可與第四子輸出墊323b接觸以測試半導體晶片200與第四子輸出墊323b之間的電連接。第一子輸出墊313a中的一個或某些以及第三子輸出墊323a中的一個或某些可用作稍後所闡述的測試墊。因此，膜封裝FPKG1的大小可減小。
輸出探針1100可與第一子輸出墊313a中的一個第一子輸出墊313a接觸。所述一個第一子輸出墊313a可用作測試墊且可經由第一合併線315電連接至第一子輸出墊313a中的另一個。測試設備1000可通過輸出探針1100測試所述一個第一子輸出墊313a與半導體晶片200之間及所述另一個第一子輸出墊313a與半導體晶片200之間的電特性。舉例來說，在通過輸出探針1100測試所述一個第一子輸出墊313a與半導體晶片200之間的電連接時，半導體晶片200可不通過半導體晶片200的內部電路電連接至所述另一個第一子輸出墊313a。當完成半導體晶片200與所述一個第一子輸出墊313a之間的電特性測試時，所述一個第一子輸出墊313a可通過半導體晶片200的內部電路從半導體晶片200電性斷開，且所述另一第一子輸出墊313a可通過半導體晶片200的內部電路從半導體晶片200進行電連接。測試設備1000可通過輸出探針1100、所述一個第一子輸出墊313a、第一合併線315、及所述另一個第一子輸出墊313a測試所述另一個第一子輸出墊313a與半導體晶片200之間的電連接。與第一子輸出墊313a接觸的輸出探針1100的數目可小於第一子輸出墊313a的數目。如參照第一子輸出墊313a所闡述，輸出探針1100可與第三子輸出墊323a中的一個第三子輸出墊323a接觸以測試半導體晶片200與多個第三子輸出墊323a之間的電特性。此時，所述一個第三子輸出墊323a可用作測試墊。與第三子輸出墊323a接觸的輸出探針1100的數目可小於第三子輸出墊323a的數目。
探針1100與探針1200可相互間隔開特定的節距。輸入探針1200（或輸入測試墊337）可相互間隔開相對寬的節距。可設置多個輸出探針1100。如果輸出墊313及輸出墊323一一對應地接觸輸出探針1100，則輸出墊313及輸出墊323的節距應實質上等於輸出探針1100的節距。在這種情形中，膜封裝FPKG1的大小可增大。然而，根據本發明概念的某些實施例，可減少用於測試膜封裝FPKG1的電特性的輸出探針1100的數目。舉例來說，輸出探針1100的總數目可小於輸出墊313及輸出墊323的總數目。因此，對輸出探針110的節距及對輸出墊313及輸出墊323的節距的限制可降低或最小化以減小膜封裝FPKG1的大小。
另外，可增大輸出墊313及輸出墊323的大小及輸入測試墊337的大小，以防止輸出探針1100與輸出墊313及輸出墊323之間以及輸入探針1200與輸入測試墊337之間的接觸錯誤。根據本發明概念的某些實施例，即便第一輸出墊313及第二輸出墊323具有相對大的大小，膜封裝FPKG1的大小仍可不增大，這是因為第一輸出墊313及第二輸出墊323未排列在第一方向D1及第二方向D2上。
第一輸出墊313及第二輸出墊323、以及輸入測試墊337可如圖3B所說明設置在膜基底100的第二表面100b上，且因此探針1100及探針1200可實質上同時與墊313、墊323及墊337接觸。因此，可快速地且簡單地測試膜封裝FPKG1的電特性。根據本發明概念的某些實施例，輸出墊313及輸出墊323可通過下部保護層420被暴露出，且因此輸出探針1100可與輸出墊313及輸出墊323接觸。
圖4A是說明根據本發明概念某些實施例的膜封裝的一部分的放大平面圖。圖4B是圖4A的一部分的放大圖，用來說明測試圖4A所示膜封裝的方法。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖4A及圖4B，膜封裝FPKG2可包括膜基底100、第一輸出結構OS1、第二輸出結構OS2、及輸入結構IS。
輸出墊313及輸出墊323中的一個或某些輸出墊可具有與輸出墊313及輸出墊323中的另一個或其他輸出墊不同的大小。與輸出探針1100接觸的輸出墊313及輸出墊323的大小可大於不與輸出探針1100接觸的輸出墊313及輸出墊323的大小。舉例來說，第一子輸出墊313a中的一個第一子輸出墊313a的長度L1可大於第一子輸出墊313a中例如與所述一個第一子輸出墊313a電連接的另一個第一子輸出墊313a的長度L2。所述一個第一子輸出墊313a的寬度W1可大於例如與所述一個第一子輸出墊313a電連接的所述另一個第一子輸出墊313a的寬度W2。此時，所述一個第一子輸出墊313a可經由第一合併線315連接至所述另一個第一子輸出墊313a。第二子輸出墊313b的長度L1及寬度W1可實質上分別等於所述一個第一子輸出墊313a的長度L1及寬度W1；然而，示例性實施例並非僅限於此。第二子輸出墊313b的長度L1可大於所述另一個第一子輸出墊313a的長度L2。第二子輸出墊313b的寬度W1可大於所述另一個第一子輸出墊313a的寬度W2。同樣，第三子輸出墊323a中的一個第三子輸出墊323a的大小可大於第三子輸出墊323a中的另一個第三子輸出墊323a的大小，且所述一個第三子輸出墊323a可經由第二合併線325連接至所述另一個第三子輸出墊323a。第四子輸出墊323b的大小可大於所述另一個第三子輸出墊323a的大小。
由於與輸出探針1100接觸的輸出墊313及輸出墊323具有相對大的大小，因此輸出探針1100可容易地與輸出墊313及輸出墊323接觸。另外，不與輸出探針1100接觸的輸出墊313及輸出墊323可具有相對小的大小，且因此膜基底100的大小可減小或最小化。
同時，不與輸出探針1100接觸的第一輸出墊313的大小可大於圖4A所示第一輸出通孔312中的對應第一輸出通孔312的直徑。
圖5A是對應於圖1所示區I的放大平面圖，用來說明根據本發明概念某些實施例的膜封裝。圖5B是沿圖5A所示線II-II'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖5A及圖5B，膜封裝FPKG3可包括膜基底100、第一輸出結構OS1、第二輸出結構OS2、輸入結構IS、及半導體晶片200。第二輸出結構OS2、輸入結構IS、輸入線331、輸入通孔332、及輸入墊333可設置在與參照圖2A至圖2D所闡述的相同位置處。
第一合併線315可設置在膜基底100的第一表面100a上。第一合併線315可通過第一切割線CL1從第一輸出通孔312延伸至膜基底100的第二區R2上。第一合併線315可包括設置在膜基底100的第二區R2上的彎曲部分。第一合併線315可連接至多個第一輸出通孔312。第一輸出墊313中的至少兩個第一輸出墊313可經由第一合併線315及第一輸出通孔312相互電連接。
圖6A是對應於圖1所示區I的放大平面圖，用來說明根據本發明概念某些實施例的膜封裝。圖6B是沿圖6A所示線II-II'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖6A及圖6B，膜封裝FPKG4可包括膜基底100、第一輸出結構OS1、第二輸出結構OS2、輸入結構IS、及半導體晶片200。半導體晶片200可安裝在膜基底100的第一區R1的第一表面100a上。第一合併線315及第二合併線325可通過與上述實質上相同的方式連接第一子輸出墊313a、第二子輸出墊313b、第三子輸出墊323a、及第四子輸出墊323b。
第一輸出測試墊317可設置在膜基底100的第二區R2的第二表面100b上且可與第一切割線CL1相鄰。第一輸出測試線316可設置在膜基底100的第二表面100b上。當從平面圖中觀察時，第一輸出測試線316可通過第一切割線CL1從第一輸出墊313延伸至第二區R2上。第一輸出墊313可進一步包括第五子輸出墊313c。第五子輸出墊313c可經由第一輸出測試線316電連接至第一輸出測試墊317。第一輸出測試墊317的數目對第五子輸出墊313c的數目的比率可為1:(1+a)。此處，“a”表示等於0或大於0的整數。在某些實施例中，第一輸出測試墊317可連接至一個第五子輸出墊313c。在某些實施例中，第一輸出測試墊317可連接至兩個或更多個第五子輸出墊313c。第一子輸出墊313a及第二子輸出墊313b可不連接至第一輸出測試墊317及第一輸出測試線316。
第二輸出測試墊327可設置在膜基底100的第二區R2的第二表面100b上且可與第二切割線CL2相鄰。當從平面圖中觀察時，第二輸出測試線326可通過第二切割線CL2從第二輸出線321延伸至第二區R2上。第二輸出測試墊327可經由第二輸出測試線326中的至少一條第二輸出測試線326電連接至第二輸出通孔322中的至少一個第二輸出通孔322。在某些實施例中，第二輸出墊323可進一步包括第六子輸出墊323c。第二輸出測試墊327可連接至第六子輸出墊323c中的至少一個第六子輸出墊323c。第四子輸出墊323b可不連接至第二輸出測試墊327及第二合併線325。在某些實施例中，可省略第四子輸出墊323b。
圖7A是圖6A的一部分的放大平面圖，用來說明根據本發明概念某些實施例的測試膜封裝的方法。圖7B是對應於圖7A所示線III-III'的剖視圖，用來說明根據本發明概念某些實施例測試膜封裝的方法。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖6A、圖7A及圖7B，可使用測試設備1000來測試參照圖6A及圖6B闡述的膜封裝FPKG4的電連接。測試設備1000可包括至少一個輸出探針1100及至少一個輸入探針1200。如參照圖3A及圖3B所闡述，輸出探針1100及輸入探針1200可與第一子輸出墊313a、第二子輸出墊313b、第三子輸出墊323a、及第四子輸出墊323b以及輸入測試墊337接觸。
另外，輸出探針1100中的一個輸出探針1100可與第一輸出測試墊317接觸，以測試半導體晶片200與第五子輸出墊313c之間的電特性。舉例來說，輸出探針1100可與第一輸出測試墊317接觸，以測試半導體晶片200與至少兩個第五子輸出墊313c之間的電連接。輸出探針1100中的一個輸出探針1100可與第二輸出測試墊327接觸以測試半導體晶片200與第六子輸出墊323c之間的電特性。如上所述，可設置多個輸出探針1100。由於第一輸出測試墊317及第二輸出測試墊327設置在膜基底100的第二區R2上，因此輸出探針1100的節距可增大。因此，可穩定地測試膜封裝FPKG4的電特性。輸出墊313及輸出墊323的節距可小於輸出探針1100的節距。因此，膜封裝FPKG4的大小可減小。
可將輸出測試墊317及輸出測試墊327、輸出墊313及輸出墊323、以及輸入測試墊337設置在膜基底100的第二表面100b上，且因此探針1100及探針1200可實質上同時與墊317、墊327、墊313、墊323及墊337接觸。因此，可快速測試膜封裝FPKG4的電特性。
圖8A是對應於圖1所示區I的放大平面圖，用來說明根據本發明概念某些實施例的膜封裝。圖8B是沿圖8A所示線II-II'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖8A及圖8B，膜封裝FPKG5可包括膜基底100、第一輸出結構OS1、第二輸出結構OS2、輸入結構IS、及半導體晶片200。半導體晶片200可安裝在膜基底100的第一區R1的第一表面100a上。第一合併線315可設置在膜基底100的第一表面100a上且可連接至第一輸出通孔312中的至少兩個第一輸出通孔312。第一合併線315可經由第一輸出通孔312電連接至第一輸出墊313中的至少兩個第一輸出墊313。第一輸出測試墊317及第一輸出測試線316可設置在膜基底100的第二區R2的第二表面100b上。第一合併線315可在垂直方向D4上與第一輸出測試線316及第一輸出測試墊317間隔開。當從平面圖中觀察時，第一合併線315可與第一輸出測試線316及第一輸出測試墊317部分地重疊。因此，膜基底100的大小可進一步減小。
圖9A是說明根據本發明概念某些實施例的製造半導體封裝的方法的平面圖。圖9B是圖9A所示區I'的放大圖。圖9C是沿圖9B所示線IV-IV'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖9A及圖9B，首先製造出膜產品。即，提供膜基底100，且進行金屬化製程。所述金屬化製程形成輸入結構IS、輸出結構OS1、及輸出結構OS2以及合併線結構。接著，通過將半導體晶片200安裝在膜基底100的第一表面100a上來形成膜封裝FPKG。
參照圖2C及圖9A至圖9C，膜封裝FPKG可包括多個半導體封裝10。可沿圖2C所示切割線CL對膜基底100進行鋸切以使各半導體封裝10相互分離。在某些實施例中，各膜封裝中的一個或多個膜封裝可為圖2C及圖2D所示膜封裝FPKG1、圖4A所示膜封裝FPKG2及/或圖5A及圖5B所示膜封裝FPKG3。半導體封裝10中的每一個半導體封裝10可為薄膜覆晶（COF）封裝。半導體封裝10中的每一個半導體封裝10可包括安裝在膜基底100的第一區R1上的半導體晶片200。舉例來說，可通過對膜基底100進行鋸切來使膜基底100的第一區R1從膜基底100的第二區R2分離。膜基底100的第一區R1可分別包含於半導體封裝10中。在半導體封裝10中的每一個半導體封裝10中所包含的第一區R1被定義為基底100s。可移除膜基底100的第二區R2。在下文中，將詳細闡述半導體封裝10中的每一個半導體封裝10。
參照圖2C、圖9B及圖9C，可通過對膜基底100進行鋸切的製程來界定基底100s的一個側壁100c及另一個側壁100d。在鋸切製程之前，基底100s的所述一個側壁100c與所述另一個側壁100d可分別對應於膜基底100的第一切割線CL1及第二切割線CL2。
可與膜基底100一起對圖2C所示第一輸入測試線334進行鋸切。可將設置在膜基底100的第一區R1上的第一輸入測試線334從輸入測試墊337及輸入通孔332分離，從而形成輸入虛設線334D。換句話說，輸入虛設線334D可對應於在鋸切製程之後餘留在半導體封裝10的基底100s上的第一輸入測試線334。當從平面圖中觀察時，輸入虛設線334D可連接至輸入墊333且可設置在基底100s的所述另一個側壁100d與輸入墊333之間。
可與膜基底100一起對圖2C所示第一合併線315進行鋸切。第一合併線315的彎曲部分可設置在膜基底100的第二區R2上，且因此可通過鋸切製程將所述彎曲部分從半導體封裝10分離。在鋸切製程之後餘留在基底100s上的第一合併線315的部分可被定義為第一虛設線315D。當從平面圖中觀察時，第一虛設線315D可連接至第一輸出墊313且可設置在基底100s的所述一個側壁100c與第一輸出墊313之間。由於第一虛設線315D從第一合併線315的彎曲部分分離，因此第一輸出墊313可不相互電連接。第一虛設線315D可在第二方向D2上相互間隔開。
也可與膜基底100一起對圖2C所示第二合併線325進行鋸切，從而形成第二虛設線325D。換句話說，第二虛設線325D可對應於在鋸切製程之後餘留在基底100s上的第二合併線325的部分。當從平面圖中觀察時，第二虛設線325D可連接至第二輸出線321且可設置在基底100s的所述另一個側壁100d與第二輸出線321之間。第二虛設線325D可從第二合併線325的彎曲部分分離，且因此半導體封裝10的第二輸出墊323可相互電絕緣。
在基底100s的第一表面100a上可設置有上部保護層410。上部保護層410可覆蓋第一輸出線311及輸入線331，但可暴露出輸入墊333。下部保護層420可設置在基底100s的第二表面100b上。下部保護層420可覆蓋第二輸出線321及第二虛設線325D，但可暴露出第一輸出墊313及第二輸出墊323。
半導體封裝10可包括基底100s、半導體晶片200、第一輸出圖案OP1、第二輸出圖案OP2、及輸入圖案IP。第一輸出圖案OP1可包括第一輸出線311、第一輸出通孔312、及第一輸出墊313。第二輸出圖案OP2可包括第二輸出線321、第二輸出通孔322、及第二輸出墊323。輸入圖案IP可包括輸入線331及輸入墊333。
圖10A是對應於圖9A所示區I'的放大平面圖，用來說明根據本發明概念某些實施例的製造半導體封裝的方法。圖10B是沿圖10A所示線IV-IV'截取的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖6A、圖6B、圖10A及圖10B，可沿切割線CL對膜封裝中的膜基底100進行鋸切以使各半導體封裝11相互分離。在某些實施例中，膜封裝中的一個或多個膜封裝可為圖6A及圖6B所示膜封裝FPKG4、及/或圖8A及圖8B所示膜封裝FPKG5。半導體封裝11可包括基底100s、半導體晶片200、第一輸出圖案OP1、第二輸出圖案OP2、輸入圖案IP、輸入虛設線334D、第一虛設線315D及第一虛設線316D、以及第二虛設線325D及第二虛設線326D。如上所述，基底100s可對應於在鋸切製程之後包含於半導體封裝11中的膜基底100的第一區R1。舉例來說，可與膜基底100一起對圖6A及圖6B所示第一輸入測試線334進行鋸切以形成輸入虛設線334D。
可與膜基底100一起對圖6A及圖6B所示第一輸出測試線316及第一合併線315進行鋸切以形成第一虛設線315D及第一虛設線316D。當從平面圖中觀察時，第一虛設線315D及第一虛設線316D可連接至第一輸出墊313且可設置在基底100s的一個側壁100c與第一輸出墊313之間。第一虛設線315D及第一虛設線316D可通過鋸切製程從第一合併線315的彎曲部分及第一輸出測試墊317分離。因此，第一輸出墊313可不相互電連接。
可與膜基底100一起對圖6A及圖6B所示第二輸出測試線326及第二合併線325進行鋸切以形成第二虛設線325D及第二虛設線326D。第二虛設線325D及第二虛設線326D可通過鋸切製程從第二合併線325的彎曲部分及第二輸出測試墊327分離。因此，第二輸出墊323可不相互電連接。
圖11A是說明根據本發明概念某些實施例的封裝模組在封裝模組彎曲之前的平面圖。圖11B是說明根據本發明概念某些實施例的封裝模組的剖視圖。圖11C是說明根據本發明概念某些實施例的封裝模組的剖視圖。在下文中，為容易及方便地進行解釋，將省略或僅簡要提及與上述相同的元件的說明。
參照圖11A至圖11C，電路基底20及顯示裝置30可安裝在或連接至基底100s的第一表面100a及第二表面100b上，從而製造出封裝模組1或封裝模組2。換句話說，封裝模組1或封裝模組2可包括半導體封裝10、電路基底20、及顯示裝置30。在某些實施例中，圖9B及圖9C所示半導體封裝10可包含於封裝模組1或封裝模組2中。半導體封裝10可包括基底100s、半導體晶片200、第一輸出圖案OP1、第二輸出圖案OP2、輸入圖案IP、輸入虛設線334D、第一虛設線315D、及第二虛設線325D。在某些實施例中，圖10A及圖10B所示半導體封裝11可包含於封裝模組1或封裝模組2中。在某些實施例中，封裝模組1或封裝模組2可為顯示裝置總成。
電路基底20可設置成與基底100s的所述另一個側壁100d相鄰。電路基底20可為柔性印刷電路板（flexible printed circuit board，FPCB）。上部保護層410可暴露出輸入墊333。在電路基底20與輸入墊333之間可設置有第一連接部分21。第一連接部分21可包括各向異性導電膜（anisotropic conductive film，ACF）。舉例來說，第一連接部分21可包含第一粘合聚合物22及設置在第一粘合聚合物22中的第一導電顆粒23。電路基底20可經由第一導電顆粒23電連接至輸入墊333。電路基底20可經由輸入圖案IP電連接至半導體晶片200。
基底100s可將電路基底20與顯示裝置30電連接且實體連接至彼此。下部保護層420可暴露出第一輸出墊313及第二輸出墊323。由於第一輸出墊313與第一輸出通孔312直接接觸，因此可省略通孔墊。因此，半導體晶片200與基底100s的所述一個側壁100c之間的距離D可減小。
顯示裝置30可設置在基底100s的第二表面100b上且可與基底100s的所述一個側壁100c相鄰。第二連接部分31可設置在顯示裝置30與輸出墊313及輸出墊323之間。第二連接部分31可包括各向異性導電膜（ACF）。舉例來說，第二連接部分31可包含第二粘合聚合物32及設置在第二粘合聚合物32中的第二導電顆粒33。顯示裝置30可經由第二導電顆粒33電連接至第一輸出墊313及第二輸出墊323。顯示裝置30可經由第一輸出圖案OP1及第二輸出圖案OP2電連接至半導體晶片200。由於半導體晶片200與基底100s的所述一個側壁100c之間的距離D減小，因此封裝模組1或封裝模組2的大小可減小。儘管圖中未示出，然而顯示裝置30可包括顯示基底及顯示面板。
如圖11B所示，基底100s可為柔性的且可被彎曲或折疊。舉例來說，基底100s的某些部分（例如，邊緣部分）可相互面對。
如圖11C所示，顯示裝置30可為柔性的且可被彎曲或折疊。舉例來說，顯示裝置30的一個表面30a的某些部分可相互面對。在此種情形中，顯示裝置30可具有與所述一個表面30a相對的另一個表面30b，且第二連接部分31可設置在顯示裝置30的所述另一個表面30b上。
根據本發明概念的某些實施例，輸出墊可充當測試墊，且因此可減小膜基底的大小。合併線可設置在膜基底的第一區及第二區上且可連接至輸出墊中的至少兩個輸出墊。一個輸出探針可經由合併線來與相互連接的多個輸出墊中的一個輸出墊接觸。因此，可使用所述一個輸出探針來測試半導體晶片與所述多個輸出墊之間的電特性。由於輸出探針與輸出墊中的某些輸出墊接觸，因此輸出墊的節距的限制可降低或最小化。因此，膜封裝的大小可減小或最小化。
另外，輸出墊可與輸出通孔直接接觸。因此，輸出墊可充當通孔墊。
儘管已參照示例性實施例闡述了本發明概念，然而對所屬領域中的技術人員來說顯而易見的是，在不背離本發明概念的精神及範圍的條件下，可作出各種改變及潤飾。因此，應理解，以上實施例並非限制性的，而是說明性的。因此，本發明概念的範圍應由本案申請專利範圍及其等效範圍所許可的最廣範圍的解釋來確定，而不應受上述說明約束或限制。
1、2‧‧‧封裝模組
10、11‧‧‧半導體封裝
20‧‧‧電路基底
21‧‧‧第一連接部分
22‧‧‧第一粘合聚合物
23‧‧‧第一導電顆粒
30‧‧‧顯示裝置
30a‧‧‧一個表面
30b‧‧‧另一個表面
31‧‧‧第二連接部分
32‧‧‧第二粘合聚合物
33‧‧‧第二導電顆粒
100‧‧‧膜基底
100a‧‧‧第一表面
100b‧‧‧第二表面
100c‧‧‧一個側壁
100d‧‧‧另一個側壁
100s‧‧‧基底
200‧‧‧半導體晶片
210‧‧‧第一輸出晶片墊/晶片墊
220‧‧‧第二輸出晶片墊/晶片墊
230‧‧‧輸入晶片墊/晶片墊
250‧‧‧連接端子
229‧‧‧連接圖案
311‧‧‧第一訊號線/第一輸出線
312‧‧‧第一輸出通孔
313‧‧‧第一輸出墊/輸出墊/墊
313a‧‧‧第一子輸出墊
313b‧‧‧第二子輸出墊
313c‧‧‧第五子輸出墊
315‧‧‧第一合併線/合併線
315D、316D‧‧‧第一虛設線
316‧‧‧第一輸出測試線
317‧‧‧第一輸出測試墊/輸出測試墊/墊
321‧‧‧第二訊號線/第二輸出線
322‧‧‧第二輸出通孔
323‧‧‧第二輸出墊/輸出墊/墊
323a‧‧‧第三子輸出墊
323b‧‧‧第四子輸出墊
323c‧‧‧第六子輸出墊
325‧‧‧第二合併線
325D、326D‧‧‧第二虛設線
326‧‧‧第二輸出測試線
327‧‧‧第二輸出測試墊/輸出測試墊/墊
331‧‧‧輸入線/訊號線
332‧‧‧輸入通孔
333‧‧‧輸入墊
334‧‧‧第一輸入測試線
334D‧‧‧輸入虛設線
336‧‧‧第二輸入測試線
337‧‧‧輸入測試墊/墊
410‧‧‧上部保護層
411‧‧‧第一開口
412‧‧‧第二開口
420‧‧‧下部保護層
1000‧‧‧測試設備
1100‧‧‧輸出探針/探針
1200‧‧‧輸入探針/探針
CL‧‧‧切割線
CL1‧‧‧第一切割線
CL2‧‧‧第二切割線
D‧‧‧距離
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向/方向/斜向方向
D4‧‧‧垂直方向
FPKG、FPKG1、FPKG2、FPKG3、FPKG4、FPKG5‧‧‧膜封裝
I、I'‧‧‧區
II-II'、III-III'、IV-IV'‧‧‧線
IP‧‧‧輸入圖案
IS‧‧‧輸入結構
L1、L2‧‧‧長度
OP1‧‧‧第一輸出圖案
OP2‧‧‧第二輸出圖案
OS1‧‧‧第一輸出結構/輸出結構
OS2‧‧‧第二輸出結構/輸出結構
R1‧‧‧第一區
R2‧‧‧第二區
W1、W2‧‧‧寬度
圖1是說明根據本發明概念某些實施例的膜封裝的佈局圖。 圖2A是說明根據本發明概念某些實施例的膜基底的俯視圖。 圖2B是說明根據本發明概念某些實施例的膜基底的仰視圖。 圖2C是說明根據本發明概念某些實施例的膜封裝的平面圖。 圖2D是沿圖2C所示線II-II'截取的剖視圖。 圖3A是說明根據本發明概念某些實施例的測試膜封裝的方法的平面圖。 圖3B是說明根據本發明概念某些實施例的測試膜封裝的方法的剖視圖。 圖4A是說明根據本發明概念某些實施例的膜封裝的一部分的放大平面圖。 圖4B是說明測試圖4A所示膜封裝的方法的平面圖。 圖5A是說明根據本發明概念某些實施例的膜封裝的平面圖。 圖5B是沿圖5A所示線II-II'截取的剖視圖。 圖6A是說明根據本發明概念某些實施例的膜封裝的平面圖。 圖6B是沿圖6A所示線II-II'截取的剖視圖。 圖7A是說明根據本發明概念某些實施例的測試膜封裝的方法的平面圖。 圖7B是對應於圖7A所示線III-III'的剖視圖，用來說明根據本發明概念某些實施例的測試膜封裝的方法。 圖8A是說明根據本發明概念某些實施例的膜封裝的平面圖。 圖8B是沿圖8A所示線II-II'截取的剖視圖。 圖9A是說明根據本發明概念某些實施例的製造半導體封裝的方法的平面圖。 圖9B是圖9A所示區I'的放大圖。 圖9C是沿圖9B所示線IV-IV'截取的剖視圖。 圖10A是說明根據本發明概念某些實施例的製造半導體封裝的方法的平面圖。 圖10B是沿圖10A所示線IV-IV'截取的剖視圖。 圖11A是說明根據本發明概念某些實施例的封裝模組的平面圖。 圖11B是說明根據本發明概念某些實施例的封裝模組的剖視圖。 圖11C是說明根據本發明概念某些實施例的封裝模組的剖視圖。
100‧‧‧膜基底
200‧‧‧半導體晶片
210‧‧‧第一輸出晶片墊/晶片墊
220‧‧‧第二輸出晶片墊/晶片墊
230‧‧‧輸入晶片墊/晶片墊
311‧‧‧第一訊號線/第一輸出線
312‧‧‧第一輸出通孔
313‧‧‧第一輸出墊/輸出墊/墊
313a‧‧‧第一子輸出墊
313b‧‧‧第二子輸出墊
315‧‧‧第一合併線/合併線
321‧‧‧第二訊號線/第二輸出線
322‧‧‧第二輸出通孔
323‧‧‧第二輸出墊/輸出墊/墊
323a‧‧‧第三子輸出墊
323b‧‧‧第四子輸出墊
325‧‧‧第二合併線
331‧‧‧輸入線/訊號線
332‧‧‧輸入通孔
333‧‧‧輸入墊
334‧‧‧第一輸入測試線
336‧‧‧第二輸入測試線
337‧‧‧輸入測試墊/墊
420‧‧‧下部保護層
CL‧‧‧切割線
CL1‧‧‧第一切割線
CL2‧‧‧第二切割線
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向/方向/斜向方向
FPKG1‧‧‧膜封裝
II-II'‧‧‧線
R1‧‧‧第一區
R2‧‧‧第二區

Claims (20)

  1. 一種膜產品，包括： 膜基底，具有第一表面及與所述第一表面相對的第二表面，所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度； 第一多個墊，位於所述第一表面及所述第二表面中的一個上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向；以及 至少一條合併線，電連接所述第一多個墊中的至少兩個墊。
  2. 如申請專利範圍第1項所述的膜產品，所述合併線處於所述第一表面及所述第二表面中的所述一個上。
  3. 如申請專利範圍第1項所述的膜產品，所述第一多個墊中的所述兩個墊不是相鄰的墊。
  4. 如申請專利範圍第1項所述的膜產品，所述合併線具有U形狀。
  5. 如申請專利範圍第4項所述的膜產品，所述U形狀的第一支腿比所述U形狀的第二支腿長。
  6. 如申請專利範圍第1項所述的膜產品，所述兩個墊中的第一墊具有比所述兩個墊中的第二墊大的面積。
  7. 如申請專利範圍第1項所述的膜產品，還包括： 第一多條訊號線，所述第一多條訊號線中的每一條均電連接至所述第一多個墊中的相應一個墊。
  8. 如申請專利範圍第7項所述的膜產品，所述第一多條訊號線具有不同的長度。
  9. 如申請專利範圍第7項所述的膜產品，所述第一多條訊號線與所述第一多個墊位於同一表面上。
  10. 如申請專利範圍第7項所述的膜產品，所述第一多條訊號線與所述第一多個墊位於不同的表面上，且所述第一多條訊號線通過對應的多個第一通孔而電連接至所述第一多個墊。
  11. 如申請專利範圍第1項所述的膜產品，還包括： 多個第一通孔，從所述第一表面延伸至所述第二表面，所述多個第一通孔排列在所述第三方向上；且其中 所述第一多個墊中的每一個墊位於所述多個第一通孔中的相應一個通孔上。
  12. 如申請專利範圍第11項所述的膜產品，所述第一多個墊中的每一個墊的面積大於所述多個第一通孔中的所述相應一個通孔的面積。
  13. 如申請專利範圍第11項所述的膜產品，所述合併線與所述第一多個墊位於所述第一表面及所述第二表面中的同一個表面上。
  14. 如申請專利範圍第11項所述的膜產品，所述合併線與所述第一多個墊位於所述第一表面及所述第二表面中的不同表面上。
  15. 如申請專利範圍第11項所述的膜產品，還包括： 第一多條訊號線，位於所述第一表面上，所述第一多條訊號線中的每一條電連接至所述第一多個通孔中的相應一個通孔；且其中 所述第一多個墊位於所述第二表面上。
  16. 如申請專利範圍第15項所述的膜產品，還包括： 第二多個墊，位於所述第二表面上，且所述第二多個墊排列在第四方向上，所述第四方向相對於所述第一方向及所述第二方向中的至少一個為斜向； 第二多條訊號線，位於所述第二表面上，所述第二多條訊號線中的每一條電連接至所述第二多個墊中的相應一個墊；以及 多個第二通孔，從所述第一表面延伸至所述第二表面，所述多個第二通孔中的每一個電連接至所述第二多條訊號線中的相應一條訊號線。
  17. 如申請專利範圍第16項所述的膜產品，還包括： 至少一條第二合併線，電連接所述第二多條訊號線中的至少兩條。
  18. 一種膜封裝，包括： 膜基底，具有第一表面及與所述第一表面相對的第二表面，所述膜基底具有處於第一方向上的長度及處於與所述第一方向垂直的第二方向上的寬度； 第一多個墊，位於所述第二表面上，且所述第一多個墊排列在第三方向上，所述第三方向相對於所述第一方向及所述第二方向中的至少一個為斜向；以及 半導體晶片，位於所述第一表面上； 第一連接結構，將所述半導體晶片電連接至所述第一多個墊，所述第一連接結構包括從所述第一表面延伸至所述第二表面的多個第一通孔，所述多個第一通孔中的每一個電連接至所述第一多個墊中的相應一個墊；以及 第一多條導電線，位於所述第一表面上，所述第一多條導電線中的每一條從所述膜基底的第一邊緣延伸至所述多個第一通孔中的相應一個通孔，使得所述第一多條導電線具有不同的長度。
  19. 如申請專利範圍第18項所述的膜封裝，還包括： 第二多個墊，位於所述第二表面上，且所述第二多個墊排列在第四方向上，所述第四方向相對於所述第一方向及所述第二方向中的至少一個為斜向；以及 第二連接結構，將所述半導體晶片電連接至所述第二多個墊。
  20. 如申請專利範圍第19項所述的膜封裝， 所述第一連接結構包括位於所述第一表面上的第一多條訊號線，所述第一多條訊號線中的每一條電連接至所述多個第一通孔中的相應一個通孔且電連接至所述半導體晶片，所述第一多條訊號線具有不同的長度； 所述第二連接結構包括位於所述第二表面上的第二多條訊號線，所述第二多條訊號線中的每一條電連接至所述第二多個墊中的相應一個墊，所述第二多條訊號線具有不同的長度，且所述第二連接結構包括在所述第一表面與所述第二表面之間延伸的多個第二通孔，且所述多個第二通孔中的每一個將所述第二多條訊號線中的相應一條訊號線電連接至所述半導體晶片；以及 第二多條導電線位於所述第二表面上，所述第二多條導電線中的每一條從所述膜基底的第二邊緣延伸至所述第二多個通孔中的相應一個通孔，所述第二邊緣與所述第一邊緣相對。
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