CN107546208A - 膜产品及膜封装 - Google Patents

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Abstract

膜产品及膜封装被提出。在实施例中，所述膜产品包括：膜基底，具有第一表面及与所述第一表面相对的第二表面。所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度。第一多个垫，位于所述第一表面及所述第二表面中的一个上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向。至少一条合并线电连接所述第一多个垫中的至少两个垫。

Description

膜产品及膜封装
[相关申请的交叉参考]
本专利申请主张在2016年6月24日在韩国知识产权局提出申请的韩国专利申请第10-2016-0079518号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
技术领域
本发明概念的实施例涉及一种半导体封装，且更具体来说，涉及薄膜覆晶(chip-on-film，COF)封装及使用所述薄膜覆晶封装的封装模块。
背景技术
已开发出使用柔性膜基底的薄膜覆晶(COF)封装技术来提供小的、薄的及轻的电子产品。根据薄膜覆晶封装技术，半导体芯片可通过倒装芯片结合方法直接安装在柔性膜基底上且可经由短的引线电连接至外部电路。通过这种技术实现的薄膜覆晶封装可应用于便携式装置(例如，手机或个人数字助理(personal digital assistant，PDA))、膝上型计算机、及显示装置的面板。
发明内容
本发明概念的实施例可提供高度集成的膜封装及使用所述膜封装的封装模块。
本发明概念的实施例还可提供具有被快速测得的电特性的膜封装、及使用所述膜封装的封装模块。
至少一个实施例涉及一种膜产品。
在实施例中，所述膜产品包括：膜基底，具有第一表面及与所述第一表面相对的第二表面。所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度。第一多个垫位于所述第一表面及所述第二表面中的一个上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向。至少一条合并线电连接所述第一多个垫中的至少两个垫。
至少一个实施例涉及一种膜封装。
在一个实施例，所述膜封装包括膜基底，所述膜基底具有第一表面及与所述第一表面相对的第二表面。所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度。第一多个垫位于所述第二表面上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向。半导体芯片位于所述第一表面上。第一连接结构将所述半导体芯片电连接至所述第一多个垫。第一多条导电线位于所述第二表面上，所述第一多条导电线中的每一条从所述膜基底的第一边缘延伸至所述第一多个导电垫中的相应一个导电垫，使得所述第一多条导电线具有不同的长度。
在另一实施例中，所述膜封装包括膜基底，所述膜基底具有第一表面及与所述第一表面相对的第二表面。所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度。第一多个垫位于所述第二表面上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向。半导体芯片位于所述第一表面上。第一连接结构将所述半导体芯片电连接至所述第一多个垫，所述第一连接结构包括从所述第一表面延伸至所述第二表面的多个第一通孔，所述多个第一通孔中的每一个电连接至所述第一多个垫中的相应一个垫。第一多条导电线位于所述第一表面上。所述第一多条导电线中的每一条从所述膜基底的第一边缘延伸至所述多个第一通孔中的相应一个通孔，使得所述第一多条导电线具有不同的长度。
至少一个实施例涉及一种封装模块。
在一个实施例中，所述封装模块包括显示器、电路基底、及电连接至所述电路基底及所述显示器的膜封装。所述膜封装包括：膜基底，所述膜基底具有第一表面及与所述第一表面相对的第二表面，其中所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度；第一多个垫，位于所述第一表面及所述第二表面中的一个上，其中所述第一多个垫排列在第三方向上，且所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向；以及第一多条导电线，位于所述第二表面上，其中所述第一多条导电线中的每一条从所述膜基底的第一边缘延伸至所述第一多个导电垫中的相应一个导电垫，使得所述第一多条导电线具有不同的长度。
至少一个实施例涉及一种制造方法。
在一个实施例中，所述方法包括：提供膜基底，所述膜基底具有第一表面及与所述第一表面相对的第二表面，其中所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度；形成多个第一通孔，所述多个第一通孔从所述第一表面延伸至所述第二表面，其中所述多个第一通孔排列在第三方向上，且所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向；以及形成至少一条合并线，所述至少一条合并线电连接所述多个第一通孔中的一对通孔。
附图说明
根据附图及随附详细说明，本发明概念将变得更显而易见。
图1是说明根据本发明概念某些实施例的膜封装的布局图。
图2A是说明根据本发明概念某些实施例的膜基底的俯视图。
图2B是说明根据本发明概念某些实施例的膜基底的仰视图。
图2C是说明根据本发明概念某些实施例的膜封装的平面图。
图2D是沿图2C所示线II-II'截取的剖视图。
图3A是说明根据本发明概念某些实施例的测试膜封装的方法的平面图。
图3B是说明根据本发明概念某些实施例的测试膜封装的方法的剖视图。
图4A是说明根据本发明概念某些实施例的膜封装的一部分的放大平面图。
图4B是说明测试图4A所示膜封装的方法的平面图。
图5A是说明根据本发明概念某些实施例的膜封装的平面图。
图5B是沿图5A所示线II-II'截取的剖视图。
图6A是说明根据本发明概念某些实施例的膜封装的平面图。
图6B是沿图6A所示线II-II'截取的剖视图。
图7A是说明根据本发明概念某些实施例的测试膜封装的方法的平面图。
图7B是对应于图7A所示线III-III'的剖视图，用来说明根据本发明概念某些实施例的测试膜封装的方法。
图8A是说明根据本发明概念某些实施例的膜封装的平面图。
图8B是沿图8A所示线II-II'截取的剖视图。
图9A是说明根据本发明概念某些实施例的制造半导体封装的方法的平面图。
图9B是图9A所示区I'的放大图。
图9C是沿图9B所示线IV-IV'截取的剖视图。
图10A是说明根据本发明概念某些实施例的制造半导体封装的方法的平面图。
图10B是沿图10A所示线IV-IV'截取的剖视图。
图11A是说明根据本发明概念某些实施例的封装模块的平面图。
图11B是说明根据本发明概念某些实施例的封装模块的剖视图。
图11C是说明根据本发明概念某些实施例的封装模块的剖视图。
具体实施方式
应理解，当称一元件“连接至”或“耦合至”另一元件时，所述元件可直接连接至或直接耦合至所述另一元件，抑或可存在中间元件。
相似地，应理解，当称一元件(例如，层、区或基底)位于另一元件“上”时，所述元件可直接位于所述另一元件上，抑或可存在中间元件。相反地，用语“直接”意指不存在中间元件。另外，将利用作为本发明概念的理想示例性图的剖视图来阐述本详细说明中的实施例。因此，可根据制造技术及/或所允许的误差来修改示例性图的形状。
应理解，尽管本文中可能使用用语“第一”、“第二”等来阐述各种元件，然而这些元件不应受限于这些用语。这些用语仅用于区分各个元件。举例来说，在不背离示例性实施例的范围的条件下，第一元件可被称为第二元件，且相似地，第二元件可被称为第一元件。本文中所使用的用语“及/或”包含相关列出项中的一个或多个项的任意及所有组合。
本文中解释及说明的本发明概念的各个方面的示例性实施例包括它们的互补对应实施例。在说明书通篇中，相同的参考编号或相同的参考指示符表示相同的元件。
在下文中将阐述根据本发明概念某些实施例的膜基底及膜封装。
图1是说明根据本发明概念某些实施例的膜封装的布局图。
参照图1，膜封装FPKG可包括膜产品。所述膜产品包括膜基底100。膜基底100可包含聚合物材料，例如聚酰亚胺或聚酯。膜基底100可为柔性的。膜基底100可包括第一区R1及第二区R2。在第二区R2与第一区R1之间可设置有切割线CL以界定第一区R1。切割线CL可为膜封装FPKG中的假想线。第一区R1可排列在第一方向D1上。第二区R2可环绕每一个第一区R1。第一区R1可形成稍后将参照图9A至图9C阐述的半导体封装10。半导体芯片200可安装在膜基底100 的第一区R1上。在下文中，将主要详细阐述一个半导体封装10。
图2A是对应于图1所示区I的俯视图，用来说明根据本发明概念某些实施例的膜基底。图2B是对应于图1所示区 I的仰视图，用来说明根据本发明概念某些实施例的膜基底。图2C是对应于图1所示区I的放大平面图，用来说明根据本发明概念某些实施例的膜封装。图2D是沿图2C所示线II-II'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图1及图2A至图2D，膜封装FPKG1可包括膜产品及半导体芯片200。膜产品可包括膜基底100、第一输出结构OS1、第二输出结构OS2、及输入结构IS。膜基底100可具有相互面对的第一表面100a与第二表面100b。切割线CL可包括位于彼此相对的两端或两侧的第一切割线CL1及第二切割线CL2。当从平面图中观察时，第一切割线CL1及第二切割线CL2可平行于第二方向D2。此处，第一方向D1及第二方向D2可平行于膜基底100的第一表面100a。第二方向D2可垂直于第一方向D1。
半导体芯片200可安装在膜基底100的第一区R1的第一表面100a上。举例来说，半导体芯片200可安装在图2A及图2B所示膜基底100上以制造出图2C及图2D所示膜封装FPKG1。半导体芯片200可包括设置在半导体芯片200的底表面上的第一输出芯片垫210、第二输出芯片垫220及输入芯片垫230。当从平面图中观察时，第一输出芯片垫210可与半导体芯片200的一侧相邻。第二输出芯片垫220可设置在第一输出芯片垫210与输入芯片垫230之间。连接端子250可在膜基底100与半导体芯片200之间设置成连接至芯片垫210、芯片垫220及芯片垫230。举例来说，各连接端子250中的每一个连接端子250可为凸块或焊料球。
输入结构IS可在膜基底100上设置成电连接至半导体芯片200。当从平面图中观察时，输入结构IS可在第二方向 D2上相互间隔开。输入结构IS可包含金属，例如铜或铝。各输入结构IS中的每一个输入结构IS可包括输入线或信号线331、输入垫333、第一输入测试线334、输入通孔332、第二输入测试线336、及输入测试垫337。输入线331可在膜基底100的第一区R1的第一表面100a上设置成连接至输入芯片垫230。输入垫333可设置在膜基底100的第一区R1的第一表面100a 上且可与第二切割线CL2相邻。输入垫333可经由输入线331电连接至半导体芯片200。第一输入测试线334可在膜基底 100的第一表面100a上通过第二切割线CL2从输入垫333延伸至第二区R2。第二输入测试线336可设置在膜基底100的第二区R2的第二表面100b上。输入通孔332可穿透膜基底100且可连接至第一输入测试线334及第二输入测试线336。输入测试垫337可设置在膜基底100的第二区R2的第二表面100b上且可与第二切割线CL2相邻。输入测试垫337可分别经由第二输入测试线336、输入通孔332、及第一输入测试线334而电连接至输入垫333。
第一输出结构OS1可在膜基底100上设置成连接至半导体芯片200。当在平面图中观察时，第一输出结构OS1可沿第二方向D2排列。第一输出结构OS1可包含金属，例如铜或铝。第一输出结构OS1可包括第一信号线311、第一输出通孔 312、第一输出垫313、及第一合并线315。在下文中，第一信号线311将被称为第一输出线311。第一输出线311可设置在膜基底100的第一区R1的第一表面100a上。第一输出线311可经由连接端子250而电连接至第一输出芯片垫210。
第一输出通孔312可穿透膜基底100的第一区R1。第一输出通孔312可连接至第一输出线311。当在平面图中观察时，第一输出通孔312可与第一切割线CL1相邻且可在侧向上与半导体芯片200间隔开。
第一输出垫313可设置在膜基底100的第一区R1的第二表面100b上且可与第一切割线CL1相邻。当从平面图中观察时，第一输出垫313可分别与第一输出通孔312重叠。第一输出垫313可直接连接至第一输出通孔312。第一输出垫313 可充当通孔垫，且因此可省略通孔垫。结果，可减小膜封装FPKG1的平面大小。在本说明书中，元件的大小可包括元件的宽度及/或长度。元件的长度可意指处于第一方向D1上的长度，且元件的宽度可意指处于第二方向D2上的宽度。各第一输出垫313的长度及宽度可大于第一输出通孔312中的对应一个第一输出通孔312的直径。因此，即便在形成第一输出通孔 312时，第一输出通孔312的直径在工艺公差内变化，第一输出通孔312仍可稳定地并可靠地连接至第一输出垫313。在下文中，将更详细地阐述各第一输出结构OS1中的一个第一输出结构OS1的平面形状。
第一输出垫313可相互间隔开且可不排列在第一方向D1及第二方向D2上。各第一输出垫313可在第一方向D1上与第一切割线CL1相距不同的距离设置。举例来说，当从平面图中观察时，第一输出垫313(或第一输出通孔312)可排列在斜向方向D3上。斜向方向D3可与第一方向D1及第二方向D2交叉。如果第一输出垫313排列在第二方向D2上，则膜基底100的宽度可增大。在某些实施例中，由于第一输出垫313不排列在第二方向D2上，因而在第二方向D2上在第一输出垫313之间的距离可减小。结果，膜基底100的长度可减小。第一输出垫313可包括第一子输出垫313a及第二子输出垫 313b(参见图2C)。
换句话说，第一输出垫313排列在相对于第一方向D1及第二方向D2中的至少一个方向为斜向的方向D3上。即，第三方向D3与第一方向D1及第二方向D2不垂直。由此，应理解，第一输出通孔312排列在方向D3上。
第一合并线315可设置在膜基底100的第二表面100b上。合并线315可在与第一方向D1相反的方向上从设置在膜基底100的第一区R1上的第一输出垫313延伸至膜基底100的第二区R2上。第一合并线315可与第一切割线CL1重叠。当从平面图中观察时，第一合并线315可具有包括第一支腿、第二支腿及弯曲部分的U形状。第一合并线315的弯曲部分可设置在膜基底100的第二区R2上。第一合并线315可经由弯曲部分连接至第一输出垫313中的至少两个第一输出垫313 (例如，第一子输出垫313a)。在一个实施例中，所述两个输出垫不相邻。第二子输出垫313b可不连接至第一合并线315。不同于图2B及图2C，可省略第二子输出垫313b。
第二输出结构OS2可在膜基底100上设置成电连接至半导体芯片200。当在平面图中观察时，第二输出结构OS2可沿第二方向D2排列。第二输出结构OS2可包括第二信号线321、第二输出通孔322、第二输出垫323、及第二合并线325。在下文中，第二信号线321将被称为第二输出线321。第二输出通孔322可穿透膜基底100。当在平面图中观察时，第二输出通孔322可与半导体芯片200重叠。第二输出通孔322可电连接至第二输出芯片垫220。可在膜基底100的第一表面100a 上设置连接图案229以将连接端子250连接至第二输出通孔322。
第二输出线321可设置在膜基底100的第一区R1的第二表面100b上且可连接至第二输出通孔322。当在平面图中观察时，第二输出线321可在与第一方向D1相反的方向上从第二输出通孔322延伸。
第二输出垫323可设置在膜基底100的第一区R1的第二表面100b上。第二输出垫323可与第一输出垫313相邻。第二输出垫323可相互间隔开且可不排列在第一方向D1及第二方向D2上。在第二输出结构OS2中的一个第二输出结构 OS2中，第二输出垫323可在第一方向D1上与第一切割线CL1相距不同的距离设置。举例来说，当在平面图中观察时，第二输出垫323可排列在斜向方向D3上。因此，膜封装FPKG1的大小可减小。第二输出垫323可包括第三子输出垫323a及第四子输出垫323b。
第一输出垫313的数目与第二输出垫323的数目之和可大于输入垫333的数目。当在平面图中观察时，第一输出垫 313及第二输出垫323可与第一切割线CL1相邻。如图2D所说明，第一输出线311可设置在膜基底100的第一表面100a 上且第二输出线321可设置在膜基底100的第二表面100b上。因此，第一输出线311可在垂直方向D4上与第二输出线321 间隔开。垂直方向D4可与第一方向D1、第二方向D2及第三方向D3交叉(例如，垂直)。第一输出线311可与第二输出线321绝缘。另外，如根据图2A及图2B所将了解，各第一输出线311具有不同的长度且各第二输出线321具有不同的长度。如图2C所说明，当在平面图中观察时，第一输出线311可与第二输出线321部分地重叠。因此，膜基底100的大小可减小。
第二合并线325可设置在膜基底100的第二表面100b上。第二合并线325可通过第二切割线CL2从膜基底100的第一区R1延伸至膜基底100的第二区R2上。举例来说，第二合并线325可在第一方向D1上从第二输出通孔322延伸。当在平面图中观察时，第二合并线325可在膜基底100的第二区R2上具有包括第一支腿、第二支腿及弯曲部分的U形状。第二合并线325可通过弯曲部分电连接至至少两个第三子输出垫323a。第四子输出垫323b可不连接至第二合并线325。在某些实施例中，可省略第四子输出垫323b。
第一合并线315、第一输出垫313、第二输出垫323、第二输出线321、第二合并线325、输入测试垫337、及第二输入测试线336可通过相同的工艺同时形成。举例来说，第一合并线315、第一输出垫313、第二输出垫323、第二输出线321、第二合并线325、输入测试垫337及第二输入测试线336可包含相同的材料且可具有相同的厚度。第一输出线311、输入线331、输入垫333、及第一输入测试线334可通过相同的工艺同时形成。举例来说，第一输出线311、输入线331、输入垫333、及第一输入测试线334可包含相同的材料且可具有相同的厚度。
在膜基底100的第一区R1的第一表面100a上可设置有上部保护层410，且上部保护层410可覆盖第一输出线311 及输入线331(参见图2A)。上部保护层410可具有第一开口411及第二开口412(参见图2A)。第一开口411可暴露出输入垫333，且第二开口412可暴露出第一输出线311的端部及输入线331的端部。不同于图2D，上部保护层140可延伸至膜基底100的第二区R2上以覆盖第一输入测试线334。
在膜基底100的第一区R1的第二表面100b上可设置有下部保护层420，且下部保护层420可覆盖第二输出线321 及第二合并线325。下部保护层420可暴露出第一输出垫313及第二输出垫323(参见图2B)。不同于图2D，下部保护层 420可延伸至膜基底100的第二区R2上以密封第一合并线315及第二合并线325。在这种情形中，下部保护层420可具有用于暴露出第一输出垫313及第二输出垫323的开口。下部保护层420及/或上部保护层410可包含绝缘材料(例如，阻焊剂)。在下文中，将参照图3A至图3B来阐述测试膜封装FPKG1的方法。
图3A是图2C所示膜封装的一部分的放大图，用来说明根据本发明概念某些实施例的测试膜封装的方法。图3B是对应于图3A所示线III-III'的剖视图，用来说明根据本发明概念某些实施例的测试膜封装的方法。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图2C、图3A及图3B，可使用测试设备1000测试膜封装FPKG1的电连接。此处，膜封装FPKG1可与参照图 2C及图2D所阐述的相同。在将半导体芯片200安装在膜基底100上之后，可执行测试膜封装FPKG1的工艺。测试设备1000 可包括至少一个输出探针1100及至少一个输入探针1200。输入探针1200可与输入测试垫337接触。如图3B所说明，输入测试垫337可分别经由第二输入测试线336、输入通孔332、及第一输入测试线334电连接至输入垫333。输入探针1200可与输入测试垫337接触以测试半导体芯片200与输入垫333之间的电连接。对电连接/电特性的测试可包括电短路测试及/或连接断开(disconnection)测试。
输出垫313及输出垫323可用作测试垫。举例来说，输出探针1100可与第二子输出垫313b接触以测试半导体芯片 200与第二子输出垫313b之间的电连接。输出探针1100可与第四子输出垫323b接触以测试半导体芯片200与第四子输出垫323b之间的电连接。第一子输出垫313a中的一个或某些以及第三子输出垫323a中的一个或某些可用作稍后所阐述的测试垫。因此，膜封装FPKG1的大小可减小。
输出探针1100可与第一子输出垫313a中的一个第一子输出垫313a接触。所述一个第一子输出垫313a可用作测试垫且可经由第一合并线315电连接至第一子输出垫313a中的另一个。测试设备1000可通过输出探针1100测试所述一个第一子输出垫313a与半导体芯片200之间及所述另一个第一子输出垫313a与半导体芯片200之间的电特性。举例来说，在通过输出探针1100测试所述一个第一子输出垫313a与半导体芯片200之间的电连接时，半导体芯片200可不通过半导体芯片 200的内部电路电连接至所述另一个第一子输出垫313a。当完成半导体芯片200与所述一个第一子输出垫313a之间的电特性测试时，所述一个第一子输出垫313a可通过半导体芯片200的内部电路从半导体芯片200电性断开，且所述另一第一子输出垫313a可通过半导体芯片200的内部电路从半导体芯片200进行电连接。测试设备1000可通过输出探针1100、所述一个第一子输出垫313a、第一合并线315、及所述另一个第一子输出垫313a测试所述另一个第一子输出垫313a与半导体芯片200之间的电连接。与第一子输出垫313a接触的输出探针1100的数目可小于第一子输出垫313a的数目。如参照第一子输出垫313a所阐述，输出探针1100可与第三子输出垫323a中的一个第三子输出垫323a接触以测试半导体芯片200与多个第三子输出垫323a之间的电特性。此时，所述一个第三子输出垫323a可用作测试垫。与第三子输出垫323a接触的输出探针1100的数目可小于第三子输出垫323a的数目。
探针1100与探针1200可相互间隔开特定的节距。输入探针1200(或输入测试垫337)可相互间隔开相对宽的节距。可设置多个输出探针1100。如果输出垫313及输出垫323一一对应地接触输出探针1100，则输出垫313及输出垫323的节距应实质上等于输出探针1100的节距。在这种情形中，膜封装FPKG1的大小可增大。然而，根据本发明概念的某些实施例，可减少用于测试膜封装FPKG1的电特性的输出探针1100的数目。举例来说，输出探针1100的总数目可小于输出垫313 及输出垫323的总数目。因此，对输出探针110的节距及对输出垫313及输出垫323的节距的限制可降低或最小化以减小膜封装FPKG1的大小。
另外，可增大输出垫313及输出垫323的大小及输入测试垫337的大小，以防止输出探针1100与输出垫313及输出垫323之间以及输入探针1200与输入测试垫337之间的接触错误。根据本发明概念的某些实施例，即便第一输出垫313及第二输出垫323具有相对大的大小，膜封装FPKG1的大小仍可不增大，这是因为第一输出垫313及第二输出垫323未排列在第一方向D1及第二方向D2上。
第一输出垫313及第二输出垫323、以及输入测试垫337可如图3B所说明设置在膜基底100的第二表面100b上，且因此探针1100及探针1200可实质上同时与垫313、垫323及垫337接触。因此，可快速地且简单地测试膜封装FPKG1 的电特性。根据本发明概念的某些实施例，输出垫313及输出垫323可通过下部保护层420被暴露出，且因此输出探针1100 可与输出垫313及输出垫323接触。
图4A是说明根据本发明概念某些实施例的膜封装的一部分的放大平面图。图4B是图4A的一部分的放大图，用来说明测试图4A所示膜封装的方法。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图4A及图4B，膜封装FPKG2可包括膜基底100、第一输出结构OS1、第二输出结构OS2、及输入结构IS。
输出垫313及输出垫323中的一个或某些输出垫可具有与输出垫313及输出垫323中的另一个或其他输出垫不同的大小。与输出探针1100接触的输出垫313及输出垫323的大小可大于不与输出探针1100接触的输出垫313及输出垫323 的大小。举例来说，第一子输出垫313a中的一个第一子输出垫313a的长度L1可大于第一子输出垫313a中例如与所述一个第一子输出垫313a电连接的另一个第一子输出垫313a的长度L2。所述一个第一子输出垫313a的宽度W1可大于例如与所述一个第一子输出垫313a电连接的所述另一个第一子输出垫313a的宽度W2。此时，所述一个第一子输出垫313a可经由第一合并线315连接至所述另一个第一子输出垫313a。第二子输出垫313b的长度L1及宽度W1可实质上分别等于所述一个第一子输出垫313a的长度L1及宽度W1；然而，示例性实施例并非仅限于此。第二子输出垫313b的长度L1可大于所述另一个第一子输出垫313a的长度L2。第二子输出垫313b的宽度W1可大于所述另一个第一子输出垫313a的宽度W2。同样，第三子输出垫323a中的一个第三子输出垫323a的大小可大于第三子输出垫323a中的另一个第三子输出垫323a的大小，且所述一个第三子输出垫323a可经由第二合并线325连接至所述另一个第三子输出垫323a。第四子输出垫323b的大小可大于所述另一个第三子输出垫323a的大小。
由于与输出探针1100接触的输出垫313及输出垫323具有相对大的大小，因此输出探针1100可容易地与输出垫313 及输出垫323接触。另外，不与输出探针1100接触的输出垫313及输出垫323可具有相对小的大小，且因此膜基底100的大小可减小或最小化。
同时，不与输出探针1100接触的第一输出垫313的大小可大于图4A所示第一输出通孔312中的对应第一输出通孔 312的直径。
图5A是对应于图1所示区I的放大平面图，用来说明根据本发明概念某些实施例的膜封装。图5B是沿图5A所示线II-II'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图5A及图5B，膜封装FPKG3可包括膜基底100、第一输出结构OS1、第二输出结构OS2、输入结构IS、及半导体芯片200。第二输出结构OS2、输入结构IS、输入线331、输入通孔332、及输入垫333可设置在与参照图2A至图2D 所阐述的相同位置处。
第一合并线315可设置在膜基底100的第一表面100a上。第一合并线315可通过第一切割线CL1从第一输出通孔 312延伸至膜基底100的第二区R2上。第一合并线315可包括设置在膜基底100的第二区R2上的弯曲部分。第一合并线 315可连接至多个第一输出通孔312。第一输出垫313中的至少两个第一输出垫313可经由第一合并线315及第一输出通孔312相互电连接。
图6A是对应于图1所示区I的放大平面图，用来说明根据本发明概念某些实施例的膜封装。图6B是沿图6A所示线II-II'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图6A及图6B，膜封装FPKG4可包括膜基底100、第一输出结构OS1、第二输出结构OS2、输入结构IS、及半导体芯片200。半导体芯片200可安装在膜基底100的第一区R1的第一表面100a上。第一合并线315及第二合并线325可通过与上述实质上相同的方式连接第一子输出垫313a、第二子输出垫313b、第三子输出垫323a、及第四子输出垫323b。
第一输出测试垫317可设置在膜基底100的第二区R2的第二表面100b上且可与第一切割线CL1相邻。第一输出测试线316可设置在膜基底100的第二表面100b上。当从平面图中观察时，第一输出测试线316可通过第一切割线CL1从第一输出垫313延伸至第二区R2上。第一输出垫313可进一步包括第五子输出垫313c。第五子输出垫313c可经由第一输出测试线316电连接至第一输出测试垫317。第一输出测试垫317的数目对第五子输出垫313c的数目的比率可为1:(1+a)。此处，“a”表示等于0或大于0的整数。在某些实施例中，第一输出测试垫317可连接至一个第五子输出垫313c。在某些实施例中，第一输出测试垫317可连接至两个或更多个第五子输出垫313c。第一子输出垫313a及第二子输出垫313b可不连接至第一输出测试垫317及第一输出测试线316。
第二输出测试垫327可设置在膜基底100的第二区R2的第二表面100b上且可与第二切割线CL2相邻。当从平面图中观察时，第二输出测试线326可通过第二切割线CL2从第二输出线321延伸至第二区R2上。第二输出测试垫327可经由第二输出测试线326中的至少一条第二输出测试线326电连接至第二输出通孔322中的至少一个第二输出通孔322。在某些实施例中，第二输出垫323可进一步包括第六子输出垫323c。第二输出测试垫327可连接至第六子输出垫323c中的至少一个第六子输出垫323c。第四子输出垫323b可不连接至第二输出测试垫327及第二合并线325。在某些实施例中，可省略第四子输出垫323b。
图7A是图6A的一部分的放大平面图，用来说明根据本发明概念某些实施例的测试膜封装的方法。图7B是对应于图7A所示线III-III'的剖视图，用来说明根据本发明概念某些实施例测试膜封装的方法。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图6A、图7A及图7B，可使用测试设备1000来测试参照图6A及图6B阐述的膜封装FPKG4的电连接。测试设备1000可包括至少一个输出探针1100及至少一个输入探针1200。如参照图3A及图3B所阐述，输出探针1100及输入探针1200可与第一子输出垫313a、第二子输出垫313b、第三子输出垫323a、及第四子输出垫323b以及输入测试垫337接触。
另外，输出探针1100中的一个输出探针1100可与第一输出测试垫317接触，以测试半导体芯片200与第五子输出垫313c之间的电特性。举例来说，输出探针1100可与第一输出测试垫317接触，以测试半导体芯片200与至少两个第五子输出垫313c之间的电连接。输出探针1100中的一个输出探针1100可与第二输出测试垫327接触以测试半导体芯片200与第六子输出垫323c之间的电特性。如上所述，可设置多个输出探针1100。由于第一输出测试垫317及第二输出测试垫327 设置在膜基底100的第二区R2上，因此输出探针1100的节距可增大。因此，可稳定地测试膜封装FPKG4的电特性。输出垫313及输出垫323的节距可小于输出探针1100的节距。因此，膜封装FPKG4的大小可减小。
可将输出测试垫317及输出测试垫327、输出垫313及输出垫323、以及输入测试垫337设置在膜基底100的第二表面100b上，且因此探针1100及探针1200可实质上同时与垫317、垫327、垫313、垫323及垫337接触。因此，可快速测试膜封装FPKG4的电特性。
图8A是对应于图1所示区I的放大平面图，用来说明根据本发明概念某些实施例的膜封装。图8B是沿图8A所示线II-II'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图8A及图8B，膜封装FPKG5可包括膜基底100、第一输出结构OS1、第二输出结构OS2、输入结构IS、及半导体芯片200。半导体芯片200可安装在膜基底100的第一区R1的第一表面100a上。第一合并线315可设置在膜基底100 的第一表面100a上且可连接至第一输出通孔312中的至少两个第一输出通孔312。第一合并线315可经由第一输出通孔312 电连接至第一输出垫313中的至少两个第一输出垫313。第一输出测试垫317及第一输出测试线316可设置在膜基底100的第二区R2的第二表面100b上。第一合并线315可在垂直方向D4上与第一输出测试线316及第一输出测试垫317间隔开。当从平面图中观察时，第一合并线315可与第一输出测试线316及第一输出测试垫317部分地重叠。因此，膜基底100的大小可进一步减小。
图9A是说明根据本发明概念某些实施例的制造半导体封装的方法的平面图。图9B是图9A所示区I'的放大图。图 9C是沿图9B所示线IV-IV'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图9A及图9B，首先制造出膜产品。即，提供膜基底100，且进行金属化工艺。所述金属化工艺形成输入结构 IS、输出结构OS1、及输出结构OS2以及合并线结构。接着，通过将半导体芯片200安装在膜基底100的第一表面100a上来形成膜封装FPKG。
参照图2C及图9A至图9C，膜封装FPKG可包括多个半导体封装10。可沿图2C所示切割线CL对膜基底100进行锯切以使各半导体封装10相互分离。在某些实施例中，各膜封装中的一个或多个膜封装可为图2C及图2D所示膜封装 FPKG1、图4A所示膜封装FPKG2及/或图5A及图5B所示膜封装FPKG3。半导体封装10中的每一个半导体封装10可为薄膜覆晶(COF)封装。半导体封装10中的每一个半导体封装10可包括安装在膜基底100的第一区R1上的半导体芯片200。举例来说，可通过对膜基底100进行锯切来使膜基底100的第一区R1从膜基底100的第二区R2分离。膜基底100的第一区R1可分别包含于半导体封装10中。在半导体封装10中的每一个半导体封装10中所包含的第一区R1被定义为基底100s。可移除膜基底100的第二区R2。在下文中，将详细阐述半导体封装10中的每一个半导体封装10。
参照图2C、图9B及图9C，可通过对膜基底100进行锯切的工艺来界定基底100s的一个侧壁100c及另一个侧壁100d。在锯切工艺之前，基底100s的所述一个侧壁100c与所述另一个侧壁100d可分别对应于膜基底100的第一切割线CL1及第二切割线CL2。
可与膜基底100一起对图2C所示第一输入测试线334进行锯切。可将设置在膜基底100的第一区R1上的第一输入测试线334从输入测试垫337及输入通孔332分离，从而形成输入虚设线334D。换句话说，输入虚设线334D可对应于在锯切工艺之后余留在半导体封装10的基底100s上的第一输入测试线334。当从平面图中观察时，输入虚设线334D可连接至输入垫333且可设置在基底100s的所述另一个侧壁100d与输入垫333之间。
可与膜基底100一起对图2C所示第一合并线315进行锯切。第一合并线315的弯曲部分可设置在膜基底100的第二区R2上，且因此可通过锯切工艺将所述弯曲部分从半导体封装10分离。在锯切工艺之后余留在基底100s上的第一合并线 315的部分可被定义为第一虚设线315D。当从平面图中观察时，第一虚设线315D可连接至第一输出垫313且可设置在基底 100s的所述一个侧壁100c与第一输出垫313之间。由于第一虚设线315D从第一合并线315的弯曲部分分离，因此第一输出垫313可不相互电连接。第一虚设线315D可在第二方向D2上相互间隔开。
也可与膜基底100一起对图2C所示第二合并线325进行锯切，从而形成第二虚设线325D。换句话说，第二虚设线 325D可对应于在锯切工艺之后余留在基底100s上的第二合并线325的部分。当从平面图中观察时，第二虚设线325D可连接至第二输出线321且可设置在基底100s的所述另一个侧壁100d与第二输出线321之间。第二虚设线325D可从第二合并线325的弯曲部分分离，且因此半导体封装10的第二输出垫323可相互电绝缘。
在基底100s的第一表面100a上可设置有上部保护层410。上部保护层410可覆盖第一输出线311及输入线331，但可暴露出输入垫333。下部保护层420可设置在基底100s的第二表面100b上。下部保护层420可覆盖第二输出线321及第二虚设线325D，但可暴露出第一输出垫313及第二输出垫323。
半导体封装10可包括基底100s、半导体芯片200、第一输出图案OP1、第二输出图案OP2、及输入图案IP。第一输出图案OP1可包括第一输出线311、第一输出通孔312、及第一输出垫313。第二输出图案OP2可包括第二输出线321、第二输出通孔322、及第二输出垫323。输入图案IP可包括输入线331及输入垫333。
图10A是对应于图9A所示区I'的放大平面图，用来说明根据本发明概念某些实施例的制造半导体封装的方法。图 10B是沿图10A所示线IV-IV'截取的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图6A、图6B、图10A及图10B，可沿切割线CL对膜封装中的膜基底100进行锯切以使各半导体封装11相互分离。在某些实施例中，膜封装中的一个或多个膜封装可为图6A及图6B所示膜封装FPKG4、及/或图8A及图8B所示膜封装FPKG5。半导体封装11可包括基底100s、半导体芯片200、第一输出图案OP1、第二输出图案OP2、输入图案IP、输入虚设线334D、第一虚设线315D及第一虚设线316D、以及第二虚设线325D及第二虚设线326D。如上所述，基底100s 可对应于在锯切工艺之后包含于半导体封装11中的膜基底100的第一区R1。举例来说，可与膜基底100一起对图6A及图 6B所示第一输入测试线334进行锯切以形成输入虚设线334D。
可与膜基底100一起对图6A及图6B所示第一输出测试线316及第一合并线315进行锯切以形成第一虚设线315D 及第一虚设线316D。当从平面图中观察时，第一虚设线315D及第一虚设线316D可连接至第一输出垫313且可设置在基底 100s的一个侧壁100c与第一输出垫313之间。第一虚设线315D及第一虚设线316D可通过锯切工艺从第一合并线315的弯曲部分及第一输出测试垫317分离。因此，第一输出垫313可不相互电连接。
可与膜基底100一起对图6A及图6B所示第二输出测试线326及第二合并线325进行锯切以形成第二虚设线325D 及第二虚设线326D。第二虚设线325D及第二虚设线326D可通过锯切工艺从第二合并线325的弯曲部分及第二输出测试垫 327分离。因此，第二输出垫323可不相互电连接。
图11A是说明根据本发明概念某些实施例的封装模块在封装模块弯曲之前的平面图。图11B是说明根据本发明概念某些实施例的封装模块的剖视图。图11C是说明根据本发明概念某些实施例的封装模块的剖视图。在下文中，为容易及方便地进行解释，将省略或仅简要提及与上述相同的元件的说明。
参照图11A至图11C，电路基底20及显示装置30可安装在或连接至基底100s的第一表面100a及第二表面100b上，从而制造出封装模块1或封装模块2。换句话说，封装模块1或封装模块2可包括半导体封装10、电路基底20、及显示装置30。在某些实施例中，图9B及图9C所示半导体封装10可包含于封装模块1或封装模块2中。半导体封装10可包括基底100s、半导体芯片200、第一输出图案OP1、第二输出图案OP2、输入图案IP、输入虚设线334D、第一虚设线315D、及第二虚设线325D。在某些实施例中，图10A及图10B所示半导体封装11可包含于封装模块1或封装模块2中。在某些实施例中，封装模块1或封装模块2可为显示装置总成。
电路基底20可设置成与基底100s的所述另一个侧壁100d相邻。电路基底20可为柔性印刷电路板(flexible printed circuit board，FPCB)。上部保护层410可暴露出输入垫333。在电路基底20与输入垫333之间可设置有第一连接部分21。第一连接部分21可包括各向异性导电膜(anisotropic conductive film，ACF)。举例来说，第一连接部分21可包含第一粘合聚合物22及设置在第一粘合聚合物22中的第一导电颗粒23。电路基底20可经由第一导电颗粒23电连接至输入垫333。电路基底20可经由输入图案IP电连接至半导体芯片200。
基底100s可将电路基底20与显示装置30电连接且实体连接至彼此。下部保护层420可暴露出第一输出垫313及第二输出垫323。由于第一输出垫313与第一输出通孔312直接接触，因此可省略通孔垫。因此，半导体芯片200与基底100s 的所述一个侧壁100c之间的距离D可减小。
显示装置30可设置在基底100s的第二表面100b上且可与基底100s的所述一个侧壁100c相邻。第二连接部分31可设置在显示装置30与输出垫313及输出垫323之间。第二连接部分31可包括各向异性导电膜(ACF)。举例来说，第二连接部分31可包含第二粘合聚合物32及设置在第二粘合聚合物32中的第二导电颗粒33。显示装置30可经由第二导电颗粒 33电连接至第一输出垫313及第二输出垫323。显示装置30可经由第一输出图案OP1及第二输出图案OP2电连接至半导体芯片200。由于半导体芯片200与基底100s的所述一个侧壁100c之间的距离D减小，因此封装模块1或封装模块2的大小可减小。尽管图中未示出，然而显示装置30可包括显示基底及显示面板。
如图11B所示，基底100s可为柔性的且可被弯曲或折叠。举例来说，基底100s的某些部分(例如，边缘部分)可相互面对。
如图11C所示，显示装置30可为柔性的且可被弯曲或折叠。举例来说，显示装置30的一个表面30a的某些部分可相互面对。在此种情形中，显示装置30可具有与所述一个表面30a相对的另一个表面30b，且第二连接部分31可设置在显示装置30的所述另一个表面30b上。
根据本发明概念的某些实施例，输出垫可充当测试垫，且因此可减小膜基底的大小。合并线可设置在膜基底的第一区及第二区上且可连接至输出垫中的至少两个输出垫。一个输出探针可经由合并线来与相互连接的多个输出垫中的一个输出垫接触。因此，可使用所述一个输出探针来测试半导体芯片与所述多个输出垫之间的电特性。由于输出探针与输出垫中的某些输出垫接触，因此输出垫的节距的限制可降低或最小化。因此，膜封装的大小可减小或最小化。
另外，输出垫可与输出通孔直接接触。因此，输出垫可充当通孔垫。
尽管已参照示例性实施例阐述了本发明概念，然而对所属领域中的技术人员来说显而易见的是，在不背离本发明概念的精神及范围的条件下，可作出各种改变及润饰。因此，应理解，以上实施例并非限制性的，而是说明性的。因此，本发明概念的范围应由以上权利要求及其等效范围所许可的最广范围的解释来确定，而不应受上述说明约束或限制。

Claims (20)

1.一种膜产品，其特征在于，包括：
膜基底，具有第一表面及与所述第一表面相对的第二表面，所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度；
第一多个垫，位于所述第一表面及所述第二表面中的一个上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向；以及
至少一条合并线，电连接所述第一多个垫中的至少两个垫。
2.根据权利要求1所述的膜产品，其特征在于，所述合并线处于所述第一表面及所述第二表面中的所述一个上。
3.根据权利要求1所述的膜产品，其特征在于，所述第一多个垫中的所述两个垫不是相邻的垫。
4.根据权利要求1所述的膜产品，其特征在于，所述合并线具有U形状。
5.根据权利要求4所述的膜产品，其特征在于，所述U形状的第一支腿比所述U形状的第二支腿长。
6.根据权利要求1所述的膜产品，其特征在于，所述两个垫中的第一垫具有比所述两个垫中的第二垫大的面积。
7.根据权利要求1所述的膜产品，其特征在于，还包括：
第一多条信号线，所述第一多条信号线中的每一条均电连接至所述第一多个垫中的相应一个垫。
8.根据权利要求7所述的膜产品，其特征在于，所述第一多条信号线具有不同的长度。
9.根据权利要求7所述的膜产品，其特征在于，所述第一多条信号线与所述第一多个垫位于同一表面上。
10.根据权利要求7所述的膜产品，其特征在于，所述第一多条信号线与所述第一多个垫位于不同的表面上，且所述第一多条信号线通过对应的多个第一通孔而电连接至所述第一多个垫。
11.根据权利要求1所述的膜产品，其特征在于，还包括：
多个第一通孔，从所述第一表面延伸至所述第二表面，所述多个第一通孔排列在所述第三方向上；且其中
所述第一多个垫中的每一个垫位于所述多个第一通孔中的相应一个通孔上。
12.根据权利要求11所述的膜产品，其特征在于，所述第一多个垫中的每一个垫的面积大于所述多个第一通孔中的所述相应一个通孔的面积。
13.根据权利要求11所述的膜产品，其特征在于，所述合并线与所述第一多个垫位于所述第一表面及所述第二表面中的同一个表面上。
14.根据权利要求11所述的膜产品，其特征在于，所述合并线与所述第一多个垫位于所述第一表面及所述第二表面中的不同表面上。
15.根据权利要求11所述的膜产品，其特征在于，还包括：
第一多条信号线，位于所述第一表面上，所述第一多条信号线中的每一条电连接至所述第一多个通孔中的相应一个通孔；且其中
所述第一多个垫位于所述第二表面上。
16.根据权利要求15所述的膜产品，其特征在于，还包括：
第二多个垫，位于所述第二表面上，且所述第二多个垫排列在第四方向上，所述第四方向相对于所述第一方向及所述第二方向中的至少一个为斜向；
第二多条信号线，位于所述第二表面上，所述第二多条信号线中的每一条电连接至所述第二多个垫中的相应一个垫；以及
多个第二通孔，从所述第一表面延伸至所述第二表面，所述多个第二通孔中的每一个电连接至所述第二多条信号线中的相应一条信号线。
17.根据权利要求16所述的膜产品，其特征在于，还包括：
至少一条第二合并线，电连接所述第二多条信号线中的至少两条。
18.一种膜封装，其特征在于，包括：
膜基底，具有第一表面及与所述第一表面相对的第二表面，所述膜基底具有处于第一方向上的长度及处于与所述第一方向垂直的第二方向上的宽度；
第一多个垫，位于所述第二表面上，且所述第一多个垫排列在第三方向上，所述第三方向相对于所述第一方向及所述第二方向中的至少一个为斜向；以及
半导体芯片，位于所述第一表面上；
第一连接结构，将所述半导体芯片电连接至所述第一多个垫，所述第一连接结构包括从所述第一表面延伸至所述第二表面的多个第一通孔，所述多个第一通孔中的每一个电连接至所述第一多个垫中的相应一个垫；以及
第一多条导电线，位于所述第一表面上，所述第一多条导电线中的每一条从所述膜基底的第一边缘延伸至所述多个第一通孔中的相应一个通孔，使得所述第一多条导电线具有不同的长度。
19.根据权利要求18所述的膜封装，其特征在于，还包括：
第二多个垫，位于所述第二表面上，且所述第二多个垫排列在第四方向上，所述第四方向相对于所述第一方向及所述第二方向中的至少一个为斜向；以及
第二连接结构，将所述半导体芯片电连接至所述第二多个垫。
20.根据权利要求19所述的膜封装，其特征在于，
所述第一连接结构包括位于所述第一表面上的第一多条信号线，所述第一多条信号线中的每一条电连接至所述多个第一通孔中的相应一个通孔且电连接至所述半导体芯片，所述第一多条信号线具有不同的长度；
所述第二连接结构包括位于所述第二表面上的第二多条信号线，所述第二多条信号线中的每一条电连接至所述第二多个垫中的相应一个垫，所述第二多条信号线具有不同的长度，且所述第二连接结构包括在所述第一表面与所述第二表面之间延伸的多个第二通孔，且所述多个第二通孔中的每一个将所述第二多条信号线中的相应一条信号线电连接至所述半导体芯片；以及
第二多条导电线位于所述第二表面上，所述第二多条导电线中的每一条从所述膜基底的第二边缘延伸至所述第二多个通孔中的相应一个通孔，所述第二边缘与所述第一边缘相对。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739291A (zh) * 2018-07-20 2020-01-31 联咏科技股份有限公司 膜上芯片封装件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102322539B1 (ko) * 2018-02-07 2021-11-04 삼성전자주식회사 반도체 패키지 및 이를 포함하는 디스플레이 장치
TWI700797B (zh) * 2018-03-16 2020-08-01 南茂科技股份有限公司 半導體封裝結構
KR102491107B1 (ko) * 2018-03-16 2023-01-20 삼성전자주식회사 필름 패키지, 칩 온 필름 패키지 및 패키지 모듈
US10743409B1 (en) * 2019-06-24 2020-08-11 Innolux Corporation Wiring structure and electronic device
KR20210041143A (ko) * 2019-10-04 2021-04-15 삼성전자주식회사 필름 패키지 및 패키지 모듈의 제조 방법
TWI796550B (zh) * 2020-02-26 2023-03-21 頎邦科技股份有限公司 撓性電路板
KR20220062156A (ko) * 2020-11-06 2022-05-16 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220076177A (ko) 2020-11-30 2022-06-08 삼성전자주식회사 패키지 기판용 필름 및 이를 포함하는 반도체 패키지
CN116525547A (zh) * 2022-01-20 2023-08-01 瑞昱半导体股份有限公司 晶粒封装结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104316A (ja) * 1992-09-22 1994-04-15 Toshiba Corp フィルムキャリアテ−プ
US6300997B1 (en) * 1999-03-04 2001-10-09 Casio Computer Co., Ltd. Liquid crystal display device having an IC chip mounted on a narrow film wiring board
US20070013857A1 (en) * 2005-07-18 2007-01-18 Ye-Chung Chung Display driver integrated circuit device, film, and module
CN104238796A (zh) * 2013-06-13 2014-12-24 义隆电子股份有限公司 触控集成电路装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818252A (en) 1996-09-19 1998-10-06 Vivid Semiconductor, Inc. Reduced output test configuration for tape automated bonding
JP3484365B2 (ja) 1999-01-19 2004-01-06 シャープ株式会社 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法
KR100439128B1 (ko) 2002-04-16 2004-07-07 삼성전자주식회사 테이프 캐리어 패키지용 탭 테이프
JP4641141B2 (ja) 2003-05-28 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置、ｔｃｐ型半導体装置、ｔｃｐ用テープキャリア、プリント配線基板
KR100541649B1 (ko) 2003-09-03 2006-01-11 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
JP2006228761A (ja) 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd Ｔａｂテープおよびｔａｂテープの製造方法
KR100734290B1 (ko) 2005-11-28 2007-07-02 삼성전자주식회사 출력 채널이 공유되는 테스트 패드를 구비하는 필름형반도체 패키지 및 필름형 반도체 패키지의 테스트 방법,테스트 채널이 공유되는 패턴을 구비하는 테스트 장치 및반도체 장치 그리고 반도체 장치에서의 테스트 방법
KR100785975B1 (ko) 2006-12-22 2007-12-14 스테코 주식회사 테스트용 배선이 연결된 테이프 배선 기판 및 그 검사방법
TWI373107B (en) 2008-04-24 2012-09-21 Hannstar Display Corp Chip having a driving integrated circuit and liquid crystal display having the same
KR101445117B1 (ko) 2008-06-25 2014-10-01 삼성전자주식회사 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판
JP2010050296A (ja) 2008-08-22 2010-03-04 Sharp Corp 半導体装置用テープキャリア、半導体装置、及び半導体モジュール
KR101633373B1 (ko) 2012-01-09 2016-06-24 삼성전자 주식회사 Ｃｏｆ 패키지 및 이를 포함하는 반도체 장치
KR101944795B1 (ko) 2012-01-25 2019-04-17 삼성전자주식회사 테이프 필름 패키지 및 그의 제조방법
TWI483361B (zh) * 2012-03-23 2015-05-01 Chipmos Technologies Inc 半導體封裝基板以及半導體封裝結構
JP2015172530A (ja) 2014-03-12 2015-10-01 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置およびその製造方法
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
KR102371358B1 (ko) * 2015-01-23 2022-03-08 삼성전자주식회사 반도체 패키지 및 이를 사용하는 패키지 모듈

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104316A (ja) * 1992-09-22 1994-04-15 Toshiba Corp フィルムキャリアテ−プ
US6300997B1 (en) * 1999-03-04 2001-10-09 Casio Computer Co., Ltd. Liquid crystal display device having an IC chip mounted on a narrow film wiring board
US20070013857A1 (en) * 2005-07-18 2007-01-18 Ye-Chung Chung Display driver integrated circuit device, film, and module
CN104238796A (zh) * 2013-06-13 2014-12-24 义隆电子股份有限公司 触控集成电路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739291A (zh) * 2018-07-20 2020-01-31 联咏科技股份有限公司 膜上芯片封装件
US11322427B2 (en) 2018-07-20 2022-05-03 Novatek Microelectronics Corp. Chip on film package

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Publication number Publication date
TW201810550A (zh) 2018-03-16
TWI724189B (zh) 2021-04-11
US20170372992A1 (en) 2017-12-28
CN107546208B (zh) 2024-01-30
KR102525875B1 (ko) 2023-04-27
KR20180001672A (ko) 2018-01-05
US10304764B2 (en) 2019-05-28

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