JP2012227480A

JP2012227480A - 表示装置及び半導体集積回路装置

Info

Publication number: JP2012227480A
Application number: JP2011096222A
Authority: JP
Inventors: Tomokazu Saito; 伴和斎藤
Original assignee: Japan Display East Inc
Current assignee: Japan Display Inc
Priority date: 2011-04-22
Filing date: 2011-04-22
Publication date: 2012-11-15

Abstract

【課題】半導体チップ（半導体集積回路装置）の実装信頼性を向上させる。
【解決手段】表示パネルと、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体チップとを備える表示装置であって、前記半導体チップは、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有する。
【選択図】図２

Description

本発明は、表示装置に係り、特に、ＣＯＧ（Chip On Glass）方式の表示装置に適用して有効な技術に関するものである。

表示装置の１つに、例えばＴＦＴ（Thin Film Transistor）方式の液晶表示装置が知られている。このＴＦＴ方式の液晶表示装置は、様々な電子機器の表示部として広く使用されており、主に、文字や映像を任意に表示することが可能な液晶表示パネルと、この液晶表示パネルを駆動制御する回路が搭載された半導体チップ（半導体集積回路装置）とを備えている。
そして、このような液晶表示装置においては、液晶表示パネルを構成する一対の基板のうちの一方の基板上に裸の半導体チップ（パッケージングされていない状態の半導体チップ）を直に実装するＣＯＧ（Chip On Glass）方式が採用されている。このＣＯＧ方式においては、半導体チップの実装方法として様々な方法が提案され実用化されているが、その中の１つに、例えばＡＣＦ（Anisotropic Conductive Film）と呼ばれる異方性導電膜を用いて半導体チップを実装する方法（ＡＣＦ実装）が知られている。このＡＣＦ実装では、液晶表示パネルを構成する一対の基板のうちの一方の基板上に形成された配線の一部からなるバンプ接続部（接続用ランド，接続用パッド，接続用端子）と、半導体チップの回路形成面（主面）に形成されたバンプとが異方性導電膜により電気的にかつ機械的に接続される。異方性導電膜としては、例えばエポキシ系の熱硬化型絶縁性樹脂と多数の導電粒子とを有するシート状のものが用いられている。
なお、ＡＣＦを用いたＣＯＧ方式の液晶表示装置については、例えば、下記の特許文献１に記載されている。

特開２００２−２５８３１７号公報

ところで、ＡＣＦ実装では、液晶表示パネルの一方の基板と半導体チップの回路形成面との間に異方性導電膜を介在させた状態で加熱しながら半導体チップをその回路形成面と対向する裏面側から圧着ツールで圧着し、基板の配線の一部からなるバンプ接続部（接続用ランド，接続用パッド，接続用端子）と半導体チップのバンプとの間に異方性導電膜中の導電性粒子を挟み込むことによって両者（基板のバンプ接続部／半導体チップのバンプ）を電気的にかつ機械的に接続している。
ここで、半導体チップの剥がれは、液晶表示装置の信頼性に大きく影響するため、基板から半導体チップが剥がれないように異方性導電膜による半導体チップの接着固定を安定化させる必要がある。
そこで、本発明者は従来のＡＣＦ実装について検討した結果、半導体チップを圧着ツールで圧着する際、半導体チップに反りが発生（変形）し、この反りに起因する応力により基板から半導体チップが剥がれるといった不具合が発生し易くなることを見出した。この不具合については、本発明を適用した実施例と共に詳細に説明する。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、半導体チップの実装信頼性向上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体チップと、を備える表示装置であって、前記半導体チップは、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有する。
（２）（１）において、前記複数のダミーバンプは、少なくとも各々の一部が前記半導体チップの前記長辺方向の中心線と重畳している。
（３）（１）において、前記半導体チップは、前記表示パネルを駆動制御する回路を有し、前記複数の第１バンプ及び前記複数の第２バンプは、前記回路と電気的に接続されるバンプと、前記回路と電気的に接続されないバンプとを含み、前記複数のダミーバンプは、前記回路とは電気的に接続されていない。
（４）（１）において、前記ダミーバンプの配列ピッチは、前記第１バンプ及び第２バンプの配列ピッチよりも大きい。
（５）（１）において、前記ダミーバンプの数は、前記第１バンプ及び第２バンプの数よりも少ない。
（６）（１）において、前記表示パネルを構成する前記基板は、前記半導体チップが実装される領域に複数の電極パッドを有し、前記電極パッドは、前記第１バンプ及び第２バンプと向かい合う各々の位置に配置され、前記ダミーバンプと向かい合う位置には配置されていない。
（７）（１）において、前記第１バンプ群の両端には、アライメントマークが設けられている。

（８）表示パネルと、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される長方形状の半導体チップとを備える表示装置であって、前記半導体チップは、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、互いに反対側に位置する２つの短辺のうちの一方の短辺に沿って配列された複数の第１ダミーバンプからなる第１ダミーバンプ群と、前記２つの短辺のうちの他方の短辺に沿って配列された第２ダミーバンプからなる第２ダミーバンプ群とを有する。
（９）（８）において、前記半導体チップは、前記表示パネルを駆動制御する回路を有し、前記複数の第１バンプ及び前記複数の第２バンプは、前記回路と電気的に接続されるバンプと、前記回路と電気的に接続されないバンプとを含み、前記複数の第１ダミーバンプ及び複数の第２ダミーバンプは、前記回路とは電気的に接続されていない。
（１０）（８）において、前記第１ダミーバンプ及び第２ダミーバンプの配列ピッチは、前記第１バンプ及び第２バンプの配列ピッチよりも大きい、あるいは、
（１１）（８）において、前記第１ダミーバンプ及び第２ダミーバンプの数は、前記第１ダミーバンプ及び第２バンプの数よりも少ない。
（１２）（１１）において、前記第１ダミーバンプ及び第２ダミーバンプの数は、３個又は５個である。
（１３）（８）において、前記表示パネルを構成する前記基板は、前記半導体チップが実装される領域に複数の電極パッドを有し、前記電極パッドは、前記第１バンプ及び第２バンプと向かい合う各々の位置に配置され、前記第１ダミーバンプ及び第２ダミーバンプと向かい合う位置には配置されていない。
（１４）（８）において、前記第１バンプ群の両端には、アライメントマークが設けられている。

（１５）表示パネルを駆動制御する回路を有し、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体集積回路装置であって、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有する。
（１６）表示パネルを駆動制御する回路を有し、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体集積回路装置であって、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、互いに反対側に位置する２つの短辺のうちの一方の短辺に沿って配列された複数の第１ダミーバンプからなる第１ダミーバンプ群と、前記２つの短辺のうちの他方の短辺に沿って配列された第２ダミーバンプからなる第２ダミーバンプ群とを有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、半導体チップ（半導体集積回路装置）の実装信頼性向上を図ることが可能となる。

本発明の一実施例である液晶表示装置の液晶表示パネルを示す平面図である。図１の１ｘ−１ｘ’線に沿った断面構造を示す断面図である。図２に示す半導体チップのバンプ配置を示す平面図である。本発明の一実施例である液晶表示装置の製造工程中のチップ実装工程を説明するための斜視図である。本発明の一実施例である液晶表示装置の製造工程中のチップ実装工程おいて、基板上に異方性導電膜を介在して半導体チップを配置した状態を示す図であり、同図（ａ）は図４のａ−ａ’線に沿った断面構造を示す断面図、同図（ｂ）は図４のｂ−ｂ’線に沿った断面構造を示す断面図である。本発明の一実施例である液晶表示装置の製造工程中のチップ実装工程において、半導体チップを圧着ツールで圧着した状態を示す図であり、同図（ａ）は図４のａ−ａ’線に沿った断面構造を示す断面図、同図（ｂ）は図４のｂ−ｂ’線に沿った断面構造を示す断面図である。本発明の一実施例の第１変形例である半導体チップのバンプ配置を示す平面図である。本発明の一実施例の第２変形例である半導体チップのバンプ配置を示す平面図である。本発明の一実施例の第３変形例である半導体チップのバンプ配置を示す平面図である。本発明の一実施例の第４変形例である半導体チップのバンプ配置を示す平面図である。従来の液晶表示装置に組み込まれる半導体チップのバンプ配置を示す平面図である。従来の液晶表示装置の問題点を説明するための図であって、図４のａ−ａ’線に沿った断面構造を示す断面図であり、同図（ａ）は半導体チップを圧着ツールで圧着した状態を示す断面図、同図（ｂ）はチップ実装後の応力状態を示す断面図である。従来の液晶表示装置の問題点を説明するための図であって、図４のｂ−ｂ’線に沿った断面構造を示す断面図であり、同図（ａ）は半導体チップを圧着ツールで圧着した状態を示す断面図、同図（ｂ）はチップ実装後の応力状態を示す断面図）である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
以下の実施例では、携帯電話機の表示部として使用される液晶表示装置に本発明を適用した例について説明する。

図１乃至図６は、本発明の一実施例である液晶表示装置に係る図であり、
図１は、液晶表示装置の液晶表示パネルを示す平面図、
図２は、図１の１ｘ−１ｘ’線に沿った断面構造を示す断面図、
図３は、図２に示す半導体チップのバンプ配置を示す平面図、
図４は、液晶表示装置の製造工程中のチップ実装工程を説明するための斜視図、
図５は、液晶表示装置の製造工程中のチップ実装工程おいて、基板上に異方性導電膜を介在して半導体チップを配置した状態を示す図であり、同図（ａ）は図４のａ−ａ’線に沿った断面構造を示す断面図、同図（ｂ）は図４のｂ−ｂ’線に沿った断面構造を示す断面図、
図６は、本発明の一実施例である液晶表示装置の製造工程中のチップ実装工程において、半導体チップを圧着ツールで圧着した状態を示す図であり、同図（ａ）は図４のａ−ａ’線に沿った断面構造を示す断面図、同図（ｂ）は図４のｂ−ｂ’線に沿った断面構造を示す断面図である。

本実施例の液晶表示装置は、液晶表示パネルを構成する一対の基板の一方の基板上に、液晶表示パネルを駆動制御する回路が搭載された半導体チップ（ドライバ素子；半導体集積回路装置）を裸の状態で直に実装するＣＯＧ方式の液晶表示装置である。
本実施例の液晶表示装置は、図１及び図２に示すように、液晶表示パネル１と、この液晶表示パネル１を駆動制御する回路が搭載された半導体チップ１０とを備えている。更に、本実施例の液晶表示装置は、液晶表示パネル１に接続されるフレキシブル配線基板（ＦＰＣ）８と、図面を見易くするために図示を省略しているが、液晶表示パネル１の観察者側とは反対側に配置されるバックライトと、このバックライトと共に液晶表示パネル１を収納するフレームとを備えている。

液晶表示パネル１は、画素電極、薄膜トランジスタ等が形成され、かつ平面が矩形状に形成された第１の基板２（以下、ＴＦＴ基板と言う）と、カラーフィルタ等が形成され、かつ平面がＴＦＴ基板２よりも小さいサイズで矩形状に形成された第２の基板３（以下、ＣＦ基板と言う）と、ＴＦＴ基板２とＣＦ基板３とが重畳する箇所に配置された表示領域４と、この表示領域４を囲うようにしてＴＦＴ基板２とＣＦ基板３との間に配置されたシール材５と、ＴＦＴ基板２とＣＦ基板３との間のシール材５によって囲まれた領域内に封入・封止された液晶層６とを有している。ＴＦＴ基板２とＣＦ基板３はシール材５によって貼り合わされ、互いに接着固定されている。
表示領域４には複数の画素がマトリクス状に配置されており、この複数の画素の各々は、画素電極及び対向電極を有している。ＴＦＴ基板２の液晶層側の面とは反対側の面、及び、ＣＦ基板３の液晶層側の面とは反対側の面には、図示していないが、それぞれ偏光板が貼り付けられている。

ＴＦＴ基板２及びＣＦ基板３としては、例えばガラス基板が用いられている。シール材５としては、熱硬化型エポキシ樹脂材が用いられている。本実施例の液晶表示パネル１は、シール材５の一部に設けられた液晶注入口７と、図面を見易くするために図示を省略しているが、この液晶注入口７を塞ぐための液晶封止材とを有している。
ここで、本実施例の液晶表示パネル１は、ＩＰＳ方式の液晶表示パネルであり、このＩＰＳ（In Plane Switching）方式の場合、対向電極は画素電極と共にＴＦＴ基板２側に設けられるが、ＴＮ方式やＶＡ方式の液晶表示パネルの場合、対向電極は画素電極とは異なってＣＦ基板３側に設けられる。
ＴＦＴ基板２は、例えば長辺及び短辺を有する長方形で形成されている。ＴＦＴ基板２は、２つの短辺と、２つの長辺とを有し、更に一方の短辺側にＣＦ基板３と重畳しない非重畳領域２ｍを有している。ＴＦＴ基板２の非重畳領域２ｍには、半導体チップ１０が実装されている。

半導体チップ１０は、図３に示すように、平面が例えば長辺及び短辺を有する長方形で形成されている。半導体チップ１０は、２つの長辺（１０ａ，１０ｂ）と、２つの短辺（１０ｃ，１０ｄ）とを有し、更に、液晶表示パネル１を駆動制御する回路が形成された回路形成面（主面）１０ｓｆと、この回路形成面１０ｓｆとは反対側に位置する裏面とを有している。
半導体チップ１０は、図３に示すように、回路形成面１０ｓｆに、互いに反対側に位置する２つの長辺（１０ａ，１０ｂ）のうちの一方の長辺（１０ａ）に沿って配列された複数のバンプ１１Ｂからなるバンプ群１１と、２つの長辺（１０ａ，１０ｂ）のうちの他方の長辺（１０ｂ）に沿って配列された複数のバンプ１２Ｂからなるバンプ群１２と、バンプ群１１とバンプ群１２との間であって長辺（１０ａ，１０ｂ）の延在方向と同一方向に沿って配列された複数のダミーバンプ１３ＤＢからなるダミーバンプ群１３と、互いに反対側に位置する２つの短辺（１０ｃ，１０ｄ）のうちの一方の短辺（１０ｃ）に沿って配列された複数のダミーバンプ１４ＤＢからなるダミーバンプ群１４と、２つの短辺（１０ｃ，１０ｄ）のうちの他方の短辺（１０ｄ）に沿って配列された複数のダミーバンプ１５ＤＢからなるダミーバンプ群１５とを有している。

ダミーバンプ群１３において、複数のダミーバンプ１３ＤＢは、少なくとも各々の一部が、半導体チップ１０の回路形成面１０ｓｆにおける２つの中心線（長辺方向の中心線１０ｘ，短辺方向の中心線１０ｙ）のうちの長辺方向（長手方向）の中心線１０ｘと重畳するように配置されている。また、ダミーバンプ１３ＤＢの配列ピッチは、バンプ群１１のバンプ１１Ｂ及びバンプ群１２のバンプ１２Ｂの配列ピッチよりも大きく、ダミーバンプ１３ＤＢの個数は、バンプ１１Ｂ及びバンプ１２Ｂの個数よりも少ない。
ダミーバンプ群１４及び１５において、ダミーバンプ１４ＤＢ及び１５ＤＢの配列ピッチは、バンプ群１１のバンプ１１Ｂ及びバンプ群１２のバンプ１２Ｂの配列ピッチよりも大きく、ダミーバンプ１４ＤＢ及び１５ＤＢの個数は、バンプ１１Ｂ及びバンプ１２Ｂの個数よりも少ない。本実施例では、ダミーバンプ１４ＤＢ及び１５ＤＢは、５個ずつ設けられている。
バンプ群１１及び１２において、複数のバンプ１１Ｂ及び複数のバンプ１２Ｂの各々は、半導体チップ１０に搭載された回路と電気的に接続されている。ダミーバンプ群（１３，１４，１５）において、複数のダミーバンプ１３ＤＢ、複数のダミーバンプ１４ＤＢ及び複数のダミーバンプ１５ＤＢの各々は、半導体チップ１０に搭載された回路とは電気的に接続されていない。

バンプ（１１Ｂ，１２Ｂ）及びダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）の各々は、例えばＡｕからなるＡｕバンプであり、ダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）は、例えばバンプ（１１Ｂ，１２Ｂ）と同一工程で形成されている。ダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）の高さは、バンプ（１１Ｂ，１２Ｂ）の高さと同一となるように設定されている。
ここで、バンプの高さとは、半導体チップ１０の回路形成面１０ｓｆからバンプの再頂部までの高さを言う。
バンプ群１１のバンプ１１Ｂは例えば一列で配置され、バンプ群１２のバンプ１２Ｂは例えば二列で配置されている。バンプ群１１は、主に信号が入力される入力信号用バンプや電源に関する電源用バンプで構成され、バンプ群１２は、主に信号が出力される出力用バンプや電源に関する電源用バンプで構成されている。本実施例の半導体チップ１０は、回路的に観た場合、バンプ群１１が入力側であり、バンプ群１２が出力側である。
バンプ群１１の両端部には、アライメントマークＡＭが設けられており、バンプ群１１の複数のバンプ１１Ｂは、２つのアライメントマークＡＭで挟まれた領域に配置されている。

ＴＦＴ基板２の非重畳領域２ｍにおいて、図２に示すように、半導体チップ１０が実装される領域には、複数のバンプ接続部２ｐが配置されている。この複数のバンプ接続部２ｐは、半導体チップ１０のバンプ（１１Ｂ，１２Ｂ）と向かい合う位置に配置され、半導体チップ１０のダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）と向かい合う位置には配置されていない。バンプ接続部２ｐは、ＴＦＴ基板２に形成された配線の一部からなり、主に半導体チップ１０に搭載された回路とＴＦＴ基板２に形成された配線との導通を仲介する接続用ランド（接続用ランド，接続用端子）である。

図２に示すように、半導体チップ１０は、その回路形成面１０ｓｆがＴＦＴ基板２の非重畳領域２ｍと向かい合う状態、即ち半導体チップ１０の複数のバンプ（１１Ｂ，１２Ｂ，１３ＤＢ，１４ＤＢ，１５ＤＢ）がＴＦＴ基板２の複数の接続部２ｐと向かい合う状態でＴＦＴ基板２の非重畳領域２ｍに実装されている。
ＴＦＴ基板２と半導体チップ１０との間には、接着材として例えばＡＣＦと呼ばれる異方性導電膜２０が介在されており、この異方性導電膜２０の接着力によって半導体チップ１０はＴＦＴ基板２の非重畳領域２ｍに接着固定されている。異方性導電膜２０としては、例えばエポキシ系の熱硬化型絶縁性樹脂と多数の導電性粒子２１とを有するシート状のものが用いられている。即ち、半導体チップ１０は、異方性導電膜を用いて半導体チップを実装するＡＣＦ実装によって、ＴＦＴ基板２の非重畳領域２ｍに実装されている。
なお、図２に示す異方性導電膜２０は熱硬化した後の状態であり、図４及び図５に示す異方性導電膜２０は熱硬化させる前のシート状のものである。

次に、本実施例の液晶表示装置の製造工程中のチップ実装工程について、図４乃至図６を用いて説明する。
本実施例の半導体チップ１０は、異方性導電膜２０を用いるＡＣＦ実装によってＴＦＴ基板２の非重畳領域２ｍに実装される。具体的には、まず、図４及び図５（ａ）、図５（ｂ）に示すように、ＴＦＴ基板２の非重畳領域２ｍのチップ搭載領域に、シート状の異方性導電膜２０を介在して半導体チップ１０を配置する。
この工程において、半導体チップ１０は、その回路形成面１０ｓｆがＴＦＴ基板２の非重畳領域２ｍと向かい合うように配置する。
また、半導体チップ１０の回路形成面１０ｓｆに配置された複数のバンプ（バンプ１１Ｂ，バンプ１２Ｂ）がＴＦＴ基板２の非重畳領域２ｍのチップ搭載領域に配置された複数のバンプ接続部２ｐと向かい合うように位置決めする。

次に、図６（ａ）、図６（ｂ）に示すように、ＴＦＴ基板２の非重畳領域２ｍのチップ搭載領域と半導体チップ１０の回路形成面１０ｓｆとの間に異方性導電膜２０を介在させた状態で加熱しながら半導体チップ１０をその回路形成面１０ｓｆと対向する裏面側から圧着ツール２５で圧着し、ＴＦＴ基板２の非重畳領域２ｍのチップ搭載領域に配置されたバンプ接続部２ｐと半導体チップ１０の回路形成面１０ｓｆに配置されたバンプ（１１Ｂ，１２Ｂ）との間に異方性導電膜２０中の導電性粒子２１を挟んで潰す。異方性導電膜２０は一旦溶融し、その後、硬化するため、異方性導電膜２０が硬化するまで半導体チップ１０の圧着状態を保つ。
この工程において、ＴＦＴ基板２の非重畳領域２ｍのチップ搭載領域と半導体チップ１０の回路形成面１０ｓｆに配置されたダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）との間にも異方性導電膜２０中の導電性粒子２１が挟み込まれる。
この工程により、ＴＦＴ基板２のバンプ接続部２ｐ１と半導体チップ１０のバンプ（１１Ｂ，１２Ｂ）とが電気的にかつ機械的に接続されると共に、ＴＦＴ基板２の非重畳領域２ｍに半導体チップ１０が接着固定される。
なお、異方性導電膜２０の圧着ツール２５への付着を防止するため、圧着ツール２５による半導体チップ１０の圧着は、図４及び図５（（ａ），（ｂ））に示すように、半導体チップ１０の裏面と圧着ツール２５との間に干渉材として例えばフッ素樹脂系の材料からなるシート２６を挟んで行う。

次に、従来術の問題点と本実施例の特徴について説明する。
［従来技術の問題点］
図１１は、従来の液晶表示装置に組み込まれる半導体チップのバンプ配置を示す平面図、
図１２は、従来の液晶表示装置の問題点を説明するための図であって、図４のａ−ａ’線に沿った断面構造を示す断面図であり、同図（ａ）は半導体チップを圧着ツールで圧着した状態を示す断面図、同図（ｂ）はチップ実装後の応力状態を示す断面図、
図１３は、従来の液晶表示装置の問題点を説明するための図であって、図４のｂ−ｂ’線に沿った断面構造を示す断面図であり、同図（ａ）は半導体チップを圧着ツールで圧着した状態を示す断面図、同図（ｂ）はチップ実装後の応力状態を示す断面図である。
図１１に示す従来の半導体チップ３０は、図３に示す本実施例の半導体チップ１０と比較してダミーバンプ群（１３，１４，１５）を有しておらず、これ以外の構成は半導体チップ１０とほぼ同様である。
液晶表示パネルを駆動制御する回路が搭載された半導体チップ３０においては、一般的に、入力側のバンプ（１１Ｂ）は半導体チップ３０の２つの長辺（１０ａ，１０ｂ）のうちの一方の長辺（１０ａ）側に配置され、出力側のバンプ（１２Ｂ）は２つの長辺（１０ａ，１０ｂ）のうちの他方の長辺（１０ｂ）側に配置される場合が多く、このため、図１１に示すように、半導体チップ３０の長手方向の両端部及び短手方向の中央部にバンプが配置されない領域が存在する。

本発明者は、従来の半導体チップ３０を用いたＡＣＦ実装について検討した結果、半導体チップ３０を圧着ツール２５で圧着する際、半導体チップ３０に反りが発生（変形）し、この反りに起因する応力によりＴＦＴ基板２から半導体チップ３０が剥がれるといった不具合が発生し易くなることを見出した。
本発明者の検討によれば、半導体チップ３０に発生する反りは、大きく分けて２つあった。１つ目の反りは、図１２（ａ）に示すように、半導体チップ３０の長手方向における両端部が下方に撓む反り（Ａ１）である。２つ目の反りは、図１３（ａ）に示すように、半導体チップ３０の短手方向における中央部が下方に撓む反り（Ｂ１）である。
この反り（Ａ１）及び（Ｂ１）の何れもバンプ（１１Ｂ，１２Ｂ）が無い領域で発生していることから、半導体チップ３０を圧着ツール２５で圧着した時の加圧力がバンプの無い領域に逃げることによるものと考える。

ＡＣＦ実装では、異方性導電膜２０が一旦溶融し、その後、硬化するまで圧着ツール２５による半導体チップ３０の圧着を保持するため、半導体チップ３０は反り（Ａ１）及び（Ｂ１）が残留する状態でＴＦＴ基板２に接着固定される。
半導体チップ３０に残留する反り（Ａ１）は、図１２（ｂ）に示すように、ＴＦＴ基板２から半導体チップ３０を矢印の方向（上方）に剥がそうとする剥がし応力（Ａ２）となり、また、半導体チップ３０に残留する反り（Ｂ１）においても、図１３（ｂ）に示すように、ＴＦＴ基板２から半導体チップ３０を矢印の方向（上方）に剥がそうとする剥がし応力（Ｂ２）となる。
これらの剥がし応力（Ａ２）及び（Ｂ２）は、実装後の半導体チップ３０に常に加わっているため、異方性導電膜２０と半導体チップ３０との界面２０ａの汚染や、異方性導電膜２０とＴＦＴ基板２との界面２０ｂの汚染等より異方性導電膜２０による接着力が低下した場合、ＴＦＴ基板２から半導体チップ３０が剥がれるといった不具合が発生し易くなる。
半導体チップ３０の剥がれは、液晶表示パネル１と半導体チップ３０のバンプ（１１Ｂ，１２Ｂ）とが接続オープンとなり、線欠陥及び表示異常等の機能不良をもたらす。また、半導体チップ３０の剥がれは、実装直後のみでなく、長時間経過後の発生もあり得ることから、信頼性に関わる不良である。
近年、液晶表示パネル１の薄型化により、半導体チップ１０自体もその基材となる半導体基板の研磨による薄型化が進んでおり、半導体チップ１０自体の強度の低下により変形し易くなっている。

［本実施例の特徴］
そこで、本実施例の半導体チップ１０では、従来においてバンプ（１１Ｂ，１２Ｂ）が配置されていなかった領域にダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）を配置している。即ち、本実施例の半導体チップ１０は、図３に示すように、回路形成面１０ｓｆに、互いに反対側に位置する２つの長辺（１０ａ，１０ｂ）のうちの一方の長辺（１０ａ）に沿って配列された複数の第１バンプ１１Ｂからなる第１バンプ群１１と、２つの長辺（１０ａ，１０ｂ）のうちの他方の長辺（１０ｂ）に沿って配列された複数の第２バンプ１２Ｂからなる第２バンプ群１２と、第１バンプ群１１と第２バンプ群１２との間であって長辺（１０ａ，１０ｂ）の延在方向と同一方向に沿って配列された複数のダミーバンプ１３ＤＢからなるダミーバンプ群１３と、互いに反対側に位置する２つの短辺（１０ｃ，１０ｄ）のうちの一方の短辺（１０ｃ）に沿って配列された複数のダミーバンプ１４ＤＢからなるダミーバンプ群１４と、２つの短辺（１０ｃ，１０ｄ）のうちの他方の短辺（１０ｄ）に沿って配列された複数のダミーバンプ１５ＤＢからなるダミーバンプ群１５とを有している。

このようにダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）を配置することにより、半導体チップ１０の長手方向における両端部のうち一方の端部（短辺１０ｃ側）においては、図６（ａ）に示すように、半導体チップ１０を圧着ツール２５で圧着した時の加圧力をダミーバンプ１４ＤＢで受けることができ、他方の端部（短辺１０ｄ側）においては、図示していないが、一方の端部と同様に、半導体チップ１０を圧着ツール２５で圧着した時の加圧力をダミーバンプ（１５ＤＢ）で受けることができるので、半導体チップ１０の長手方向における両端部が下方に撓む各々の反り（Ａ１）を抑制することができる。
また、半導体チップ１０の短手方向における中央部においては、図６（ｂ）に示すように、半導体チップ１０を圧着ツール２５で圧着した時の加圧力をダミーバンプ１３ＤＢで受けることができるので、半導体チップ１０の短手方向における中央部が下方に撓む反り（Ｂ１）を抑制することができる。
この結果、半導体チップ１０を圧着ツール２５で圧着した時の加圧力で半導体チップ１０に発生した反りに起因する応力によりＴＦＴ基板２から半導体チップ１０が剥がれるといった不具合の発生を抑制することができるので、半導体チップ１０の実装信頼性向上を図ることができる。

本実施例では、半導体チップ１０を圧着ツール２５で圧着した時の加圧力で半導体チップ１０に発生する反りをダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）で抑制するものであるが、半導体チップ１０の反りの抑制はダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）の高さに影響するため、ダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）の高さは出来るだけ半導体チップ１０の長辺（１０ａ，１０ｂ）に沿って配列されるバンプ（１１Ｂ，１２Ｂ）の高さと同等にすることが望ましい。
半導体チップ１０の幅及び長さは、液晶表示パネル１の大きさや表示性能等に応じて変化する。従って、ダミーバンプ群１４のダミーバンプ１４ＤＢ及びダミーバンプ群１５のダミーバンプ１５ＤＢの数は、半導体チップ１０の短手方向の幅に応じて設定し、ダミーバンプ群１３のダミーバンプ１３ＤＢの数は、半導体チップ１０の長手方向の長さに応じて設定することが望ましい。
半導体チップ１０は、幅が１．５ｍｍ〜０．６ｍのものがある。本実施例では、半導体チップ１０の幅は１．５ｍであるため、ダミーバンプ群１４のダミーバンプ１４ＤＢ及びダミーバンプ群１５のダミーバンプ１５ＤＢは、５個ずつ設けられている。半導体チップ１０の幅が０．６ｍの場合は、３個ずつ設けることが望ましい。

半導体チップ１０を圧着ツール２５で圧着した時の加圧力で半導体チップ１０の長手方向の両端部が下方に撓む反り（Ａ１）を効果的に抑制するには、少なくとも短辺（１０ｃ，１０ｄ）の中央部付近に１個、短辺（１０ｃ，１０ｄ）の両端部（角部）付近に１個ずつ、合計３個以上のダミーバンプが必要である。また、半導体チップ１０を圧着ツール２５で圧着した時の加圧力で半導体チップ１０短手方向の中央部が下方に撓む反り（Ｂ１）を効果的に抑制する場合においても、少なくとも半導体チップ１０の長手方向の中心線１ｘの中央部付近に１個、長手方向の中心線１ｘの両端部付近（短辺（１０ｃ，１０ｄ）側付近）に１個ずつ、合計３個以上のダミーバンプが必要である。
本実施例では、ＴＦＴ基板２の非重畳領域２ｍにおいて、図２に示すように、半導体チップ１０のダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）と向かい合う位置にバンプ接続部２ｐを配置していない例について説明したが、バンプ（１１Ｂ，１２Ｂ）と同様に、ダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）と向かい合う位置にバンプ接続部を配置してもよい。ただし、この場合は、半導体チップ１０のダミーバンプの配置に応じて新たにＴＦＴ基板２を作成する必要がある。これに対し、本実施例では、半導体チップ１０のダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）用のバンプ接続部を設けていないため、新たにＴＦＴ基板２を作成する必要がなく、低コスト化を図ることができる。
本実施例では、バンプ（１１Ｂ，１２Ｂ）とダミーバンプ（１３ＤＢ，１４ＤＢ，１５ＤＢ）とを同一工程で形成している。このように同一工程で形成することにより、製造工程数を簡略化することができ、低コスト化を図ることができる。

次に、本実施例の変形例について述べる。
［第１変形例］
図７は、本発明の一実施例の第１変形例である半導体チップのバンプ配置を示す平面図である。
前述の実施例では、図３に示すように、ダミーバンプとして、ダミーバンプ群１３と、ダミーバンプ群１４と、ダミーバンプ群１５とを有する半導体チップ１０について説明したが、本変形例の半導体チップ１０Ｌは、図７に示すように、ダミーバンプとして、ダミーバンプ群１３のみを有する。この場合、主に、半導体チップ１０Ｌを圧着ツール２５で圧着した時の加圧力で半導体チップ１０Ｌの短手方向の中央部が下方に撓む反り（Ｂ１）を抑制することができる。

［第２変形例］
図８は、本発明の一実施例の第２変形例である半導体チップのバンプ配置を示す平面図である。
前述の第１変形例では、図７に示すように、ダミーバンプとして、ダミーバンプ群１３のみを有する半導体チップ１０Ｌについて説明したが、本変形例の半導体チップ１０Ｍは、ダミーバンプとして、ダミーバンプ群１４及びダミーバンプ群１５のみを有する。この場合、主に、半導体チップ１０Ｍを圧着ツール２５で圧着した時の加圧力で半導体チップ１０Ｍの長手方向の両端部が下方に撓む反り（Ａ１）を抑制することができる。

［第３変形例］
図９は、本発明の一実施例の第３変形例である半導体チップのバンプ配置を示す平面図である。
液晶表示パネルを駆動制御する回路が搭載されたドライバチップは、バンプ群の中に回路と電気的に接続されないダミーバンプが含まれていることがある。図９に示す本変形例の半導体チップ１０Ｎは、バンプ群１１を構成する複数のバンプの中に、半導体チップ１０Ｎの回路と電気的に接続されるバンプ１１Ｂと、回路と電気的に接続されていないダミーバンプ１１ＤＢとが含まれ、バンプ群１２を構成する複数のバンプの中に、半導体チップ１０の回路と電気的に接続されるバンプ１２Ｂと、回路と電気的に接続されていないダミーバンプ１２ＤＢとが含まれている。この半導体チップ１０Ｎにおいても、図９に示すように、前述の実施例の半導体チップ１０と同様に、ダミーバンプとして、ダミーバンプ群１３、１４及び１５を有する。また、この構成に限らず、ダミーバンプとして、図７に示す第１変形例のように、ダミーバンプ群１３のみとする構成にしてもよく、また、図８に示す第２変形例のように、ダミーバンプ群１４及び１５のみとする構成にしてもよい。

［第４変形例］
図１０は、本発明の一実施例の第４変形例である半導体チップのバンプ配置を示す平面図である。
前述の実施例では、図３に示すように、半導体チップ１０の他方の長辺１０ｂに沿って配列された複数のバンプ１１Ｂからなるバンプ群１１が１つの場合について説明したが、本変形例の半導体チップ１０Ｐは、１つのバンプ群１１を複数のバンプ群に分割、即ち複数のバンプ群１１を有する。この半導体チップ１０Ｐにおいても、図９に示すように、前述の実施例の半導体チップ１０と同様に、ダミーバンプとして、ダミーバンプ群１３、１４及び１５を有する。また、この構成に限らず、ダミーバンプとして、図７に示す第１変形例のように、ダミーバンプ群１３のみとする構成にしてもよく、また、図８に示す第２変形例のように、ダミーバンプ群１４及び１５のみとする構成にしてもよい。

なお、前述の説明では、携帯電話機の表示部として使用される液晶表示装置に本発明を適用した実施例について説明したが、本発明は、これに限定されるものではなく、例えば車載用電子機器やデジタル・スチール・カメラ（ＤＳＣ）の表示部として使用される液晶表示装置や、有機ＥＬ表示装置などの表示装置全般にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１ …液晶表示パネル
２ …ＴＦＴ基板（第１の基板）
２ｍ …非重畳領域
２ｐ …バンプ接続部
３ …ＣＦ基板（第２の基板）
４ …表示領域
５ …シール材
６ …液晶層
７ …液晶注入口
８ …フレキシブル配線基板（ＦＰＣ）
１０，１０Ｌ，１０Ｍ，１０Ｎ，１０Ｐ …半導体チップ
１０ａ，１０ｂ，１０ｃ，１０ｄ …辺
１０ｓｆ …主面
１１，１２ …バンプ群
１１Ｂ，１２Ｂ …バンプ
１１ＤＢ，１２ＤＢ …ダミーバンプ
１３，１４，１５ …ダミーバンプ群
１３ＤＢ，１４ＤＢ，１５ＤＢ …ダミーバンプ
２０ …異方性導電膜
２１ …導電性粒子
２０ａ，２０ｂ…界面
２５ …圧着ツール
２６ …シート
３０ …半導体チップ

Claims

表示パネルと、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体チップと、を備える表示装置であって、
前記半導体チップは、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、
前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、
前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有することを特徴とする表示装置。
前記複数のダミーバンプは、少なくとも各々の一部が前記半導体チップの前記長辺方向の中心線と重畳していることを特徴とする請求項１に記載の表示装置。
前記半導体チップは、前記表示パネルを駆動制御する回路を有し、
前記複数の第１バンプ及び前記複数の第２バンプは、前記回路と電気的に接続されるバンプと、前記回路と電気的に接続されないバンプとを含み、
前記複数のダミーバンプは、前記回路とは電気的に接続されていないことを特徴とする請求項１に記載の表示装置。
前記ダミーバンプの配列ピッチは、前記第１バンプ及び第２バンプの配列ピッチよりも大きいことを特徴とする請求項１に記載の表示装置。
前記ダミーバンプの数は、前記第１バンプ及び第２バンプの数よりも少ないことを特徴とする請求項１に記載の表示装置。
前記表示パネルを構成する前記基板は、前記半導体チップが実装される領域に複数の電極パッドを有し、
前記電極パッドは、前記第１バンプ及び第２バンプと向かい合う各々の位置に配置され、前記ダミーバンプと向かい合う位置には配置されていないことを特徴とする請求項１に記載の表示装置。
前記第１バンプ群の両端には、アライメントマークが設けられていることを特徴とする請求項１に記載の表示装置。
表示パネルと、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される長方形状の半導体チップと、を備える表示装置であって、
前記半導体チップは、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、
前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、
互いに反対側に位置する２つの短辺のうちの一方の短辺に沿って配列された複数の第１ダミーバンプからなる第１ダミーバンプ群と、
前記２つの短辺のうちの他方の短辺に沿って配列された第２ダミーバンプからなる第２ダミーバンプ群とを有することを特徴とする表示装置。
前記半導体チップは、前記表示パネルを駆動制御する回路を有し、
前記複数の第１バンプ及び前記複数の第２バンプは、前記回路と電気的に接続されるバンプと、前記回路と電気的に接続されないバンプとを含み、
前記複数の第１ダミーバンプ及び複数の第２ダミーバンプは、前記回路とは電気的に接続されていないことを特徴とする請求項８に記載の表示装置。
前記第１ダミーバンプ及び第２ダミーバンプの配列ピッチは、前記第１バンプ及び第２バンプの配列ピッチよりも大きいことを特徴とする請求項８に記載の表示装置。
前記第１ダミーバンプ及び第２ダミーバンプの数は、前記第１ダミーバンプ及び第２バンプの数よりも少ないことを特徴とする請求項８に記載の表示装置。
前記第１ダミーバンプ及び第２ダミーバンプの数は、３個又は５個であることを特徴とする請求項１１に記載の表示装置。
前記表示パネルを構成する前記基板は、前記半導体チップが実装される領域に複数の電極パッドを有し、
前記電極パッドは、前記第１バンプ及び第２バンプと向かい合う各々の位置に配置され、前記第１ダミーバンプ及び第２ダミーバンプと向かい合う位置には配置されていないことを特徴とする請求項８に記載の表示装置。
前記第１バンプ群の両端には、アライメントマークが設けられていることを特徴とする請求項８に記載の表示装置。
表示パネルを駆動制御する回路を有し、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体集積回路装置であって、
前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、
前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、
前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有することを特徴とする半導体集積回路装置。
表示パネルを駆動制御する回路を有し、前記表示パネルを構成する基板上に異方性導電膜を介在して実装される方形状の半導体集積回路装置であって、
前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、
前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、
互いに反対側に位置する２つの短辺のうちの一方の短辺に沿って配列された複数の第１ダミーバンプからなる第１ダミーバンプ群と、
前記２つの短辺のうちの他方の短辺に沿って配列された第２ダミーバンプからなる第２ダミーバンプ群とを有することを特徴とする半導体集積回路装置。