JP2003263117A - 表示装置 - Google Patents
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 基板と駆動回路チップの間に介在する異方性
導電膜による残留応力を低減して表示ムラを抑制する。 【解決手段】 表示パネルの基板に実装される駆動回路
チップの底部を異方性導電膜を介して入力配線に接続す
る入力バンプＩ−ＢＵＭＰおよび表示パネルの表示領域
ＡＲからの引出し配線に接続する出力バンプＯ−ＢＵＭ
ＰおよびダミーバンプＤ−ＢＵＭＰを有し、駆動回路チ
ップの底部の最表面の一部に異方性導電膜の接着面分割
構造ＥＭを設けた。
導電膜による残留応力を低減して表示ムラを抑制する。 【解決手段】 表示パネルの基板に実装される駆動回路
チップの底部を異方性導電膜を介して入力配線に接続す
る入力バンプＩ−ＢＵＭＰおよび表示パネルの表示領域
ＡＲからの引出し配線に接続する出力バンプＯ−ＢＵＭ
ＰおよびダミーバンプＤ−ＢＵＭＰを有し、駆動回路チ
ップの底部の最表面の一部に異方性導電膜の接着面分割
構造ＥＭを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置における
駆動回路チップ実装構造に係り、特にその表示パネルを
構成する基板の周辺上に駆動回路チップを直接実装し
た、所謂フリップチップ実装方式の表示装置に関する。
駆動回路チップ実装構造に係り、特にその表示パネルを
構成する基板の周辺上に駆動回路チップを直接実装し
た、所謂フリップチップ実装方式の表示装置に関する。
【０００２】
【従来の技術】画素毎に薄膜トランジスタＴＦＴなどの
アクティブ素子を有し、このアクティブ素子をスイッチ
ング駆動するアクティブ・マトリクス型の表示装置は、
液晶表示装置や有機ＥＬ表示装置などのパネル型表示装
置として知られている。本発明は、この種のパネル型表
示装置に適用される表示パネルに対する駆動回路チップ
の実装構造に特徴を有する。パネル型表示装置の駆動回
路はこの種の表示装置では同様であるので、以下では、
液晶パネルを用いた液晶表示装置を例として説明する。
アクティブ素子を有し、このアクティブ素子をスイッチ
ング駆動するアクティブ・マトリクス型の表示装置は、
液晶表示装置や有機ＥＬ表示装置などのパネル型表示装
置として知られている。本発明は、この種のパネル型表
示装置に適用される表示パネルに対する駆動回路チップ
の実装構造に特徴を有する。パネル型表示装置の駆動回
路はこの種の表示装置では同様であるので、以下では、
液晶パネルを用いた液晶表示装置を例として説明する。
【０００３】例えば、アクティブ素子に薄膜トランジス
タを用いたアクティブ・マトリクス型液晶表示装置は、
アクティブ素子を介して画素電極に液晶駆動電圧（階調
電圧）を印加するため、各画素間のクロストークがな
く、単純マトリクス型の液晶表示装置のようにクロスト
ークを防止するための特殊な駆動方法を用いることなく
多階調表示が可能である。
タを用いたアクティブ・マトリクス型液晶表示装置は、
アクティブ素子を介して画素電極に液晶駆動電圧（階調
電圧）を印加するため、各画素間のクロストークがな
く、単純マトリクス型の液晶表示装置のようにクロスト
ークを防止するための特殊な駆動方法を用いることなく
多階調表示が可能である。
【０００４】図１０はフリップチップ実装方式の液晶表
示パネルの駆動回路チップの実装状態を説明する平面図
である。液晶表示パネルＰＮＬは、アクティブ・マトリ
クス基板である第１の基板ＳＵＢ１と通常はカラーフィ
ルタを有するカラーフィルタ基板である第２の基板ＳＵ
Ｂ２の貼り合わせ間隙に液晶層を封入して構成される。
示パネルの駆動回路チップの実装状態を説明する平面図
である。液晶表示パネルＰＮＬは、アクティブ・マトリ
クス基板である第１の基板ＳＵＢ１と通常はカラーフィ
ルタを有するカラーフィルタ基板である第２の基板ＳＵ
Ｂ２の貼り合わせ間隙に液晶層を封入して構成される。
【０００５】第１の基板ＳＵＢ１は第２の基板ＳＵＢ２
よりも外見が若干大きく、その周辺には駆動回路チップ
が直接実装されている。この駆動回路チップは、アクテ
ィブ素子として薄膜トランジスタを用いたものでは、薄
膜トランジスタのゲート線の引出し配線に接続するゲー
ト線の駆動回路チップ（以下、ゲートドライバとも言
う）とドレイン線の引出し配線に接続するドレイン線の
駆動回路チップ（以下、ドレインドライバとも言う）と
からなる。ゲートドライバとドレインドライバを区別す
る必要が無い場合には駆動回路チップと記述する場合も
ある。
よりも外見が若干大きく、その周辺には駆動回路チップ
が直接実装されている。この駆動回路チップは、アクテ
ィブ素子として薄膜トランジスタを用いたものでは、薄
膜トランジスタのゲート線の引出し配線に接続するゲー
ト線の駆動回路チップ（以下、ゲートドライバとも言
う）とドレイン線の引出し配線に接続するドレイン線の
駆動回路チップ（以下、ドレインドライバとも言う）と
からなる。ゲートドライバとドレインドライバを区別す
る必要が無い場合には駆動回路チップと記述する場合も
ある。
【０００６】そして、これら駆動回路チップ（ゲートド
ライバとドレインドライバ）に表示のための各種信号を
供給するためのフレキシブルプリント基板ＦＰＣ１，Ｆ
ＰＣ２が配置されている。フレキシブルプリント基板Ｆ
ＰＣ１，ＦＰＣ２は、液晶パネルの近傍に設けたインタ
ーフェース基板ＰＣＢに接続している。インターフェー
ス基板ＰＣＢは本体コンピュータなどの外部信号源から
の表示信号を液晶表示装置のための表示信号に変換する
ためのタイミングコンバータ等、各種半導体回路チップ
やその他の電子回路素子が搭載されている。
ライバとドレインドライバ）に表示のための各種信号を
供給するためのフレキシブルプリント基板ＦＰＣ１，Ｆ
ＰＣ２が配置されている。フレキシブルプリント基板Ｆ
ＰＣ１，ＦＰＣ２は、液晶パネルの近傍に設けたインタ
ーフェース基板ＰＣＢに接続している。インターフェー
ス基板ＰＣＢは本体コンピュータなどの外部信号源から
の表示信号を液晶表示装置のための表示信号に変換する
ためのタイミングコンバータ等、各種半導体回路チップ
やその他の電子回路素子が搭載されている。
【０００７】図１０において、第１の基板ＳＵＢ１の一
縁（図では下縁、長手方向辺）にドレイン線側のフレキ
シブルプリント基板ＦＰＣ２が取り付けられ、その開口
部ＨＯＰの配列に沿って液晶パネルＰＮＬの裏側に折り
込まれる。また、左縁（図では左縁、短手方向辺）にゲ
ート線側のフレキシブルプリント基板ＦＰＣ１が取り付
けられ、そのコネクタＣＴ３とインターフェース基板Ｐ
ＣＢのコネクタＣＴＲ３およびドレイン線側のフレキシ
ブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続する
コネクタＣＴＲ４とが結合される。
縁（図では下縁、長手方向辺）にドレイン線側のフレキ
シブルプリント基板ＦＰＣ２が取り付けられ、その開口
部ＨＯＰの配列に沿って液晶パネルＰＮＬの裏側に折り
込まれる。また、左縁（図では左縁、短手方向辺）にゲ
ート線側のフレキシブルプリント基板ＦＰＣ１が取り付
けられ、そのコネクタＣＴ３とインターフェース基板Ｐ
ＣＢのコネクタＣＴＲ３およびドレイン線側のフレキシ
ブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続する
コネクタＣＴＲ４とが結合される。
【０００８】また、インターフェース基板ＰＣＢには、
ホストコンピユータなどの外部信号源からの信号を接続
するインターフェースコネクタＣＴ１、タイミングコン
バ−タＴＣＯＮ等が取り付けられる。本構成例ではＬＶ
ＤＳ方式のデータ伝送方式を採用しているが、この場合
に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイ
ミングコンバータＴＣＯＮと同一のチップで一体化する
方法を採ることで、インターフェース基板上の実装面積
を低減している。
ホストコンピユータなどの外部信号源からの信号を接続
するインターフェースコネクタＣＴ１、タイミングコン
バ−タＴＣＯＮ等が取り付けられる。本構成例ではＬＶ
ＤＳ方式のデータ伝送方式を採用しているが、この場合
に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイ
ミングコンバータＴＣＯＮと同一のチップで一体化する
方法を採ることで、インターフェース基板上の実装面積
を低減している。
【０００９】なお、液晶パネルＰＮＬの裏面側と表示面
側（第２の基板ＳＵＢ２の表面）には下偏光板および上
偏光板が積層されている。図１０では上偏光板ＰＯＬ１
のみが図示されている。そして、上偏光板ＰＯＬ１の内
方に表示領域ＡＲが形成される。第１の基板ＳＵＢ１の
下辺の周縁に搭載された駆動回路チップＩＣ２はドレイ
ンドライバ、左辺の外縁に搭載された駆動回路チップＩ
Ｃ１はゲートドライバであり、それらの底部に入力バン
プと出力バンプを有し、第１の基板ＳＵＢ１に配線に対
して、所謂ＦＣＡ（Ｆｌｉｐ Ｃｈｉｐ Ａｔｔａｃ
ｈ）実装されている。
側（第２の基板ＳＵＢ２の表面）には下偏光板および上
偏光板が積層されている。図１０では上偏光板ＰＯＬ１
のみが図示されている。そして、上偏光板ＰＯＬ１の内
方に表示領域ＡＲが形成される。第１の基板ＳＵＢ１の
下辺の周縁に搭載された駆動回路チップＩＣ２はドレイ
ンドライバ、左辺の外縁に搭載された駆動回路チップＩ
Ｃ１はゲートドライバであり、それらの底部に入力バン
プと出力バンプを有し、第１の基板ＳＵＢ１に配線に対
して、所謂ＦＣＡ（Ｆｌｉｐ Ｃｈｉｐ Ａｔｔａｃ
ｈ）実装されている。
【００１０】第１の基板ＳＵＢ１の左辺と下辺の周縁に
は前記アクティブ素子に表示データを供給する多数の引
出し配線、およびフレキシブルプリント基板ＦＰＣ１、
ＦＰＣ２を介して外部から入力する表示のための各種信
号を接続する多数の入力配線が形成されており、上記駆
動回路チップＩＣ１とＩＣ２の各バンプを上記入力配線
と出力配線に異方性導電膜を介して、ＦＣＡ実装で接続
している。図中、ＦＧＰはフレームグランドパッド、Ｆ
ＨＬは位置合わせ穴である。この種の液晶表示装置の従
来技術を開示したものとしては、例えば特開平６−１３
７２４号公報、特開平１１−２９７７５８号公報等を挙
げることができる。
は前記アクティブ素子に表示データを供給する多数の引
出し配線、およびフレキシブルプリント基板ＦＰＣ１、
ＦＰＣ２を介して外部から入力する表示のための各種信
号を接続する多数の入力配線が形成されており、上記駆
動回路チップＩＣ１とＩＣ２の各バンプを上記入力配線
と出力配線に異方性導電膜を介して、ＦＣＡ実装で接続
している。図中、ＦＧＰはフレームグランドパッド、Ｆ
ＨＬは位置合わせ穴である。この種の液晶表示装置の従
来技術を開示したものとしては、例えば特開平６−１３
７２４号公報、特開平１１−２９７７５８号公報等を挙
げることができる。
【００１１】
【発明が解決しようとする課題】図１１は従来の駆動回
路チップの底部に設けられるバンプ等の構成を説明する
底部平面図であり、ここでは駆動回路チップとしてドレ
インドライバＩＣ２について説明するが、ゲートドライ
バＩＣ１についても同様なので、ゲートドライバの場合
については説明を省略する。図中、Ｘは当該駆動回路チ
ップすなわちドレインドライバＩＣ２の長手方向、Ｙは
同短手方向、ＺはＸ方向とＹ方向で形成される平面に垂
直な方向を示す。
路チップの底部に設けられるバンプ等の構成を説明する
底部平面図であり、ここでは駆動回路チップとしてドレ
インドライバＩＣ２について説明するが、ゲートドライ
バＩＣ１についても同様なので、ゲートドライバの場合
については説明を省略する。図中、Ｘは当該駆動回路チ
ップすなわちドレインドライバＩＣ２の長手方向、Ｙは
同短手方向、ＺはＸ方向とＹ方向で形成される平面に垂
直な方向を示す。
【００１２】図１１において、ドレインドライバＩＣ２
は、その底部の一方の長辺側（Ｘ方向側）には多数の入
力バンプＩ−ＢＵＭＰを有し、他方の長辺側（液晶パネ
ルの表示領域側）には多数の出力バンプＯ−ＢＵＭＰを
有している。なお、底部の隅部には、実装時の圧着力を
均一化して入力バンプや出力バプと配線の接続の信頼性
を確保するためのダミーバンプＤ−ＢＵＭＰが形成され
ている。また、出力バンプＯ−ＢＵＭＰの配置密度（＝
第１の基板上の配線密度）は入力バンプＩ−ＢＭＮＰの
それよりも高いので、隣接するバンプ同士は千鳥状に配
列されている。
は、その底部の一方の長辺側（Ｘ方向側）には多数の入
力バンプＩ−ＢＵＭＰを有し、他方の長辺側（液晶パネ
ルの表示領域側）には多数の出力バンプＯ−ＢＵＭＰを
有している。なお、底部の隅部には、実装時の圧着力を
均一化して入力バンプや出力バプと配線の接続の信頼性
を確保するためのダミーバンプＤ−ＢＵＭＰが形成され
ている。また、出力バンプＯ−ＢＵＭＰの配置密度（＝
第１の基板上の配線密度）は入力バンプＩ−ＢＭＮＰの
それよりも高いので、隣接するバンプ同士は千鳥状に配
列されている。
【００１３】この構成例では、底部の入力バンプＩ−Ｂ
ＵＭＰと入出力バンプＯ−ＢＵＭＰを避けた回路面（チ
ップの配線領域）の全面を覆うようにポリイミド等の有
機絶縁材からなる保護膜Ｐが塗布されている。この保護
膜Ｐの材料は、ＳｉＯ2 、ＳｉＮ等でもよく、駆動回路
チップの取扱い時における特に回路部分に対する傷の発
生を防止するものである。
ＵＭＰと入出力バンプＯ−ＢＵＭＰを避けた回路面（チ
ップの配線領域）の全面を覆うようにポリイミド等の有
機絶縁材からなる保護膜Ｐが塗布されている。この保護
膜Ｐの材料は、ＳｉＯ2 、ＳｉＮ等でもよく、駆動回路
チップの取扱い時における特に回路部分に対する傷の発
生を防止するものである。
【００１４】液晶パネルの第１の基板ＳＵＢ１に形成さ
れた入力配線と出力配線に異方性導電膜を介してドレイ
ンドライバＩＣ２を実装する。異方性導電膜はエポキシ
系を好適とする接着剤に導電粒子を混入したもので、熱
圧着時に接着剤が溶融し、その中に含まれる導電粒子が
入力配線および出力配線と対応する各バンプの間に捕捉
されることで隣接するバンプおよび配線同志が電気的に
隔離されて対応する配線とバンプ間が電気的に接続され
る。異方性導電膜との接着するドレインドライバＩＣ２
の接着面は配線領域の全面となっている。
れた入力配線と出力配線に異方性導電膜を介してドレイ
ンドライバＩＣ２を実装する。異方性導電膜はエポキシ
系を好適とする接着剤に導電粒子を混入したもので、熱
圧着時に接着剤が溶融し、その中に含まれる導電粒子が
入力配線および出力配線と対応する各バンプの間に捕捉
されることで隣接するバンプおよび配線同志が電気的に
隔離されて対応する配線とバンプ間が電気的に接続され
る。異方性導電膜との接着するドレインドライバＩＣ２
の接着面は配線領域の全面となっている。
【００１５】ドレインドライバＩＣ２を含めて、この種
の駆動回路チップは小型化、薄肉化の傾向にあり、また
製品の原材料低減や製造時間短縮のため、液晶パネルへ
の搭載数の削減が要求されている。そのため、特にドレ
インドライバＩＣ２の出力バンプの多端子化が要求され
ている。しかし、ドレインドライバＩＣ２のバンプと基
板配線間の接続性を確保するためのバンプ面積、ピッ
チ、配列に限界がある。特に、主として高密度配置の出
力バンプを設ける長辺サイズを大幅に短縮することは困
難であり、多端子化に伴って短辺サイズに比べて長辺サ
イズが大きくなる。
の駆動回路チップは小型化、薄肉化の傾向にあり、また
製品の原材料低減や製造時間短縮のため、液晶パネルへ
の搭載数の削減が要求されている。そのため、特にドレ
インドライバＩＣ２の出力バンプの多端子化が要求され
ている。しかし、ドレインドライバＩＣ２のバンプと基
板配線間の接続性を確保するためのバンプ面積、ピッ
チ、配列に限界がある。特に、主として高密度配置の出
力バンプを設ける長辺サイズを大幅に短縮することは困
難であり、多端子化に伴って短辺サイズに比べて長辺サ
イズが大きくなる。
【００１６】異方性導電膜によるドレインドライバＩＣ
２の実装では、第１の基板ＳＵＢ１と異方性導電膜およ
びドレインドライバＩＣ２の間の熱膨張差で、圧着後の
ドレインドライバＩＣ２の接着面に残留応力が生じ、表
示ムラの発生を招くことがある。このことはゲートドラ
イバＩＣ１についても同様である。
２の実装では、第１の基板ＳＵＢ１と異方性導電膜およ
びドレインドライバＩＣ２の間の熱膨張差で、圧着後の
ドレインドライバＩＣ２の接着面に残留応力が生じ、表
示ムラの発生を招くことがある。このことはゲートドラ
イバＩＣ１についても同様である。
【００１７】本発明の目的は、基板と駆動回路チップの
間に介在する異方性導電膜による残留応力を低減して表
示ムラを抑制し、高表示品質を実現した表示装置を提供
することにある。本発明の上記目的と他の目的、および
本発明の新規な特徴は、後述する本発明の詳細な記述お
よび図面の記載から明らかになるであろう。
間に介在する異方性導電膜による残留応力を低減して表
示ムラを抑制し、高表示品質を実現した表示装置を提供
することにある。本発明の上記目的と他の目的、および
本発明の新規な特徴は、後述する本発明の詳細な記述お
よび図面の記載から明らかになるであろう。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の本発明の基本的な思想は、駆動回路チップの底面と表
示装置の基板との接着面を分割する構造とすることで、
当該異方性導電膜の接着面積を低減して残留応力を小さ
くした点に特徴を有する。これにより、駆動回路チップ
と基板および異方性導電膜の熱膨張係数の差から生じる
残留応力に起因する表示ムラの発生が抑制される。本発
明の代表的な構成を記述すれば次のとおりである。な
お、上記の接着面を分割した構造を「接着面分割構造」
と称する。
の本発明の基本的な思想は、駆動回路チップの底面と表
示装置の基板との接着面を分割する構造とすることで、
当該異方性導電膜の接着面積を低減して残留応力を小さ
くした点に特徴を有する。これにより、駆動回路チップ
と基板および異方性導電膜の熱膨張係数の差から生じる
残留応力に起因する表示ムラの発生が抑制される。本発
明の代表的な構成を記述すれば次のとおりである。な
お、上記の接着面を分割した構造を「接着面分割構造」
と称する。
【００１９】（１）、複数のアクティブ素子を配置した
一方の基板と、前記アクティブ素子と共に画素を構成す
る表示部材を有する他方の基板を貼り合わせた表示パネ
ルを有し、前記一方の基板の周辺部に有する前記アクテ
ィブ素子に表示データを供給する多数の引出し配線、お
よびフレキシブルプリント基板を介して外部から入力す
る表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引
出し配線に橋絡し、前記フレキシブルプリント基板を介
して入力する前記表示のための各種信号を前記表示デー
タに変換して前記引出し配線に印加するための複数の駆
動回路チップを実装した表示装置であって、前記駆動回
路チップの少なくとも前記一方の基板に実装される底部
は前記一方の基板の縁辺方向に長軸をもつ略矩形形状で
あり、前記底部には異方性導電膜を介して前記入力配線
に接続する入力バンプおよび前記引出し配線に接続する
出力バンプおよびダミーバンプとを有し、前記駆動回路
チップの底部の最表面の一部に、接着面分割構造を設け
たことを特徴とする。
一方の基板と、前記アクティブ素子と共に画素を構成す
る表示部材を有する他方の基板を貼り合わせた表示パネ
ルを有し、前記一方の基板の周辺部に有する前記アクテ
ィブ素子に表示データを供給する多数の引出し配線、お
よびフレキシブルプリント基板を介して外部から入力す
る表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引
出し配線に橋絡し、前記フレキシブルプリント基板を介
して入力する前記表示のための各種信号を前記表示デー
タに変換して前記引出し配線に印加するための複数の駆
動回路チップを実装した表示装置であって、前記駆動回
路チップの少なくとも前記一方の基板に実装される底部
は前記一方の基板の縁辺方向に長軸をもつ略矩形形状で
あり、前記底部には異方性導電膜を介して前記入力配線
に接続する入力バンプおよび前記引出し配線に接続する
出力バンプおよびダミーバンプとを有し、前記駆動回路
チップの底部の最表面の一部に、接着面分割構造を設け
たことを特徴とする。
【００２０】上記接着面分割構造により駆動回路チップ
の底面と表示パネルの基板の間に介在する異方性導電膜
の実質面積が削減されて当該基板と駆動回路チップの間
の残留応力が低減されることで、表示ムラが抑制され
る。
の底面と表示パネルの基板の間に介在する異方性導電膜
の実質面積が削減されて当該基板と駆動回路チップの間
の残留応力が低減されることで、表示ムラが抑制され
る。
【００２１】（２）、（１）において、前記接着面分割
構造が、前記異方性導電膜との界面接着性が疎である薄
膜の塗布膜であることを特徴とする。
構造が、前記異方性導電膜との界面接着性が疎である薄
膜の塗布膜であることを特徴とする。
【００２２】基板面と駆動回路チップの底面の間に塗布
された異方性導電膜が圧着工程で溶融した際、当該異方
性導電膜との界面接着性が疎である薄膜の塗布領域にお
いては、基板面と薄膜との接着性が阻害される。したが
って、基板と駆動回路チップと、硬化した異方性導電膜
の熱膨張係数の差に起因する残留応力は、界面接着性が
疎である薄膜の塗布領域を除いた領域にのみ存在し、実
質的に小面積の駆動回路チップの実装と同様の残留応力
を持つ。よって、大型チップサイズでも、上記の残留応
力の増大は回避され、表示ムラは抑制される。
された異方性導電膜が圧着工程で溶融した際、当該異方
性導電膜との界面接着性が疎である薄膜の塗布領域にお
いては、基板面と薄膜との接着性が阻害される。したが
って、基板と駆動回路チップと、硬化した異方性導電膜
の熱膨張係数の差に起因する残留応力は、界面接着性が
疎である薄膜の塗布領域を除いた領域にのみ存在し、実
質的に小面積の駆動回路チップの実装と同様の残留応力
を持つ。よって、大型チップサイズでも、上記の残留応
力の増大は回避され、表示ムラは抑制される。
【００２３】（３）、（１）において、前記接着面分割
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向に沿って設けたことを特徴とする。
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向に沿って設けたことを特徴とする。
【００２４】この構成により、駆動回路チップと基板の
接着面積が小さくなり、残留熱応力に起因する表示ムラ
の発生が抑制される。
接着面積が小さくなり、残留熱応力に起因する表示ムラ
の発生が抑制される。
【００２５】（４）、（３）において、前記駆動回路チ
ップの外形線の内側で、かつ長手方向の一辺に沿ってダ
ミーバンプを有し、前記接着面分割構造が上記ダミーバ
ンプ側に近接して設けたことを特徴とする。
ップの外形線の内側で、かつ長手方向の一辺に沿ってダ
ミーバンプを有し、前記接着面分割構造が上記ダミーバ
ンプ側に近接して設けたことを特徴とする。
【００２６】この構成としたことで、駆動回路チップと
基板の接着面積が小さくなり、残留熱応力に起因する表
示ムラの発生が抑制される。
基板の接着面積が小さくなり、残留熱応力に起因する表
示ムラの発生が抑制される。
【００２７】（５）、（１）において、前記接着面分割
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向略中央部で短手方向に沿って設けたことを特徴と
する。
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向略中央部で短手方向に沿って設けたことを特徴と
する。
【００２８】長手方向略中央部で短手方向に沿って設け
た接着面分割構造は、当該駆動回路チップの長手方向に
ある異方性導電膜を分割する。分割された接着面は長手
方向の長さが短くなるので、長手方向の残留応力は分割
された個々の接着面で小さくなる。結果として、当該駆
動回路チップと基板の接着面全域で見たときの残留応力
の総量が小さくなる。表示ムラは短手方向の残留応力よ
りも長手方向の残留応力への依存度が高いので、長手方
向の残留応力を小さくすることによって、表示ムラを低
減できる。
た接着面分割構造は、当該駆動回路チップの長手方向に
ある異方性導電膜を分割する。分割された接着面は長手
方向の長さが短くなるので、長手方向の残留応力は分割
された個々の接着面で小さくなる。結果として、当該駆
動回路チップと基板の接着面全域で見たときの残留応力
の総量が小さくなる。表示ムラは短手方向の残留応力よ
りも長手方向の残留応力への依存度が高いので、長手方
向の残留応力を小さくすることによって、表示ムラを低
減できる。
【００２９】（６）、（１）において、前記接着面分割
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向に沿った部分と当該長手方向の略中央部で短手方
向に沿った部分とに設けたことを特徴とする。
構造が、前記駆動回路チップの外形線の内側で、かつ長
手方向に沿った部分と当該長手方向の略中央部で短手方
向に沿った部分とに設けたことを特徴とする。
【００３０】長手方向略中央部で長手方向と短手方向に
沿って設けた接着面分割構造は、当該駆動回路チップの
長手方向と短手方向で異方性導電膜を分割するため、残
留応力は分割された個々の異方性導電膜の接着面積で制
限され、当該駆動回路チップの底面全域で見たときの残
留応力の総量が小さくなる。
沿って設けた接着面分割構造は、当該駆動回路チップの
長手方向と短手方向で異方性導電膜を分割するため、残
留応力は分割された個々の異方性導電膜の接着面積で制
限され、当該駆動回路チップの底面全域で見たときの残
留応力の総量が小さくなる。
【００３１】（７）、（１）乃至（６）の何れかにおい
て、前記駆動回路チップの前記接着面分割構造の端部が
近接する辺にダミーバンプを有することを特徴とする。
て、前記駆動回路チップの前記接着面分割構造の端部が
近接する辺にダミーバンプを有することを特徴とする。
【００３２】バンプと液晶パネルの引出し配線や入力配
線との接続部は駆動回路チップの短辺近傍または長辺近
傍に配置してある。異方性導電膜による端子接続は、異
方性導電膜内の導電粒子を対向する接続端子の間ではさ
み、導電粒子を変形させ、変形を異方性導電膜内の接着
剤で保持し、導電粒子の反発力により電気的な接続を得
ている。このため、各バンプ毎に、導電粒子を適正な範
囲の中で均等に変形させることが大切である。すなわ
ち、各バンプに均等に圧力をかけることが大切である。
そのため、辺の片側のみに接続部を設けた場合や、チッ
プ圧着時の圧力がバラツキやすいチップ４隅に接続部を
配置すると、導電粒子を適正かつ均等に変形させること
ができず、接続不良となる可能性がある。この問題は、
ダミーバンプを設けることで対策可能である。
線との接続部は駆動回路チップの短辺近傍または長辺近
傍に配置してある。異方性導電膜による端子接続は、異
方性導電膜内の導電粒子を対向する接続端子の間ではさ
み、導電粒子を変形させ、変形を異方性導電膜内の接着
剤で保持し、導電粒子の反発力により電気的な接続を得
ている。このため、各バンプ毎に、導電粒子を適正な範
囲の中で均等に変形させることが大切である。すなわ
ち、各バンプに均等に圧力をかけることが大切である。
そのため、辺の片側のみに接続部を設けた場合や、チッ
プ圧着時の圧力がバラツキやすいチップ４隅に接続部を
配置すると、導電粒子を適正かつ均等に変形させること
ができず、接続不良となる可能性がある。この問題は、
ダミーバンプを設けることで対策可能である。
【００３３】（８）、（１）乃至（７）の何れかにおい
て、前記駆動回路チップの少なくとも前記配線領域に相
当する底部に保護膜を有し、上記保護膜の上に前記接着
面分割構造を設けたことを特徴とする。
て、前記駆動回路チップの少なくとも前記配線領域に相
当する底部に保護膜を有し、上記保護膜の上に前記接着
面分割構造を設けたことを特徴とする。
【００３４】（９）、（１）乃至（７）の何れかにおい
て、前記駆動回路チップの底部の少なくとも前記配線領
域に保護膜を有し、この配線領域に相当する底部に対向
する表示パネルの基板面の上に前記接着面分割構造を設
けたことを特徴とする。
て、前記駆動回路チップの底部の少なくとも前記配線領
域に保護膜を有し、この配線領域に相当する底部に対向
する表示パネルの基板面の上に前記接着面分割構造を設
けたことを特徴とする。
【００３５】上記（８）と（９）のように、接着面分割
構造は駆動回路チップの底部に有する保護膜の上に設け
ても、あるいは駆動回路チップの底部の配線領域に相当
する底部に対向する表示パネルの基板面の上に設けても
同様の前記した効果を得ることができる。
構造は駆動回路チップの底部に有する保護膜の上に設け
ても、あるいは駆動回路チップの底部の配線領域に相当
する底部に対向する表示パネルの基板面の上に設けても
同様の前記した効果を得ることができる。
【００３６】（１０）、（１）乃至（９）の何れかにお
いて、前記一方の基板と他方の基板の間に液晶層を有す
ることを特徴とする。
いて、前記一方の基板と他方の基板の間に液晶層を有す
ることを特徴とする。
【００３７】（１０）の構成は、表示パネルとして液晶
パネルを有する表示装置であるが、他の表示装置、例え
ば有機ＥＬパネルを用いたものでも同様である。
パネルを有する表示装置であるが、他の表示装置、例え
ば有機ＥＬパネルを用いたものでも同様である。
【００３８】なお、本発明は、上記の構成の各構成およ
び後述する実施例の構成に限定されるものではなく、本
発明の技術思想を逸脱することなく種々の変更が可能で
あることは言うまでもない。
び後述する実施例の構成に限定されるものではなく、本
発明の技術思想を逸脱することなく種々の変更が可能で
あることは言うまでもない。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例の図面を参照して詳細に説明する。以下の実
施例でも、液晶パネルを備えた表示装置を想定して説明
するが、他の形式のパネルを有する表示装置についても
同様である。また、以下で説明する駆動回路チップは映
像信号線（ドレイン線）駆動用のチップ（ドレインドラ
イバ）を例として説明するが、動作信号線（ゲート線）
駆動用のチップ（ゲートドライバ）についても同様であ
る。
て、実施例の図面を参照して詳細に説明する。以下の実
施例でも、液晶パネルを備えた表示装置を想定して説明
するが、他の形式のパネルを有する表示装置についても
同様である。また、以下で説明する駆動回路チップは映
像信号線（ドレイン線）駆動用のチップ（ドレインドラ
イバ）を例として説明するが、動作信号線（ゲート線）
駆動用のチップ（ゲートドライバ）についても同様であ
る。
【００４０】図１は本発明による表示装置の一実施例の
構成を模式的に説明する駆動回路チップの底部構成を模
式的に説明する平面図である。前記したように、図示し
た駆動回路チップすなわちドレインドライバは液晶パネ
ルで言えばドレイン線（映像信号線）の駆動回路チップ
である。このドレインドライバの底部には入力バンプＩ
−ＢＵＭＰ、出力バンプＯ−ＢＵＭＰ、入出力バンプＩ
／Ｏ−ＢＵＭＰおよびダミーバンプＤ−ＢＵＭＰが形成
されている。
構成を模式的に説明する駆動回路チップの底部構成を模
式的に説明する平面図である。前記したように、図示し
た駆動回路チップすなわちドレインドライバは液晶パネ
ルで言えばドレイン線（映像信号線）の駆動回路チップ
である。このドレインドライバの底部には入力バンプＩ
−ＢＵＭＰ、出力バンプＯ−ＢＵＭＰ、入出力バンプＩ
／Ｏ−ＢＵＭＰおよびダミーバンプＤ−ＢＵＭＰが形成
されている。
【００４１】このドレインドライバは液晶パネルの長辺
に沿う方向（Ｘ方向）に配置される一方の長辺側（表示
領域ＡＲ側）にはダミーバンプＤ−ＢＵＭＰを有する。
また、他方の長辺側の中央領域には出力バンプＯ−ＢＵ
ＭＰを有し、この出力バンプＯ−ＢＵＭＰの両側部分の
ターゲットＴＧの外側に入力バンプＩ−ＢＵＭＰを有す
る。チップの四隅には、圧着力を均一化するためにダミ
ーバンプＤ−ＢＵＭＰを備えている。
に沿う方向（Ｘ方向）に配置される一方の長辺側（表示
領域ＡＲ側）にはダミーバンプＤ−ＢＵＭＰを有する。
また、他方の長辺側の中央領域には出力バンプＯ−ＢＵ
ＭＰを有し、この出力バンプＯ−ＢＵＭＰの両側部分の
ターゲットＴＧの外側に入力バンプＩ−ＢＵＭＰを有す
る。チップの四隅には、圧着力を均一化するためにダミ
ーバンプＤ−ＢＵＭＰを備えている。
【００４２】そして、短辺側（Ｙ方向辺）の前記表示領
域ＡＲから遠い部分には入出力バンプＩ／Ｏ−ＢＵＭＰ
を有し、表示領域ＡＲに近い側にダミーバンプＤ−ＢＵ
ＭＰを有している。この駆動回路チップの底部の回路部
分（当該チップの内部配線領域）には保護膜Ｐが形成さ
れている。本実施例では、上記表示領域ＡＲに近い側の
ダミーバンプＤ−ＢＵＭＰに近接して、かつこのダミー
バンプＤ−ＢＵＭＰに沿った部分に接着面分割構造ＥＭ
を帯状に有している。
域ＡＲから遠い部分には入出力バンプＩ／Ｏ−ＢＵＭＰ
を有し、表示領域ＡＲに近い側にダミーバンプＤ−ＢＵ
ＭＰを有している。この駆動回路チップの底部の回路部
分（当該チップの内部配線領域）には保護膜Ｐが形成さ
れている。本実施例では、上記表示領域ＡＲに近い側の
ダミーバンプＤ−ＢＵＭＰに近接して、かつこのダミー
バンプＤ−ＢＵＭＰに沿った部分に接着面分割構造ＥＭ
を帯状に有している。
【００４３】上記接着面分割構造ＥＭは、異方性導電膜
と界面接着性が悪いテフロン（登録商標、以下同じ）膜
の塗布または貼付で構成されている。なお、テフロン膜
に代えてシリコーンオイル等の剥離剤を塗布または貼付
してもよい。さらに、上記異方性導電膜と界面接着性が
悪い材料や剥離剤の他、駆動回路チップの圧着時に破壊
する材料を塗布または貼付してもよい。これらの接着面
分割構造ＥＭは当該チップのバンプよりも低く塗布また
は貼付する。
と界面接着性が悪いテフロン（登録商標、以下同じ）膜
の塗布または貼付で構成されている。なお、テフロン膜
に代えてシリコーンオイル等の剥離剤を塗布または貼付
してもよい。さらに、上記異方性導電膜と界面接着性が
悪い材料や剥離剤の他、駆動回路チップの圧着時に破壊
する材料を塗布または貼付してもよい。これらの接着面
分割構造ＥＭは当該チップのバンプよりも低く塗布また
は貼付する。
【００４４】したがって、基板面上の配線とドレインド
ライバのバンプとを実質的に接続する異方性導電膜は、
実質的に図１の太い破線で示したサイズの駆動回路チッ
プと同等の面積となる。なお、図１では接着面分割構造
ＥＭが一つの帯状としてあるが、平行する複数の帯状、
あるいは断続する１または複数の帯状、あるいはドット
状配列に形成してもよい。
ライバのバンプとを実質的に接続する異方性導電膜は、
実質的に図１の太い破線で示したサイズの駆動回路チッ
プと同等の面積となる。なお、図１では接着面分割構造
ＥＭが一つの帯状としてあるが、平行する複数の帯状、
あるいは断続する１または複数の帯状、あるいはドット
状配列に形成してもよい。
【００４５】表示パネルの基板に対するドレインドライ
バの接着面は表示領域ＡＲから遠いほど表示ムラの軽減
に効果があるため、本実施例では、表示領域ＡＲ側長辺
のバンプは全てダミーバンプＤ−ＢＵＭＰとし、表示領
域ＡＲと反対側長辺と短辺とに入力バンプＩ−ＢＵＭ
Ｐ、出力バンプＯ−ＢＵＭＰおよび入出力バンプＩ／Ｏ
−ＢＵＭＰを配置している。しかし、図１１で説明した
ものと同様のバンプ配置に本実施例の接着面分割構造Ｅ
Ｍを設けることもできる。
バの接着面は表示領域ＡＲから遠いほど表示ムラの軽減
に効果があるため、本実施例では、表示領域ＡＲ側長辺
のバンプは全てダミーバンプＤ−ＢＵＭＰとし、表示領
域ＡＲと反対側長辺と短辺とに入力バンプＩ−ＢＵＭ
Ｐ、出力バンプＯ−ＢＵＭＰおよび入出力バンプＩ／Ｏ
−ＢＵＭＰを配置している。しかし、図１１で説明した
ものと同様のバンプ配置に本実施例の接着面分割構造Ｅ
Ｍを設けることもできる。
【００４６】図２は本発明の一実施例における駆動回路
チップのバンプを表示パネルの基板面に有する配線に接
続した状態をフレキシブルプリント基板ＦＰＣの配線と
の接続状態と共に示す模式図である。参照符号ＤＴＭは
表示パネルの表示領域ＡＲから引き出されたドレイン線
接続配線であり、このドレイン線接続配線ＤＴＭは駆動
回路チップの当該表示領域ＡＲ側に近い長辺から底面を
とおり、表示領域ＡＲ側から遠い側の長辺に有する出力
バンプに接続している。
チップのバンプを表示パネルの基板面に有する配線に接
続した状態をフレキシブルプリント基板ＦＰＣの配線と
の接続状態と共に示す模式図である。参照符号ＤＴＭは
表示パネルの表示領域ＡＲから引き出されたドレイン線
接続配線であり、このドレイン線接続配線ＤＴＭは駆動
回路チップの当該表示領域ＡＲ側に近い長辺から底面を
とおり、表示領域ＡＲ側から遠い側の長辺に有する出力
バンプに接続している。
【００４７】この出力バンプの両側にある電源入力用の
入力バンプには、フレキシブルプリント基板ＦＰＣ２の
電源配線端子が接続している。ドレインドライバ駆動信
号及び階調電圧の入力は表示パネルの基板面に配線され
た配線ＬＬからドレインドライバの短辺の一方の入出力
バンプに入力し、短辺の反対側に有する入出力バンプか
ら次段の駆動回路チップに至る配線に出力する。
入力バンプには、フレキシブルプリント基板ＦＰＣ２の
電源配線端子が接続している。ドレインドライバ駆動信
号及び階調電圧の入力は表示パネルの基板面に配線され
た配線ＬＬからドレインドライバの短辺の一方の入出力
バンプに入力し、短辺の反対側に有する入出力バンプか
ら次段の駆動回路チップに至る配線に出力する。
【００４８】本実施例により、ドレインドライバである
駆動回路チップの底面と表示パネルの基板の間に介在す
る異方性導電膜の実質面積が削減されて当該基板と駆動
回路チップの間の残留応力が低減されることで、表示ム
ラが抑制される。
駆動回路チップの底面と表示パネルの基板の間に介在す
る異方性導電膜の実質面積が削減されて当該基板と駆動
回路チップの間の残留応力が低減されることで、表示ム
ラが抑制される。
【００４９】図３は本発明による表示装置の他の実施例
の構成を模式的に説明する駆動回路チップの底部構成の
平面図である。本実施例の駆動回路チップも液晶パネル
のドレイン線（映像信号線）を駆動するドレインドライ
バであるが、ゲートドライバについても同様である。ド
レインドライバの底部には入力バンプＩ−ＢＵＭＰ、出
力バンプＯ−ＢＵＭＰ、およびダミーバンプＤ−ＢＵＭ
Ｐが形成されている。
の構成を模式的に説明する駆動回路チップの底部構成の
平面図である。本実施例の駆動回路チップも液晶パネル
のドレイン線（映像信号線）を駆動するドレインドライ
バであるが、ゲートドライバについても同様である。ド
レインドライバの底部には入力バンプＩ−ＢＵＭＰ、出
力バンプＯ−ＢＵＭＰ、およびダミーバンプＤ−ＢＵＭ
Ｐが形成されている。
【００５０】このドレインドライバは液晶パネルの長辺
に沿う方向（Ｘ方向）に配置される一方の長辺側（表示
領域ＡＲ側）には出力バンプＯ−ＢＡＭＰが設けられ、
この出力バンプＯ−ＢＡＭＰの中央部分にはダミーバン
プＤ−ＢＡＭＰを有する。また、他方の長辺側の中央領
域にもダミーバンプＤ−ＢＡＭＰを有し、その両側に入
力バンプＩ−ＢＵＭＰを有している。さらに、入力バン
プＩ−ＢＵＭＰの最外側にもダミーバンプＤ−ＢＡＭＰ
を有している。そして、入力バンプＩ−ＢＵＭＰの配列
の両側部分にターゲットＴＧを有している。
に沿う方向（Ｘ方向）に配置される一方の長辺側（表示
領域ＡＲ側）には出力バンプＯ−ＢＡＭＰが設けられ、
この出力バンプＯ−ＢＡＭＰの中央部分にはダミーバン
プＤ−ＢＡＭＰを有する。また、他方の長辺側の中央領
域にもダミーバンプＤ−ＢＡＭＰを有し、その両側に入
力バンプＩ−ＢＵＭＰを有している。さらに、入力バン
プＩ−ＢＵＭＰの最外側にもダミーバンプＤ−ＢＡＭＰ
を有している。そして、入力バンプＩ−ＢＵＭＰの配列
の両側部分にターゲットＴＧを有している。
【００５１】このドレインドライバの底部の回路部分
（当該チップの内部配線領域）には保護膜Ｐが形成され
ている。本実施例では、長辺側における上記表示領域Ａ
Ｒに近い側のダミーバンプＤ−ＢＵＭＰと表示領域ＡＲ
から遠い側のダミーバンプＤ−ＢＵＭＰを橋絡するよう
に短辺方向に沿った部分に接着面分割構造ＥＭを帯状に
有している。
（当該チップの内部配線領域）には保護膜Ｐが形成され
ている。本実施例では、長辺側における上記表示領域Ａ
Ｒに近い側のダミーバンプＤ−ＢＵＭＰと表示領域ＡＲ
から遠い側のダミーバンプＤ−ＢＵＭＰを橋絡するよう
に短辺方向に沿った部分に接着面分割構造ＥＭを帯状に
有している。
【００５２】上記接着面分割構造ＥＭも、前記実施例と
同様の異方性導電膜と界面接着性が悪いテフロン膜ある
いは剥離剤等の塗布または貼付、またはドレインドライ
バの圧着時に破壊する材料の塗布または貼付で構成され
る。これらの接着面分割構造ＥＭは当該チップのバンプ
よりも低く塗布または貼付する。
同様の異方性導電膜と界面接着性が悪いテフロン膜ある
いは剥離剤等の塗布または貼付、またはドレインドライ
バの圧着時に破壊する材料の塗布または貼付で構成され
る。これらの接着面分割構造ＥＭは当該チップのバンプ
よりも低く塗布または貼付する。
【００５３】本実施例では、表示パネルの基板面上の配
線とドレインドライバのバンプとを実質的に接続する異
方性導電膜は、実質的に図３の太い破線で示したサイズ
のドレインドライバと同等の面積を有する長辺方向に配
置された２つの大きさとなる。なお、図３では接着面分
割構造ＥＭが一つの帯状としてあるが、平行する複数の
帯状、あるいは断続する１または複数の帯状、あるいは
ドット状配列に形成してもよい。
線とドレインドライバのバンプとを実質的に接続する異
方性導電膜は、実質的に図３の太い破線で示したサイズ
のドレインドライバと同等の面積を有する長辺方向に配
置された２つの大きさとなる。なお、図３では接着面分
割構造ＥＭが一つの帯状としてあるが、平行する複数の
帯状、あるいは断続する１または複数の帯状、あるいは
ドット状配列に形成してもよい。
【００５４】本実施例は、ドレインドライバ駆動信号及
び階調電圧とをフレキシブルプリント基板から入力する
方式に好適である。本実施例の構成により、駆動回路チ
ップの底面と表示パネルの基板の間に介在する異方性導
電膜の接着面が２つに分割されているため、基板とドレ
インドライバの間の残留応力が低減される。特に、接着
面の長辺方向の長さが短くなっているので、残留応力の
抑制効果が大きい。
び階調電圧とをフレキシブルプリント基板から入力する
方式に好適である。本実施例の構成により、駆動回路チ
ップの底面と表示パネルの基板の間に介在する異方性導
電膜の接着面が２つに分割されているため、基板とドレ
インドライバの間の残留応力が低減される。特に、接着
面の長辺方向の長さが短くなっているので、残留応力の
抑制効果が大きい。
【００５５】図４は本発明による表示装置のさらに他の
実施例の構成を模式的に説明する駆動回路チップの底部
構成を模式的に説明する平面図である。図示した駆動回
路チップも液晶パネルで言えばドレイン線（映像信号
線）に駆動信号を与えるドレインドライバである。この
ドレインドライバの底部には入力バンプＩ−ＢＵＭＰ、
出力バンプＯ−ＢＵＭＰ、入出力バンプＩ／Ｏ−ＢＵＭ
ＰおよびダミーバンプＤ−ＢＵＭＰが形成されている。
実施例の構成を模式的に説明する駆動回路チップの底部
構成を模式的に説明する平面図である。図示した駆動回
路チップも液晶パネルで言えばドレイン線（映像信号
線）に駆動信号を与えるドレインドライバである。この
ドレインドライバの底部には入力バンプＩ−ＢＵＭＰ、
出力バンプＯ−ＢＵＭＰ、入出力バンプＩ／Ｏ−ＢＵＭ
ＰおよびダミーバンプＤ−ＢＵＭＰが形成されている。
【００５６】このドレインドライバは、液晶パネルの長
辺に沿う方向（Ｘ方向）に配置される一方の長辺側（表
示領域ＡＲ側）にはダミーバンプＤ−ＢＵＭＰを有す
る。また、他方の長辺側の中央領域には出力バンプＯ−
ＢＵＭＰを有し、この出力バンプＯ−ＢＵＭＰの両側部
分のターゲットＴＧの外側に入力バンプＩ−ＢＵＭＰを
有する。チップの四隅には、圧着力を均一化するために
ダミーバンプを備えている。
辺に沿う方向（Ｘ方向）に配置される一方の長辺側（表
示領域ＡＲ側）にはダミーバンプＤ−ＢＵＭＰを有す
る。また、他方の長辺側の中央領域には出力バンプＯ−
ＢＵＭＰを有し、この出力バンプＯ−ＢＵＭＰの両側部
分のターゲットＴＧの外側に入力バンプＩ−ＢＵＭＰを
有する。チップの四隅には、圧着力を均一化するために
ダミーバンプを備えている。
【００５７】そして、短辺側（Ｙ方向辺）の前記表示領
域ＡＲから遠い部分には入出力バンプＩ／Ｏ−ＢＵＭＰ
を有し、表示領域ＡＲに近い側にダミーバンプＤ−ＢＵ
ＭＰを有している。この駆動回路チップの底部の回路部
分（当該チップの内部配線領域）には保護膜Ｐが形成さ
れている。本実施例では、上記表示領域ＡＲに近い側の
ダミーバンプＤ−ＢＵＭＰに近接して当該長辺に沿った
位置と表示領域から遠い側の長辺の中央部分にあるダミ
ーバンプＤ−ＢＵＭＰと上記表示領域ＡＲに近い側のダ
ミーバンプＤ−ＢＵＭＰを橋絡するように短辺方向に沿
った部分に接着面分割構造ＥＭを各帯状に有している。
図４では、接着面分割構造ＥＭがＴ字形に形成されてい
る。
域ＡＲから遠い部分には入出力バンプＩ／Ｏ−ＢＵＭＰ
を有し、表示領域ＡＲに近い側にダミーバンプＤ−ＢＵ
ＭＰを有している。この駆動回路チップの底部の回路部
分（当該チップの内部配線領域）には保護膜Ｐが形成さ
れている。本実施例では、上記表示領域ＡＲに近い側の
ダミーバンプＤ−ＢＵＭＰに近接して当該長辺に沿った
位置と表示領域から遠い側の長辺の中央部分にあるダミ
ーバンプＤ−ＢＵＭＰと上記表示領域ＡＲに近い側のダ
ミーバンプＤ−ＢＵＭＰを橋絡するように短辺方向に沿
った部分に接着面分割構造ＥＭを各帯状に有している。
図４では、接着面分割構造ＥＭがＴ字形に形成されてい
る。
【００５８】上記接着面分割構造ＥＭは、前記実施例と
同様の異方性導電膜と界面接着性が悪いテフロン膜、剥
離剤が塗布または貼付される。また、ドレインドライバ
の圧着時に破壊する材料を塗布または貼付してもよい。
これらの接着面分割構造ＥＭは当該チップのバンプより
も低く塗布または貼付する。
同様の異方性導電膜と界面接着性が悪いテフロン膜、剥
離剤が塗布または貼付される。また、ドレインドライバ
の圧着時に破壊する材料を塗布または貼付してもよい。
これらの接着面分割構造ＥＭは当該チップのバンプより
も低く塗布または貼付する。
【００５９】本実施例の接着面分割構造ＥＭは、図１お
よび図３で説明した本発明の前記各実施例を組み合わせ
たものに相当する。したがって、基板面上の配線とドレ
インドライバのバンプとを実質的に接続する異方性導電
膜は、実質的に図１の太い破線で示したサイズのドレイ
ンドライバと同等の面積を有する長辺方向に配置された
２つの大きさとなる。なお、図４では接着面分割構造Ｅ
Ｍのそれぞれが一つの帯状としてあるが、それぞれが平
行する複数の帯状、あるいは断続する１または複数の帯
状、あるいはドット状配列に形成してもよい。
よび図３で説明した本発明の前記各実施例を組み合わせ
たものに相当する。したがって、基板面上の配線とドレ
インドライバのバンプとを実質的に接続する異方性導電
膜は、実質的に図１の太い破線で示したサイズのドレイ
ンドライバと同等の面積を有する長辺方向に配置された
２つの大きさとなる。なお、図４では接着面分割構造Ｅ
Ｍのそれぞれが一つの帯状としてあるが、それぞれが平
行する複数の帯状、あるいは断続する１または複数の帯
状、あるいはドット状配列に形成してもよい。
【００６０】表示パネルの基板に対するドレインドライ
バの接着面は表示領域ＡＲから遠いほど表示ムラの軽減
に効果があるため、本実施例では、表示領域ＡＲ側長辺
のバンプは全てダミーバンプＤ−ＢＵＭＰとし、表示領
域ＡＲと反対側長辺と短辺とに入力バンプＩ−ＢＵＭ
Ｐ、出力バンプＯ−ＢＵＭＰおよび入出力バンプＩ／Ｏ
−ＢＵＭＰを配置している。しかし、図１や図３あるい
は図１１で説明したものと同様のバンプ配置に本実施例
の接着面分割構造ＥＭを設けることもできる。
バの接着面は表示領域ＡＲから遠いほど表示ムラの軽減
に効果があるため、本実施例では、表示領域ＡＲ側長辺
のバンプは全てダミーバンプＤ−ＢＵＭＰとし、表示領
域ＡＲと反対側長辺と短辺とに入力バンプＩ−ＢＵＭ
Ｐ、出力バンプＯ−ＢＵＭＰおよび入出力バンプＩ／Ｏ
−ＢＵＭＰを配置している。しかし、図１や図３あるい
は図１１で説明したものと同様のバンプ配置に本実施例
の接着面分割構造ＥＭを設けることもできる。
【００６１】本実施例は、図１と同様にドレイン駆動信
号および階調電圧を表示パネルの基板上の配線で隣接す
るドレインドライバに転送する方式、所謂ドライバ間デ
ータ転送方式に好適である。本実施例の構成により、ド
レインドライバの底面と表示パネルの基板の間に介在す
る異方性導電膜の接着面が長辺方向中央部で２つに分割
されているため、基板とドレインドライバの間の残留応
力が低減される。
号および階調電圧を表示パネルの基板上の配線で隣接す
るドレインドライバに転送する方式、所謂ドライバ間デ
ータ転送方式に好適である。本実施例の構成により、ド
レインドライバの底面と表示パネルの基板の間に介在す
る異方性導電膜の接着面が長辺方向中央部で２つに分割
されているため、基板とドレインドライバの間の残留応
力が低減される。
【００６２】本発明の各実施例における接着面分割構造
は駆動回路チップの底部に有する保護膜の上に設けて
も、あるいは駆動回路チップの底部の配線領域に相当す
る底部に対向する表示パネルの基板面の上に設けても同
様の前記した効果を得ることができる。なお、表示パネ
ルの基板面の上に設ける場合は、駆動回路チップの搭載
前の異方性導電膜の仮圧着可能が要件である。また、駆
動回路チップの四隅に設けたダミーバンプ、あるいは接
着面分割構造に隣接する位置に設けたダミーバンプは、
接続信頼性が確保できれば不要である。
は駆動回路チップの底部に有する保護膜の上に設けて
も、あるいは駆動回路チップの底部の配線領域に相当す
る底部に対向する表示パネルの基板面の上に設けても同
様の前記した効果を得ることができる。なお、表示パネ
ルの基板面の上に設ける場合は、駆動回路チップの搭載
前の異方性導電膜の仮圧着可能が要件である。また、駆
動回路チップの四隅に設けたダミーバンプ、あるいは接
着面分割構造に隣接する位置に設けたダミーバンプは、
接続信頼性が確保できれば不要である。
【００６３】次に、以上説明した本発明の各実施例の構
成としたことによる効果を数式で説明する。ドレインド
ライバの長手方向サイズをＸ、短手方向サイズをＹ、厚
み（ＨＸ−Ｙ平面に垂直な方向のサイズ）をＺとしたと
き、当該ドレインドライバの実装後の残留応力Ｆは次の
関係式で表される。
成としたことによる効果を数式で説明する。ドレインド
ライバの長手方向サイズをＸ、短手方向サイズをＹ、厚
み（ＨＸ−Ｙ平面に垂直な方向のサイズ）をＺとしたと
き、当該ドレインドライバの実装後の残留応力Ｆは次の
関係式で表される。
【００６４】
Ｆ＝Ｘ・Ｙ・Ｚ・（弾性率）・Δα・ΔＴ
ここで、Δαはドレインドライバと硬化後の異方性導電
膜の熱膨張率差ΔＴは圧着温度と常温の温度差である。
膜の熱膨張率差ΔＴは圧着温度と常温の温度差である。
【００６５】この関係式から、本発明の各実施例で説明
した接着面分割構造により、ＸおよびＹ、またはＸとＹ
の双方を小さくできるので、表示ムラを改善することが
できる。特に、この接着面分割構造を表示領域に近い側
に設けることで、接着面が表示領域から遠ざかることも
表示ムラをより改善することに寄与する。
した接着面分割構造により、ＸおよびＹ、またはＸとＹ
の双方を小さくできるので、表示ムラを改善することが
できる。特に、この接着面分割構造を表示領域に近い側
に設けることで、接着面が表示領域から遠ざかることも
表示ムラをより改善することに寄与する。
【００６６】本発明は、上記したＦＣＡ実装方式で駆動
回路チップやその他の半導体チップを実装するもの一般
に適用できる。また、表示パネルの基板として一般的に
用いられるガラス基板への実装に限るものではなく、フ
レキシブルプリント基板への実装、プリント回路ボード
への実装（ＣＯＢ）等、各種基板にベアチップを実装し
た回路装置、ＱＦＰ（四辺フラットパッケージ）、ＣＳ
Ｐ（チップサイズパッケージ）などの各種パッケージに
も同様に適用できる。
回路チップやその他の半導体チップを実装するもの一般
に適用できる。また、表示パネルの基板として一般的に
用いられるガラス基板への実装に限るものではなく、フ
レキシブルプリント基板への実装、プリント回路ボード
への実装（ＣＯＢ）等、各種基板にベアチップを実装し
た回路装置、ＱＦＰ（四辺フラットパッケージ）、ＣＳ
Ｐ（チップサイズパッケージ）などの各種パッケージに
も同様に適用できる。
【００６７】次に、本発明の具体的な構成例について、
上記実施例で説明した特徴以外の構成部分について液晶
パネルを例として説明する。図５は液晶パネルの第１の
基板上に駆動回路チップを搭載した様子を示す平面図、
また図６は図５のＡ−Ａ線で切断した断面図である。図
５、図６においてＰＮＬは液晶パネル、ＳＵＢ１は第１
の基板、ＳＵＢ２は第２の基板、ＳＬは第１の基板と第
２の基板を貼り合わせるシールパターン、ＡＲは表示領
域、ＣＯＭは導電ビーズや銀ペースト等を介して上側基
板ＳＵＢ２側の共通電極パターンに電気的に接続させる
第１の基板ＳＵＢ１上の電極、ＤＴＭ，ＧＴＭは駆動回
路チップＩＣ２からの出力信号を表示領域ＡＲ内の配線
に供給する引出し配線、ＡＣＦ１，ＡＣＦ２は異方性導
電膜、Ｔｄは駆動回路チップＩＣ２へ入力信号を供給す
る入力配線、ＡＬＣはフレキシブルプリント基板の位置
合わせマークである。
上記実施例で説明した特徴以外の構成部分について液晶
パネルを例として説明する。図５は液晶パネルの第１の
基板上に駆動回路チップを搭載した様子を示す平面図、
また図６は図５のＡ−Ａ線で切断した断面図である。図
５、図６においてＰＮＬは液晶パネル、ＳＵＢ１は第１
の基板、ＳＵＢ２は第２の基板、ＳＬは第１の基板と第
２の基板を貼り合わせるシールパターン、ＡＲは表示領
域、ＣＯＭは導電ビーズや銀ペースト等を介して上側基
板ＳＵＢ２側の共通電極パターンに電気的に接続させる
第１の基板ＳＵＢ１上の電極、ＤＴＭ，ＧＴＭは駆動回
路チップＩＣ２からの出力信号を表示領域ＡＲ内の配線
に供給する引出し配線、ＡＣＦ１，ＡＣＦ２は異方性導
電膜、Ｔｄは駆動回路チップＩＣ２へ入力信号を供給す
る入力配線、ＡＬＣはフレキシブルプリント基板の位置
合わせマークである。
【００６８】また、ＰＳＶ１，ＰＳＶ２は保護被覆膜、
ＳＩＬシリコーン樹脂層、ＬＣは液晶、ＢＭはブラック
マトリクス、ＰＯＬ１，ＰＯＬ２は偏光板、ＥＰＸはエ
ポキシ樹脂、Ｏ−ＢＵＭＰは駆動回路チップの出力バン
プ（金バンプ）、ｄ１，ｄ２は電極（ＩＴＯ）、ＦＰＣ
２はフレキシブル基板、ＢＦＩはベースフィルム、ＴＭ
は出力端子である。駆動回路チップＩＣ２の底部には保
護膜Ｐを有し、入力バンプＩ−ＢＵＭＰおよび出力バン
プＯ−ＢＵＮＰはＩＴＯからなる電極ｄ１、ｄ２にそれ
ぞれ電気的に接続されている。
ＳＩＬシリコーン樹脂層、ＬＣは液晶、ＢＭはブラック
マトリクス、ＰＯＬ１，ＰＯＬ２は偏光板、ＥＰＸはエ
ポキシ樹脂、Ｏ−ＢＵＭＰは駆動回路チップの出力バン
プ（金バンプ）、ｄ１，ｄ２は電極（ＩＴＯ）、ＦＰＣ
２はフレキシブル基板、ＢＦＩはベースフィルム、ＴＭ
は出力端子である。駆動回路チップＩＣ２の底部には保
護膜Ｐを有し、入力バンプＩ−ＢＵＭＰおよび出力バン
プＯ−ＢＵＮＰはＩＴＯからなる電極ｄ１、ｄ２にそれ
ぞれ電気的に接続されている。
【００６９】なお、図５では第２の基板ＳＵＢ２は一点
鎖線で示してあるが、図６に示したように、第２の基板
ＳＵＢ２は第１の基板ＳＵＢ１の上方に重なって位置
し、シールパターンＳＬにより、表示領域ＡＲを含んで
液晶ＬＣを封入している。異方性導電膜ＡＣＦは、一列
に並んだ複数個の駆動回路チップＩＣ２部分に共通して
細長い形状となったもの（ＡＣＦ２）と上記複数個の駆
動回路チップＩＣ２への入力配線のパターン部分に共通
して細長い形状となったもの（ＡＣＦ１）を別々に貼り
付けている。
鎖線で示してあるが、図６に示したように、第２の基板
ＳＵＢ２は第１の基板ＳＵＢ１の上方に重なって位置
し、シールパターンＳＬにより、表示領域ＡＲを含んで
液晶ＬＣを封入している。異方性導電膜ＡＣＦは、一列
に並んだ複数個の駆動回路チップＩＣ２部分に共通して
細長い形状となったもの（ＡＣＦ２）と上記複数個の駆
動回路チップＩＣ２への入力配線のパターン部分に共通
して細長い形状となったもの（ＡＣＦ１）を別々に貼り
付けている。
【００７０】パッシベーション膜（保護被覆膜）ＰＳＶ
１，ＰＳＶは、図６にも示したように、電食防止のため
にできる限り配線部を被覆し、露出部分は異方性導電膜
ＡＣＦ１にて覆うようにする。さらに、駆動回路チップ
ＩＣ２の側面周辺は、シリコーン樹脂ＳＩＬが充填さ
れ、保護が多重化されている。
１，ＰＳＶは、図６にも示したように、電食防止のため
にできる限り配線部を被覆し、露出部分は異方性導電膜
ＡＣＦ１にて覆うようにする。さらに、駆動回路チップ
ＩＣ２の側面周辺は、シリコーン樹脂ＳＩＬが充填さ
れ、保護が多重化されている。
【００７１】図７は本発明による液晶パネルにおける駆
動回路チップの実装状態を説明する要部斜視図である。
第１の基板ＳＵＢ１に駆動回路チップＩＣ１、ＩＣ２を
ＣＯＧ方式で実装し、この駆動回路チップＩＣ１、ＩＣ
２に接続する外部回路と搭載するフレキシブル基板ＦＰ
Ｃ１，ＦＰＣ２は上記第１の基板ＳＵＢ１の端縁から同
図の太矢印で示したように当該基板ＳＵＢ１の裏面に折
り込まれる。これにより、液晶パネルの額縁を大幅に狭
くすることができる。なお、同図のＡ−Ａ線は前記図５
のＡ−Ａ線に相当する。図５、図６と同一符号は同一機
能部分に対応する。
動回路チップの実装状態を説明する要部斜視図である。
第１の基板ＳＵＢ１に駆動回路チップＩＣ１、ＩＣ２を
ＣＯＧ方式で実装し、この駆動回路チップＩＣ１、ＩＣ
２に接続する外部回路と搭載するフレキシブル基板ＦＰ
Ｃ１，ＦＰＣ２は上記第１の基板ＳＵＢ１の端縁から同
図の太矢印で示したように当該基板ＳＵＢ１の裏面に折
り込まれる。これにより、液晶パネルの額縁を大幅に狭
くすることができる。なお、同図のＡ−Ａ線は前記図５
のＡ−Ａ線に相当する。図５、図６と同一符号は同一機
能部分に対応する。
【００７２】図８は液晶表示装置の等価回路例を示すブ
ロック図である。この液晶パネルの表示領域ＡＲの下側
にドレインドライバＩＣ２である複数の駆動回路チップ
からなる映像信号線駆動回路ＤＤＲが配置され、側面側
にゲートドライバＩＣ１である複数の駆動回路チップか
らなる走査信号線駆動回路ＧＤＲ、およびコントローラ
部と電源部ＷＯ搭載したインターフェース基板Ｉ／Ｆを
有している。
ロック図である。この液晶パネルの表示領域ＡＲの下側
にドレインドライバＩＣ２である複数の駆動回路チップ
からなる映像信号線駆動回路ＤＤＲが配置され、側面側
にゲートドライバＩＣ１である複数の駆動回路チップか
らなる走査信号線駆動回路ＧＤＲ、およびコントローラ
部と電源部ＷＯ搭載したインターフェース基板Ｉ／Ｆを
有している。
【００７３】上記したように、コントローラ部と電源部
は多層プリント基板からなるインターフェース基板Ｉ／
Ｆに搭載され、液晶パネルの額縁領域を縮小するために
走査信号線駆動回路ＧＤＲの裏面に配置されている。ア
クティブ素子である薄膜トランジスタＴＦＴは隣接する
２本のゲート信号線ＧＬの交差領域内に配置され、その
ドレイン電極とゲート電極は、それぞれドレイン線Ｄ
Ｌ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線
引出し配線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎ
ｄ，Ｇｅｎｄ＋１）、ＤＴＭ（ＤｉＲ，ＤｉＧ，Ｄｉ
Ｂ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・）
はドレイン線引出し配線、Ｃａｄｄは保持容量を示す。
なお、ソース、ドレインは、本来その間のバイアス極性
によって決まるもので、この液晶表示装置の回路では、
その極性が動作中反転するので、ソース電極とドレイン
電極は動作中入れ替わると理解されたい。
は多層プリント基板からなるインターフェース基板Ｉ／
Ｆに搭載され、液晶パネルの額縁領域を縮小するために
走査信号線駆動回路ＧＤＲの裏面に配置されている。ア
クティブ素子である薄膜トランジスタＴＦＴは隣接する
２本のゲート信号線ＧＬの交差領域内に配置され、その
ドレイン電極とゲート電極は、それぞれドレイン線Ｄ
Ｌ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線
引出し配線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎ
ｄ，Ｇｅｎｄ＋１）、ＤＴＭ（ＤｉＲ，ＤｉＧ，Ｄｉ
Ｂ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・）
はドレイン線引出し配線、Ｃａｄｄは保持容量を示す。
なお、ソース、ドレインは、本来その間のバイアス極性
によって決まるもので、この液晶表示装置の回路では、
その極性が動作中反転するので、ソース電極とドレイン
電極は動作中入れ替わると理解されたい。
【００７４】図９はアクティブマトリクス型の液晶表示
装置における駆動回路の構成例を説明するブロック図で
ある。液晶表示装置は本体コンピュータ（図８のＨＯＳ
Ｔ）からの表示信号とクロック信号を含む制御信号を受
けて液晶パネルＰＮＬに画素データ、各種クロック信
号、各種の駆動電圧を印加するインターフェース回路を
搭載したインターフェース基板Ｉ／Ｆを備えている。
装置における駆動回路の構成例を説明するブロック図で
ある。液晶表示装置は本体コンピュータ（図８のＨＯＳ
Ｔ）からの表示信号とクロック信号を含む制御信号を受
けて液晶パネルＰＮＬに画素データ、各種クロック信
号、各種の駆動電圧を印加するインターフェース回路を
搭載したインターフェース基板Ｉ／Ｆを備えている。
【００７５】インターフェース回路Ｉ／Ｆは、タイミン
グコンバータＴＣＯＮを備えた表示制御装置と電源回路
を有し、表示制御装置は液晶パネルに表示信号から生成
した表示データを転送するデータバス、ドレインドライ
バが表示データを取り込むためのクロック、ドレインド
ライバが液晶駆動信号を切り替えるためのクロック、ゲ
ートドライバを駆動するフレーム開始指示信号とゲート
クロックなどのタイミング信号を液晶パネルＰＮＬに出
力する。
グコンバータＴＣＯＮを備えた表示制御装置と電源回路
を有し、表示制御装置は液晶パネルに表示信号から生成
した表示データを転送するデータバス、ドレインドライ
バが表示データを取り込むためのクロック、ドレインド
ライバが液晶駆動信号を切り替えるためのクロック、ゲ
ートドライバを駆動するフレーム開始指示信号とゲート
クロックなどのタイミング信号を液晶パネルＰＮＬに出
力する。
【００７６】また、電源回路は正極階調電圧生成回路と
負極階調電圧生成回路、対向電極電圧生成回路、ゲート
用電圧生成回路で構成される。本体コンピュータからの
表示信号と制御信号を受け取るインターフェース基板Ｉ
／Ｆは、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青
（ｂ）の各データ１つを組にし、図８に示したデータ線
を介して単位時間に１画素分をドレインドライバに転送
する。
負極階調電圧生成回路、対向電極電圧生成回路、ゲート
用電圧生成回路で構成される。本体コンピュータからの
表示信号と制御信号を受け取るインターフェース基板Ｉ
／Ｆは、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青
（ｂ）の各データ１つを組にし、図８に示したデータ線
を介して単位時間に１画素分をドレインドライバに転送
する。
【００７７】単位時間の基準になるクロック信号は本体
コンピュータＨＯＳＴから液晶表示装置に送られる。具
体的には、例えば１０２４×７６８画素の液晶表示装置
では、通常は６５ＭＨｚの周波数が用いられる。液晶パ
ネルＰＮＬの構成としては、表示画面を基準に、横方向
にドレインドライバを置き、このドレインドライバを薄
膜トランジスタＴＦＴのドレイン線の引出し配線に接続
して液晶を駆動するための電圧を供給する。また、ゲー
ト線にはゲートドライバの引出し配線を接続し、ある一
定時間（１水平動作時間）、薄膜トランジスタＴＦＴの
ゲートに電圧を供給する。
コンピュータＨＯＳＴから液晶表示装置に送られる。具
体的には、例えば１０２４×７６８画素の液晶表示装置
では、通常は６５ＭＨｚの周波数が用いられる。液晶パ
ネルＰＮＬの構成としては、表示画面を基準に、横方向
にドレインドライバを置き、このドレインドライバを薄
膜トランジスタＴＦＴのドレイン線の引出し配線に接続
して液晶を駆動するための電圧を供給する。また、ゲー
ト線にはゲートドライバの引出し配線を接続し、ある一
定時間（１水平動作時間）、薄膜トランジスタＴＦＴの
ゲートに電圧を供給する。
【００７８】タイミングコンバ−タは半導体集積回路
（ＬＳＩ、またはＩＣ）により構成され、本体コンピュ
ータＨＯＳＴからの表示信号と各種制御信号を受取り、
これを基にドレインドライバ、ゲートドライバへ必要な
表示データと動作クロックを出力する。なお、この例で
は、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６
ビット）である。
（ＬＳＩ、またはＩＣ）により構成され、本体コンピュ
ータＨＯＳＴからの表示信号と各種制御信号を受取り、
これを基にドレインドライバ、ゲートドライバへ必要な
表示データと動作クロックを出力する。なお、この例で
は、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６
ビット）である。
【００７９】本体コンピュータＨＯＳＴから液晶表示装
置のタイミングコンバータＴＣＯＮへは、低電圧振幅差
動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミ
ングコンバータＴＣＯＮからドレインドライバへはＣＭ
ＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨ
ｚの画素クロックを供給することが困難なので、３２．
５ＭＨｚのクロックの立上がりと立下がりの両エッジに
同期して表示データの伝送を行う。
置のタイミングコンバータＴＣＯＮへは、低電圧振幅差
動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミ
ングコンバータＴＣＯＮからドレインドライバへはＣＭ
ＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨ
ｚの画素クロックを供給することが困難なので、３２．
５ＭＨｚのクロックの立上がりと立下がりの両エッジに
同期して表示データの伝送を行う。
【００８０】ゲートドライバへは１水平時間毎に薄膜ト
ランジスタＴＦＴのゲート線に電圧を供給するように水
平同期信号および表示タイミング信号（ディスプレイタ
イミング信号）に基づき、１水平時間周期のパルスを与
える。１フレーム時間単位では第１ライン目からの表示
になるよう、垂直同期信号を基にフレーム開始指示信号
も与える。
ランジスタＴＦＴのゲート線に電圧を供給するように水
平同期信号および表示タイミング信号（ディスプレイタ
イミング信号）に基づき、１水平時間周期のパルスを与
える。１フレーム時間単位では第１ライン目からの表示
になるよう、垂直同期信号を基にフレーム開始指示信号
も与える。
【００８１】電源回路の正極階調電圧生成回路と負極階
調電圧生成回路は、同じ液晶に長時間同じ電圧が加わら
ないように、ある一定の時間毎に液晶に与える電圧を交
流化するための基準電圧を生成する。実際の交流化は、
ドレインドライバ内で正極階調電圧と負極階調電圧を切
り替えて使用することで行われる。なお、ここで言う交
流化とは、対向電極電圧を基準に、ドレインドライバへ
与える電圧を一定時間毎に正電圧側／負電圧側に変化さ
せることである。ここでは、この交流化の周期を１フレ
ーム時間単位で行っている。
調電圧生成回路は、同じ液晶に長時間同じ電圧が加わら
ないように、ある一定の時間毎に液晶に与える電圧を交
流化するための基準電圧を生成する。実際の交流化は、
ドレインドライバ内で正極階調電圧と負極階調電圧を切
り替えて使用することで行われる。なお、ここで言う交
流化とは、対向電極電圧を基準に、ドレインドライバへ
与える電圧を一定時間毎に正電圧側／負電圧側に変化さ
せることである。ここでは、この交流化の周期を１フレ
ーム時間単位で行っている。
【００８２】この液晶パネルにＣＯＧ方式で駆動回路チ
ップを上記した各実施例で説明した接着面分割構造を設
けた圧着実装により、表示ムラが抑制されて高品質の液
晶表示装置が得られる。
ップを上記した各実施例で説明した接着面分割構造を設
けた圧着実装により、表示ムラが抑制されて高品質の液
晶表示装置が得られる。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
駆動回路チップの底面と表示パネルの基板の間に介在す
る異方性導電膜の接着面を２つに分割することで、基板
と駆動回路チップの間の残留応力を低減することができ
る。
駆動回路チップの底面と表示パネルの基板の間に介在す
る異方性導電膜の接着面を２つに分割することで、基板
と駆動回路チップの間の残留応力を低減することができ
る。
【図１】本発明による表示装置の一実施例の構成を模式
的に説明する駆動回路チップの底部構成を模式的に説明
する平面図である。
的に説明する駆動回路チップの底部構成を模式的に説明
する平面図である。
【図２】本発明の一実施例における駆動回路チップのバ
ンプを表示パネルの基板面に有する配線に接続した状態
をフレキシブルプリント基板ＦＰＣの配線との接続状態
と共に示す模式図である。
ンプを表示パネルの基板面に有する配線に接続した状態
をフレキシブルプリント基板ＦＰＣの配線との接続状態
と共に示す模式図である。
【図３】本発明による表示装置の他の実施例の構成を模
式的に説明する駆動回路チップの底部構成の平面図であ
る。
式的に説明する駆動回路チップの底部構成の平面図であ
る。
【図４】本発明による表示装置のさらに他の実施例の構
成を模式的に説明する駆動回路チップの底部構成を模式
的に説明する平面図である。
成を模式的に説明する駆動回路チップの底部構成を模式
的に説明する平面図である。
【図５】液晶パネルの第１の基板上に駆動回路チップを
搭載した様子を示す平面図である。
搭載した様子を示す平面図である。
【図６】図５のＡ−Ａ線で切断した断面図である。
【図７】本発明による液晶パネルにおける駆動回路チッ
プの実装状態を説明する要部斜視図である。
プの実装状態を説明する要部斜視図である。
【図８】液晶表示装置の等価回路例を示すブロック図で
ある。
ある。
【図９】アクティブマトリクス型の液晶表示装置におけ
る駆動回路の構成例を説明するブロック図である。
る駆動回路の構成例を説明するブロック図である。
【図１０】フリップチップ実装方式の液晶表示パネルの
駆動回路チップの実装状態を説明する平面図である。
駆動回路チップの実装状態を説明する平面図である。
【図１１】従来の駆動回路チップの底部に設けられるバ
ンプ等の構成を説明する底部平面図である。
ンプ等の構成を説明する底部平面図である。
ＳＵＢ１ 第１の基板
ＳＵＢ２ 第２の基板
ＩＣ１ 駆動回路チップ（ゲートドライバ）
ＩＣ２ 駆動回路チップ（ドレインドライバ）
ＦＰＣ１、ＦＰＣ２ フレキシブルプリント基板
Ｉ−ＢＵＭＰ 入力バンプ
Ｉ／Ｏ−ＢＵＭＰ 入出力バンプ
Ｏ−ＢＵＭＰ 出力バンプ
Ｄ−ＢＵＭＰ ダミーバンプ
Ｐ 保護膜
ＴＧ ターゲット
ＥＭ 接着面分割構造。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 GA31 GA40 GA41 GA42 GA43
GA46 GA48 GA50 GA51 GA55
GA59 GA60 JA24 JB21 JB23
JB24 JB31 JB32 JB33 MA32
NA11 NA13 NA15 NA18 NA25
NA28 NA29 PA06
5C094 AA03 AA31 AA36 BA02 BA43
CA19 DB01 FA01 FB01 HA10
5F044 KK06 LL09 QQ02
5G435 AA07 AA16 BB12 EE37 EE42
HH20 KK09 LL07 LL08
Claims (10)
- 【請求項１】複数のアクティブ素子を配置した一方の基
板と、前記アクティブ素子と共に画素を構成する表示部
材を有する他方の基板を貼り合わせた表示パネルを有
し、 前記一方の基板の周辺部に有する前記アクティブ素子に
表示データを供給する多数の引出し配線、およびフレキ
シブルプリント基板を介して外部から入力する表示のた
めの各種信号を接続する多数の入力配線と、 前記一方の基板上に直接搭載して前記入力配線と前記引
出し配線に橋絡し、前記フレキシブルプリント基板を介
して入力する前記表示のための各種信号を前記表示デー
タに変換して前記引出し配線に印加するための複数の駆
動回路チップを実装した表示装置であって、 前記駆動回路チップの少なくとも前記一方の基板に実装
される底部は前記一方の基板の縁辺方向に長軸をもつ略
矩形形状であり、前記底部には異方性導電膜を介して前
記入力配線に接続する入力バンプおよび前記引出し配線
に接続する出力バンプおよびダミーバンプとを有し、 前記駆動回路チップの底部の最表面の一部に、接着面分
割構造を設けたことを特徴とする表示装置。 - 【請求項２】前記接着面分割構造が、前記異方性導電膜
との界面接着性が疎である薄膜の塗布膜であることを特
徴とする請求項１に記載の表示装置。 - 【請求項３】前記接着面分割構造が、前記駆動回路チッ
プの外形線の内側で、かつ長手方向に沿って設けたこと
を特徴とする請求項１に記載の表示装置。 - 【請求項４】前記駆動回路チップの外形線の内側で、か
つ長手方向の一辺に沿ってダミーバンプを有し、前記接
着面分割構造が上記ダミーバンプ側に近接して設けたこ
とを特徴とする請求項３に記載の表示装置。 - 【請求項５】前記接着面分割構造が、前記駆動回路チッ
プの外形線の内側で、かつ長手方向略中央部で短手方向
に沿って設けたことを特徴とする請求項１に記載の表示
装置。 - 【請求項６】前記接着面分割構造が、前記駆動回路チッ
プの外形線の内側で、かつ長手方向に沿った部分と当該
長手方向の略中央部で短手方向に沿った部分とに設けた
ことを特徴とする請求項１に記載の表示装置。 - 【請求項７】前記駆動回路チップの前記接着面分割構造
の端部が近接する辺にダミーバンプを有することを特徴
とする請求項１乃至６の何れかに記載の表示装置。 - 【請求項８】前記駆動回路チップの少なくとも前記配線
領域に相当する底部に保護膜を有し、上記保護膜の上に
前記接着面分割構造を設けたことを特徴とする請求項１
乃至７の何れかに記載の表示装置。 - 【請求項９】前記駆動回路チップの少なくとも前記配線
領域に相当する底部に保護膜を有し、この配線領域に相
当する底部に対向する表示パネルの基板面の上に前記接
着面分割構造を設けたことを特徴とする請求項１乃至７
の何れかに記載の表示装置。 - 【請求項１０】前記一方の基板と他方の基板の間に液晶
層を有することを特徴とする請求項１乃至８の何れかに
記載の表示装置。
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