JP3895199B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、表示装置における駆動回路チップ実装構造に係り、特にその表示パネルを構成する基板の周辺上に駆動回路チップを直接実装した、所謂フリップチップ実装方式の表示装置に関する。
【0002】
【従来の技術】
画素毎に薄膜トランジスタTFTなどのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブ・マトリクス型の表示装置は、液晶表示装置や有機EL表示装置などのパネル型表示装置として知られている。本発明は、この種のパネル型表示装置に適用される表示パネルに対する駆動回路チップの実装構造に特徴を有する。パネル型表示装置の駆動回路はこの種の表示装置では同様であるので、以下では、液晶パネルを用いた液晶表示装置を例として説明する。
【0003】
例えば、アクティブ素子に薄膜トランジスタを用いたアクティブ・マトリクス型液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧(階調電圧)を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【0004】
図10はフリップチップ実装方式の液晶表示パネルの駆動回路チップの実装状態を説明する平面図である。液晶表示パネルPNLは、アクティブ・マトリクス基板である第1の基板SUB1と通常はカラーフィルタを有するカラーフィルタ基板である第2の基板SUB2の貼り合わせ間隙に液晶層を封入して構成される。
【0005】
第1の基板SUB1は第2の基板SUB2よりも外見が若干大きく、その周辺には駆動回路チップが直接実装されている。この駆動回路チップは、アクティブ素子として薄膜トランジスタを用いたものでは、薄膜トランジスタのゲート線の引出し配線に接続するゲート線の駆動回路チップ(以下、ゲートドライバとも言う)とドレイン線の引出し配線に接続するドレイン線の駆動回路チップ(以下、ドレインドライバとも言う)とからなる。ゲートドライバとドレインドライバを区別する必要が無い場合には駆動回路チップと記述する場合もある。
【0006】
そして、これら駆動回路チップ(ゲートドライバとドレインドライバ)に表示のための各種信号を供給するためのフレキシブルプリント基板FPC1,FPC2が配置されている。フレキシブルプリント基板FPC1,FPC2は、液晶パネルの近傍に設けたインターフェース基板PCBに接続している。インターフェース基板PCBは本体コンピュータなどの外部信号源からの表示信号を液晶表示装置のための表示信号に変換するためのタイミングコンバータ等、各種半導体回路チップやその他の電子回路素子が搭載されている。
【0007】
図10において、第1の基板SUB1の一縁(図では下縁、長手方向辺)にドレイン線側のフレキシブルプリント基板FPC2が取り付けられ、その開口部HOPの配列に沿って液晶パネルPNLの裏側に折り込まれる。また、左縁(図では左縁、短手方向辺)にゲート線側のフレキシブルプリント基板FPC1が取り付けられ、そのコネクタCT3とインターフェース基板PCBのコネクタCTR3およびドレイン線側のフレキシブルプリント基板FPC2のコネクタCT4と接続するコネクタCTR4とが結合される。
【0008】
また、インターフェース基板PCBには、ホストコンピユータなどの外部信号源からの信号を接続するインターフェースコネクタCT1、タイミングコンバ−タTCON等が取り付けられる。本構成例ではLVDS方式のデータ伝送方式を採用しているが、この場合に必要となる受信側信号変換器(LVDS−R)はタイミングコンバータTCONと同一のチップで一体化する方法を採ることで、インターフェース基板上の実装面積を低減している。
【0009】
なお、液晶パネルPNLの裏面側と表示面側(第2の基板SUB2の表面)には下偏光板および上偏光板が積層されている。図10では上偏光板POL1のみが図示されている。そして、上偏光板POL1の内方に表示領域ARが形成される。第1の基板SUB1の下辺の周縁に搭載された駆動回路チップIC2はドレインドライバ、左辺の外縁に搭載された駆動回路チップIC1はゲートドライバであり、それらの底部に入力バンプと出力バンプを有し、第1の基板SUB1に配線に対して、所謂FCA(Flip Chip Attach)実装されている。
【0010】
第1の基板SUB1の左辺と下辺の周縁には前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板FPC1、FPC2を介して外部から入力する表示のための各種信号を接続する多数の入力配線が形成されており、上記駆動回路チップIC1とIC2の各バンプを上記入力配線と出力配線に異方性導電膜を介して、FCA実装で接続している。図中、FGPはフレームグランドパッド、FHLは位置合わせ穴である。この種の液晶表示装置の従来技術を開示したものとしては、例えば特開平6−13724号公報、特開平11−297758号公報等を挙げることができる。
【0011】
【発明が解決しようとする課題】
図11は従来の駆動回路チップの底部に設けられるバンプ等の構成を説明する底部平面図であり、ここでは駆動回路チップとしてドレインドライバIC2について説明するが、ゲートドライバIC1についても同様なので、ゲートドライバの場合については説明を省略する。図中、Xは当該駆動回路チップすなわちドレインドライバIC2の長手方向、Yは同短手方向、ZはX方向とY方向で形成される平面に垂直な方向を示す。
【0012】
図11において、ドレインドライバIC2は、その底部の一方の長辺側(X方向側)には多数の入力バンプI−BUMPを有し、他方の長辺側(液晶パネルの表示領域側)には多数の出力バンプO−BUMPを有している。なお、底部の隅部には、実装時の圧着力を均一化して入力バンプや出力バプと配線の接続の信頼性を確保するためのダミーバンプD−BUMPが形成されている。また、出力バンプO−BUMPの配置密度(=第1の基板上の配線密度)は入力バンプI−BMNPのそれよりも高いので、隣接するバンプ同士は千鳥状に配列されている。
【0013】
この構成例では、底部の入力バンプI−BUMPと入出力バンプO−BUMPを避けた回路面(チップの配線領域)の全面を覆うようにポリイミド等の有機絶縁材からなる保護膜Pが塗布されている。この保護膜Pの材料は、SiO2 、SiN等でもよく、駆動回路チップの取扱い時における特に回路部分に対する傷の発生を防止するものである。
【0014】
液晶パネルの第1の基板SUB1に形成された入力配線と出力配線に異方性導電膜を介してドレインドライバIC2を実装する。異方性導電膜はエポキシ系を好適とする接着剤に導電粒子を混入したもので、熱圧着時に接着剤が溶融し、その中に含まれる導電粒子が入力配線および出力配線と対応する各バンプの間に捕捉されることで隣接するバンプおよび配線同志が電気的に隔離されて対応する配線とバンプ間が電気的に接続される。異方性導電膜との接着するドレインドライバIC2の接着面は配線領域の全面となっている。
【0015】
ドレインドライバIC2を含めて、この種の駆動回路チップは小型化、薄肉化の傾向にあり、また製品の原材料低減や製造時間短縮のため、液晶パネルへの搭載数の削減が要求されている。そのため、特にドレインドライバIC2の出力バンプの多端子化が要求されている。しかし、ドレインドライバIC2のバンプと基板配線間の接続性を確保するためのバンプ面積、ピッチ、配列に限界がある。特に、主として高密度配置の出力バンプを設ける長辺サイズを大幅に短縮することは困難であり、多端子化に伴って短辺サイズに比べて長辺サイズが大きくなる。
【0016】
異方性導電膜によるドレインドライバIC2の実装では、第1の基板SUB1と異方性導電膜およびドレインドライバIC2の間の熱膨張差で、圧着後のドレインドライバIC2の接着面に残留応力が生じ、表示ムラの発生を招くことがある。このことはゲートドライバIC1についても同様である。
【0017】
本発明の目的は、基板と駆動回路チップの間に介在する異方性導電膜による残留応力を低減して表示ムラを抑制し、高表示品質を実現した表示装置を提供することにある。本発明の上記目的と他の目的、および本発明の新規な特徴は、後述する本発明の詳細な記述および図面の記載から明らかになるであろう。
【0018】
【課題を解決するための手段】
上記目的を達成するための本発明の基本的な思想は、駆動回路チップの底面と表示装置の基板との接着面を分割する構造とすることで、当該異方性導電膜の接着面積を低減して残留応力を小さくした点に特徴を有する。これにより、駆動回路チップと基板および異方性導電膜の熱膨張係数の差から生じる残留応力に起因する表示ムラの発生が抑制される。本発明の代表的な構成を記述すれば次のとおりである。なお、上記の接着面を分割した構造を「接着面分割構造」と称する。
【0019】
(1)、複数のアクティブ素子を配置した一方の基板と、前記アクティブ素子と共に画素を構成する表示部材を有する他方の基板を貼り合わせた表示パネルを有し、
前記一方の基板の周辺部に有する前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板を介して外部から入力する表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引出し配線に橋絡し、前記フレキシブルプリント基板を介して入力する前記表示のための各種信号を前記表示データに変換して前記引出し配線に印加するための複数の駆動回路チップを実装した表示装置であって、
前記駆動回路チップの少なくとも前記一方の基板に実装される底部は前記一方の基板の縁辺方向に長軸をもつ略矩形形状であり、前記底部には異方性導電膜を介して前記入力配線に接続する入力バンプおよび前記引出し配線に接続する出力バンプおよびダミーバンプとを有し、
前記駆動回路チップの底部の最表面の一部に、接着面分割構造を設けたことを特徴とする。
【0020】
上記接着面分割構造により駆動回路チップの底面と表示パネルの基板の間に介在する異方性導電膜の実質面積が削減されて当該基板と駆動回路チップの間の残留応力が低減されることで、表示ムラが抑制される。
【0021】
(2)、(1)において、前記接着面分割構造が、前記異方性導電膜との界面接着性が疎である薄膜の塗布膜であることを特徴とする。
【0022】
基板面と駆動回路チップの底面の間に塗布された異方性導電膜が圧着工程で溶融した際、当該異方性導電膜との界面接着性が疎である薄膜の塗布領域においては、基板面と薄膜との接着性が阻害される。したがって、基板と駆動回路チップと、硬化した異方性導電膜の熱膨張係数の差に起因する残留応力は、界面接着性が疎である薄膜の塗布領域を除いた領域にのみ存在し、実質的に小面積の駆動回路チップの実装と同様の残留応力を持つ。よって、大型チップサイズでも、上記の残留応力の増大は回避され、表示ムラは抑制される。
【0023】
(3)、(1)において、前記接着面分割構造が、前記駆動回路チップの外形線の内側で、かつ長手方向に沿って設けたことを特徴とする。
【0024】
この構成により、駆動回路チップと基板の接着面積が小さくなり、残留熱応力に起因する表示ムラの発生が抑制される。
【0025】
(4)、(3)において、前記駆動回路チップの外形線の内側で、かつ長手方向の一辺に沿ってダミーバンプを有し、前記接着面分割構造が上記ダミーバンプ側に近接して設けたことを特徴とする。
【0026】
この構成としたことで、駆動回路チップと基板の接着面積が小さくなり、残留熱応力に起因する表示ムラの発生が抑制される。
【0027】
(5)、(1)において、前記接着面分割構造が、前記駆動回路チップの外形線の内側で、かつ長手方向略中央部で短手方向に沿って設けたことを特徴とする。
【0028】
長手方向略中央部で短手方向に沿って設けた接着面分割構造は、当該駆動回路チップの長手方向にある異方性導電膜を分割する。分割された接着面は長手方向の長さが短くなるので、長手方向の残留応力は分割された個々の接着面で小さくなる。結果として、当該駆動回路チップと基板の接着面全域で見たときの残留応力の総量が小さくなる。表示ムラは短手方向の残留応力よりも長手方向の残留応力への依存度が高いので、長手方向の残留応力を小さくすることによって、表示ムラを低減できる。
【0029】
(6)、(1)において、前記接着面分割構造が、前記駆動回路チップの外形線の内側で、かつ長手方向に沿った部分と当該長手方向の略中央部で短手方向に沿った部分とに設けたことを特徴とする。
【0030】
長手方向略中央部で長手方向と短手方向に沿って設けた接着面分割構造は、当該駆動回路チップの長手方向と短手方向で異方性導電膜を分割するため、残留応力は分割された個々の異方性導電膜の接着面積で制限され、当該駆動回路チップの底面全域で見たときの残留応力の総量が小さくなる。
【0031】
(7)、(1)乃至(6)の何れかにおいて、前記駆動回路チップの前記接着面分割構造の端部が近接する辺にダミーバンプを有することを特徴とする。
【0032】
バンプと液晶パネルの引出し配線や入力配線との接続部は駆動回路チップの短辺近傍または長辺近傍に配置してある。異方性導電膜による端子接続は、異方性導電膜内の導電粒子を対向する接続端子の間ではさみ、導電粒子を変形させ、変形を異方性導電膜内の接着剤で保持し、導電粒子の反発力により電気的な接続を得ている。このため、各バンプ毎に、導電粒子を適正な範囲の中で均等に変形させることが大切である。すなわち、各バンプに均等に圧力をかけることが大切である。そのため、辺の片側のみに接続部を設けた場合や、チップ圧着時の圧力がバラツキやすいチップ4隅に接続部を配置すると、導電粒子を適正かつ均等に変形させることができず、接続不良となる可能性がある。この問題は、ダミーバンプを設けることで対策可能である。
【0033】
(8)、(1)乃至(7)の何れかにおいて、前記駆動回路チップの少なくとも前記配線領域に相当する底部に保護膜を有し、上記保護膜の上に前記接着面分割構造を設けたことを特徴とする。
【0034】
(9)、(1)乃至(7)の何れかにおいて、前記駆動回路チップの底部の少なくとも前記配線領域に保護膜を有し、この配線領域に相当する底部に対向する表示パネルの基板面の上に前記接着面分割構造を設けたことを特徴とする。
【0035】
上記(8)と(9)のように、接着面分割構造は駆動回路チップの底部に有する保護膜の上に設けても、あるいは駆動回路チップの底部の配線領域に相当する底部に対向する表示パネルの基板面の上に設けても同様の前記した効果を得ることができる。
【0036】
(10)、(1)乃至(9)の何れかにおいて、前記一方の基板と他方の基板の間に液晶層を有することを特徴とする。
【0037】
(10)の構成は、表示パネルとして液晶パネルを有する表示装置であるが、他の表示装置、例えば有機ELパネルを用いたものでも同様である。
【0038】
なお、本発明は、上記の構成の各構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能であることは言うまでもない。
【0039】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。以下の実施例でも、液晶パネルを備えた表示装置を想定して説明するが、他の形式のパネルを有する表示装置についても同様である。また、以下で説明する駆動回路チップは映像信号線(ドレイン線)駆動用のチップ(ドレインドライバ)を例として説明するが、動作信号線(ゲート線)駆動用のチップ(ゲートドライバ)についても同様である。
【0040】
図1は本発明による表示装置の一実施例の構成を模式的に説明する駆動回路チップの底部構成を模式的に説明する平面図である。前記したように、図示した駆動回路チップすなわちドレインドライバは液晶パネルで言えばドレイン線(映像信号線)の駆動回路チップである。このドレインドライバの底部には入力バンプI−BUMP、出力バンプO−BUMP、入出力バンプI/O−BUMPおよびダミーバンプD−BUMPが形成されている。
【0041】
このドレインドライバは液晶パネルの長辺に沿う方向(X方向)に配置される一方の長辺側(表示領域AR側)にはダミーバンプD−BUMPを有する。また、他方の長辺側の中央領域には出力バンプO−BUMPを有し、この出力バンプO−BUMPの両側部分のターゲットTGの外側に入力バンプI−BUMPを有する。チップの四隅には、圧着力を均一化するためにダミーバンプD−BUMPを備えている。
【0042】
そして、短辺側(Y方向辺)の前記表示領域ARから遠い部分には入出力バンプI/O−BUMPを有し、表示領域ARに近い側にダミーバンプD−BUMPを有している。この駆動回路チップの底部の回路部分(当該チップの内部配線領域)には保護膜Pが形成されている。本実施例では、上記表示領域ARに近い側のダミーバンプD−BUMPに近接して、かつこのダミーバンプD−BUMPに沿った部分に接着面分割構造EMを帯状に有している。
【0043】
上記接着面分割構造EMは、異方性導電膜と界面接着性が悪いテフロン(登録商標、以下同じ)膜の塗布または貼付で構成されている。なお、テフロン膜に代えてシリコーンオイル等の剥離剤を塗布または貼付してもよい。さらに、上記異方性導電膜と界面接着性が悪い材料や剥離剤の他、駆動回路チップの圧着時に破壊する材料を塗布または貼付してもよい。これらの接着面分割構造EMは当該チップのバンプよりも低く塗布または貼付する。
【0044】
したがって、基板面上の配線とドレインドライバのバンプとを実質的に接続する異方性導電膜は、実質的に図1の太い破線で示したサイズの駆動回路チップと同等の面積となる。なお、図1では接着面分割構造EMが一つの帯状としてあるが、平行する複数の帯状、あるいは断続する1または複数の帯状、あるいはドット状配列に形成してもよい。
【0045】
表示パネルの基板に対するドレインドライバの接着面は表示領域ARから遠いほど表示ムラの軽減に効果があるため、本実施例では、表示領域AR側長辺のバンプは全てダミーバンプD−BUMPとし、表示領域ARと反対側長辺と短辺とに入力バンプI−BUMP、出力バンプO−BUMPおよび入出力バンプI/O−BUMPを配置している。しかし、図11で説明したものと同様のバンプ配置に本実施例の接着面分割構造EMを設けることもできる。
【0046】
図2は本発明の一実施例における駆動回路チップのバンプを表示パネルの基板面に有する配線に接続した状態をフレキシブルプリント基板FPCの配線との接続状態と共に示す模式図である。参照符号DTMは表示パネルの表示領域ARから引き出されたドレイン線接続配線であり、このドレイン線接続配線DTMは駆動回路チップの当該表示領域AR側に近い長辺から底面をとおり、表示領域AR側から遠い側の長辺に有する出力バンプに接続している。
【0047】
この出力バンプの両側にある電源入力用の入力バンプには、フレキシブルプリント基板FPC2の電源配線端子が接続している。ドレインドライバ駆動信号及び階調電圧の入力は表示パネルの基板面に配線された配線LLからドレインドライバの短辺の一方の入出力バンプに入力し、短辺の反対側に有する入出力バンプから次段の駆動回路チップに至る配線に出力する。
【0048】
本実施例により、ドレインドライバである駆動回路チップの底面と表示パネルの基板の間に介在する異方性導電膜の実質面積が削減されて当該基板と駆動回路チップの間の残留応力が低減されることで、表示ムラが抑制される。
【0049】
図3は本発明による表示装置の他の実施例の構成を模式的に説明する駆動回路チップの底部構成の平面図である。本実施例の駆動回路チップも液晶パネルのドレイン線(映像信号線)を駆動するドレインドライバであるが、ゲートドライバについても同様である。ドレインドライバの底部には入力バンプI−BUMP、出力バンプO−BUMP、およびダミーバンプD−BUMPが形成されている。
【0050】
このドレインドライバは液晶パネルの長辺に沿う方向(X方向)に配置される一方の長辺側(表示領域AR側)には出力バンプO−BAMPが設けられ、この出力バンプO−BAMPの中央部分にはダミーバンプD−BAMPを有する。また、他方の長辺側の中央領域にもダミーバンプD−BAMPを有し、その両側に入力バンプI−BUMPを有している。さらに、入力バンプI−BUMPの最外側にもダミーバンプD−BAMPを有している。そして、入力バンプI−BUMPの配列の両側部分にターゲットTGを有している。
【0051】
このドレインドライバの底部の回路部分(当該チップの内部配線領域)には保護膜Pが形成されている。本実施例では、長辺側における上記表示領域ARに近い側のダミーバンプD−BUMPと表示領域ARから遠い側のダミーバンプD−BUMPを橋絡するように短辺方向に沿った部分に接着面分割構造EMを帯状に有している。
【0052】
上記接着面分割構造EMも、前記実施例と同様の異方性導電膜と界面接着性が悪いテフロン膜あるいは剥離剤等の塗布または貼付、またはドレインドライバの圧着時に破壊する材料の塗布または貼付で構成される。これらの接着面分割構造EMは当該チップのバンプよりも低く塗布または貼付する。
【0053】
本実施例では、表示パネルの基板面上の配線とドレインドライバのバンプとを実質的に接続する異方性導電膜は、実質的に図3の太い破線で示したサイズのドレインドライバと同等の面積を有する長辺方向に配置された2つの大きさとなる。なお、図3では接着面分割構造EMが一つの帯状としてあるが、平行する複数の帯状、あるいは断続する1または複数の帯状、あるいはドット状配列に形成してもよい。
【0054】
本実施例は、ドレインドライバ駆動信号及び階調電圧とをフレキシブルプリント基板から入力する方式に好適である。本実施例の構成により、駆動回路チップの底面と表示パネルの基板の間に介在する異方性導電膜の接着面が2つに分割されているため、基板とドレインドライバの間の残留応力が低減される。特に、接着面の長辺方向の長さが短くなっているので、残留応力の抑制効果が大きい。
【0055】
図4は本発明による表示装置のさらに他の実施例の構成を模式的に説明する駆動回路チップの底部構成を模式的に説明する平面図である。図示した駆動回路チップも液晶パネルで言えばドレイン線(映像信号線)に駆動信号を与えるドレインドライバである。このドレインドライバの底部には入力バンプI−BUMP、出力バンプO−BUMP、入出力バンプI/O−BUMPおよびダミーバンプD−BUMPが形成されている。
【0056】
このドレインドライバは、液晶パネルの長辺に沿う方向(X方向)に配置される一方の長辺側(表示領域AR側)にはダミーバンプD−BUMPを有する。また、他方の長辺側の中央領域には出力バンプO−BUMPを有し、この出力バンプO−BUMPの両側部分のターゲットTGの外側に入力バンプI−BUMPを有する。チップの四隅には、圧着力を均一化するためにダミーバンプを備えている。
【0057】
そして、短辺側(Y方向辺)の前記表示領域ARから遠い部分には入出力バンプI/O−BUMPを有し、表示領域ARに近い側にダミーバンプD−BUMPを有している。この駆動回路チップの底部の回路部分(当該チップの内部配線領域)には保護膜Pが形成されている。本実施例では、上記表示領域ARに近い側のダミーバンプD−BUMPに近接して当該長辺に沿った位置と表示領域から遠い側の長辺の中央部分にあるダミーバンプD−BUMPと上記表示領域ARに近い側のダミーバンプD−BUMPを橋絡するように短辺方向に沿った部分に接着面分割構造EMを各帯状に有している。図4では、接着面分割構造EMがT字形に形成されている。
【0058】
上記接着面分割構造EMは、前記実施例と同様の異方性導電膜と界面接着性が悪いテフロン膜、剥離剤が塗布または貼付される。また、ドレインドライバの圧着時に破壊する材料を塗布または貼付してもよい。これらの接着面分割構造EMは当該チップのバンプよりも低く塗布または貼付する。
【0059】
本実施例の接着面分割構造EMは、図1および図3で説明した本発明の前記各実施例を組み合わせたものに相当する。したがって、基板面上の配線とドレインドライバのバンプとを実質的に接続する異方性導電膜は、実質的に図1の太い破線で示したサイズのドレインドライバと同等の面積を有する長辺方向に配置された2つの大きさとなる。なお、図4では接着面分割構造EMのそれぞれが一つの帯状としてあるが、それぞれが平行する複数の帯状、あるいは断続する1または複数の帯状、あるいはドット状配列に形成してもよい。
【0060】
表示パネルの基板に対するドレインドライバの接着面は表示領域ARから遠いほど表示ムラの軽減に効果があるため、本実施例では、表示領域AR側長辺のバンプは全てダミーバンプD−BUMPとし、表示領域ARと反対側長辺と短辺とに入力バンプI−BUMP、出力バンプO−BUMPおよび入出力バンプI/O−BUMPを配置している。しかし、図1や図3あるいは図11で説明したものと同様のバンプ配置に本実施例の接着面分割構造EMを設けることもできる。
【0061】
本実施例は、図1と同様にドレイン駆動信号および階調電圧を表示パネルの基板上の配線で隣接するドレインドライバに転送する方式、所謂ドライバ間データ転送方式に好適である。本実施例の構成により、ドレインドライバの底面と表示パネルの基板の間に介在する異方性導電膜の接着面が長辺方向中央部で2つに分割されているため、基板とドレインドライバの間の残留応力が低減される。
【0062】
本発明の各実施例における接着面分割構造は駆動回路チップの底部に有する保護膜の上に設けても、あるいは駆動回路チップの底部の配線領域に相当する底部に対向する表示パネルの基板面の上に設けても同様の前記した効果を得ることができる。なお、表示パネルの基板面の上に設ける場合は、駆動回路チップの搭載前の異方性導電膜の仮圧着可能が要件である。また、駆動回路チップの四隅に設けたダミーバンプ、あるいは接着面分割構造に隣接する位置に設けたダミーバンプは、接続信頼性が確保できれば不要である。
【0063】
次に、以上説明した本発明の各実施例の構成としたことによる効果を数式で説明する。ドレインドライバの長手方向サイズをX、短手方向サイズをY、厚み(HX−Y平面に垂直な方向のサイズ)をZとしたとき、当該ドレインドライバの実装後の残留応力Fは次の関係式で表される。
【0064】
F=X・Y・Z・(弾性率)・Δα・ΔT
ここで、Δαはドレインドライバと硬化後の異方性導電膜の熱膨張率差
ΔTは圧着温度と常温の温度差
である。
【0065】
この関係式から、本発明の各実施例で説明した接着面分割構造により、XおよびY、またはXとYの双方を小さくできるので、表示ムラを改善することができる。特に、この接着面分割構造を表示領域に近い側に設けることで、接着面が表示領域から遠ざかることも表示ムラをより改善することに寄与する。
【0066】
本発明は、上記したFCA実装方式で駆動回路チップやその他の半導体チップを実装するもの一般に適用できる。また、表示パネルの基板として一般的に用いられるガラス基板への実装に限るものではなく、フレキシブルプリント基板への実装、プリント回路ボードへの実装(COB)等、各種基板にベアチップを実装した回路装置、QFP(四辺フラットパッケージ)、CSP(チップサイズパッケージ)などの各種パッケージにも同様に適用できる。
【0067】
次に、本発明の具体的な構成例について、上記実施例で説明した特徴以外の構成部分について液晶パネルを例として説明する。図5は液晶パネルの第1の基板上に駆動回路チップを搭載した様子を示す平面図、また図6は図5のA−A線で切断した断面図である。図5、図6においてPNLは液晶パネル、SUB1は第1の基板、SUB2は第2の基板、SLは第1の基板と第2の基板を貼り合わせるシールパターン、ARは表示領域、COMは導電ビーズや銀ペースト等を介して上側基板SUB2側の共通電極パターンに電気的に接続させる第1の基板SUB1上の電極、DTM,GTMは駆動回路チップIC2からの出力信号を表示領域AR内の配線に供給する引出し配線、ACF1,ACF2は異方性導電膜、Tdは駆動回路チップIC2へ入力信号を供給する入力配線、ALCはフレキシブルプリント基板の位置合わせマークである。
【0068】
また、PSV1,PSV2は保護被覆膜、SILシリコーン樹脂層、LCは液晶、BMはブラックマトリクス、POL1,POL2は偏光板、EPXはエポキシ樹脂、O−BUMPは駆動回路チップの出力バンプ(金バンプ)、d1,d2は電極(ITO)、FPC2はフレキシブル基板、BFIはベースフィルム、TMは出力端子である。駆動回路チップIC2の底部には保護膜Pを有し、入力バンプI−BUMPおよび出力バンプO−BUNPはITOからなる電極d1、d2にそれぞれ電気的に接続されている。
【0069】
なお、図5では第2の基板SUB2は一点鎖線で示してあるが、図6に示したように、第2の基板SUB2は第1の基板SUB1の上方に重なって位置し、シールパターンSLにより、表示領域ARを含んで液晶LCを封入している。異方性導電膜ACFは、一列に並んだ複数個の駆動回路チップIC2部分に共通して細長い形状となったもの(ACF2)と上記複数個の駆動回路チップIC2への入力配線のパターン部分に共通して細長い形状となったもの(ACF1)を別々に貼り付けている。
【0070】
パッシベーション膜(保護被覆膜)PSV1,PSVは、図6にも示したように、電食防止のためにできる限り配線部を被覆し、露出部分は異方性導電膜ACF1にて覆うようにする。さらに、駆動回路チップIC2の側面周辺は、シリコーン樹脂SILが充填され、保護が多重化されている。
【0071】
図7は本発明による液晶パネルにおける駆動回路チップの実装状態を説明する要部斜視図である。第1の基板SUB1に駆動回路チップIC1、IC2をCOG方式で実装し、この駆動回路チップIC1、IC2に接続する外部回路と搭載するフレキシブル基板FPC1,FPC2は上記第1の基板SUB1の端縁から同図の太矢印で示したように当該基板SUB1の裏面に折り込まれる。これにより、液晶パネルの額縁を大幅に狭くすることができる。なお、同図のA−A線は前記図5のA−A線に相当する。図5、図6と同一符号は同一機能部分に対応する。
【0072】
図8は液晶表示装置の等価回路例を示すブロック図である。この液晶パネルの表示領域ARの下側にドレインドライバIC2である複数の駆動回路チップからなる映像信号線駆動回路DDRが配置され、側面側にゲートドライバIC1である複数の駆動回路チップからなる走査信号線駆動回路GDR、およびコントローラ部と電源部WO搭載したインターフェース基板I/Fを有している。
【0073】
上記したように、コントローラ部と電源部は多層プリント基板からなるインターフェース基板I/Fに搭載され、液晶パネルの額縁領域を縮小するために走査信号線駆動回路GDRの裏面に配置されている。アクティブ素子である薄膜トランジスタTFTは隣接する2本のゲート信号線GLの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線DL、ゲート線GLに接続されている。GTMはゲート線引出し配線(G−1,G0,G1,G2,・・Gend,Gend+1)、DTM(DiR,DiG,DiB,・・Di+1R,Di+1G,Di+1B,・・)はドレイン線引出し配線、Caddは保持容量を示す。なお、ソース、ドレインは、本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性が動作中反転するので、ソース電極とドレイン電極は動作中入れ替わると理解されたい。
【0074】
図9はアクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。液晶表示装置は本体コンピュータ(図8のHOST)からの表示信号とクロック信号を含む制御信号を受けて液晶パネルPNLに画素データ、各種クロック信号、各種の駆動電圧を印加するインターフェース回路を搭載したインターフェース基板I/Fを備えている。
【0075】
インターフェース回路I/Fは、タイミングコンバータTCONを備えた表示制御装置と電源回路を有し、表示制御装置は液晶パネルに表示信号から生成した表示データを転送するデータバス、ドレインドライバが表示データを取り込むためのクロック、ドレインドライバが液晶駆動信号を切り替えるためのクロック、ゲートドライバを駆動するフレーム開始指示信号とゲートクロックなどのタイミング信号を液晶パネルPNLに出力する。
【0076】
また、電源回路は正極階調電圧生成回路と負極階調電圧生成回路、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。本体コンピュータからの表示信号と制御信号を受け取るインターフェース基板I/Fは、1画素単位、つまり赤(R)、緑(G)、青(b)の各データ1つを組にし、図8に示したデータ線を介して単位時間に1画素分をドレインドライバに転送する。
【0077】
単位時間の基準になるクロック信号は本体コンピュータHOSTから液晶表示装置に送られる。具体的には、例えば1024×768画素の液晶表示装置では、通常は65MHzの周波数が用いられる。液晶パネルPNLの構成としては、表示画面を基準に、横方向にドレインドライバを置き、このドレインドライバを薄膜トランジスタTFTのドレイン線の引出し配線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバの引出し配線を接続し、ある一定時間(1水平動作時間)、薄膜トランジスタTFTのゲートに電圧を供給する。
【0078】
タイミングコンバ−タは半導体集積回路(LSI、またはIC)により構成され、本体コンピュータHOSTからの表示信号と各種制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ必要な表示データと動作クロックを出力する。なお、この例では、1画素分のデータ線は18ビット(R,G,B各6ビット)である。
【0079】
本体コンピュータHOSTから液晶表示装置のタイミングコンバータTCONへは、低電圧振幅差動信号である、所謂LVDSで信号伝送を行う。タイミングコンバータTCONからドレインドライバへはCMOSレベルの信号で伝送を行うが、この場合、65MHzの画素クロックを供給することが困難なので、32.5MHzのクロックの立上がりと立下がりの両エッジに同期して表示データの伝送を行う。
【0080】
ゲートドライバへは1水平時間毎に薄膜トランジスタTFTのゲート線に電圧を供給するように水平同期信号および表示タイミング信号(ディスプレイタイミング信号)に基づき、1水平時間周期のパルスを与える。1フレーム時間単位では第1ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【0081】
電源回路の正極階調電圧生成回路と負極階調電圧生成回路は、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化するための基準電圧を生成する。実際の交流化は、ドレインドライバ内で正極階調電圧と負極階調電圧を切り替えて使用することで行われる。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側/負電圧側に変化させることである。ここでは、この交流化の周期を1フレーム時間単位で行っている。
【0082】
この液晶パネルにCOG方式で駆動回路チップを上記した各実施例で説明した接着面分割構造を設けた圧着実装により、表示ムラが抑制されて高品質の液晶表示装置が得られる。
【0083】
【発明の効果】
以上説明したように、本発明によれば、駆動回路チップの底面と表示パネルの基板の間に介在する異方性導電膜の接着面を2つに分割することで、基板と駆動回路チップの間の残留応力を低減することができる。
【図面の簡単な説明】
【図1】本発明による表示装置の一実施例の構成を模式的に説明する駆動回路チップの底部構成を模式的に説明する平面図である。
【図2】本発明の一実施例における駆動回路チップのバンプを表示パネルの基板面に有する配線に接続した状態をフレキシブルプリント基板FPCの配線との接続状態と共に示す模式図である。
【図3】本発明による表示装置の他の実施例の構成を模式的に説明する駆動回路チップの底部構成の平面図である。
【図4】本発明による表示装置のさらに他の実施例の構成を模式的に説明する駆動回路チップの底部構成を模式的に説明する平面図である。
【図5】液晶パネルの第1の基板上に駆動回路チップを搭載した様子を示す平面図である。
【図6】図5のA−A線で切断した断面図である。
【図7】本発明による液晶パネルにおける駆動回路チップの実装状態を説明する要部斜視図である。
【図8】液晶表示装置の等価回路例を示すブロック図である。
【図9】アクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。
【図10】フリップチップ実装方式の液晶表示パネルの駆動回路チップの実装状態を説明する平面図である。
【図11】従来の駆動回路チップの底部に設けられるバンプ等の構成を説明する底部平面図である。
【符号の説明】
SUB1 第1の基板
SUB2 第2の基板
IC1 駆動回路チップ(ゲートドライバ)
IC2 駆動回路チップ(ドレインドライバ)
FPC1、FPC2 フレキシブルプリント基板
I−BUMP 入力バンプ
I/O−BUMP 入出力バンプ
O−BUMP 出力バンプ
D−BUMP ダミーバンプ
P 保護膜
TG ターゲット
EM 接着面分割構造。
Claims (10)
- 複数のアクティブ素子を配置した一方の基板と、前記アクティブ素子と共に画素を構成する表示部材を有する他方の基板を貼り合わせた表示パネルを有し、
前記一方の基板の周辺部に有する前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板を介して外部から入力する表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引出し配線に橋絡し、前記フレキシブルプリント基板を介して入力する前記表示のための各種信号を前記表示データに変換して前記引出し配線に印加するための複数の駆動回路チップを実装した表示装置であって、
前記駆動回路チップの少なくとも前記一方の基板に実装される底部は前記一方の基板の縁辺方向に長軸をもつ略矩形形状であり、前記底部には異方性導電膜を介して前記入力配線に接続する入力バンプおよび前記引出し配線に接続する出力バンプおよびダミーバンプとを有し、
前記駆動回路チップの基板に実装される底部の一部に、前記異方性導電膜との界面接着性が疎である薄膜の塗布膜を有した接着面分割構造を設けたことを特徴とする表示装置。 - 前記接着面分割構造内に設けられるバンプは、ダミーバンプであることを特徴とする請求項1に記載の表示装置。
- 前記接着面分割構造は、前記駆動回路チップの外形線の内側で、かつ長手方向に沿って設けられることを特徴とする請求項1に記載の表示装置。
- 前記接着面分割構造は、前記駆動回路チップの外形線の内側で、かつ長手方向略中央部で短手方向に沿って設けられたことを特徴とする請求項1に記載の表示装置。
- 前記接着面分割構造は、前記駆動回路チップの外形線の内側で、かつ長手方向に沿った部分と当該長手方向の略中央部で短手方向に沿った部分とに設けられたことを特徴とする請求項1に記載の表示装置。
- 前記接着面分割構造の塗布膜は、前記入力バンプ、出力バンプ、ダミーバンプの各バンプよりも低く塗布されることを特徴とする請求項1に記載の表示装置。
- 前記駆動回路チップの前記接着面分割構造の端部が近接する辺にダミーバンプを有することを特徴とする請求項1乃至6の何れかに記載の表示装置。
- 前記駆動回路チップの少なくとも前記配線領域に相当する底部に保護膜を有し、上記保護膜の上に前記接着面分割構造を設けたことを特徴とする請求項1乃至7の何れかに記載の表示装置。
- 前記駆動回路チップの少なくとも前記配線領域に相当する底部に保護膜を有し、この配線領域に相当する底部に対向する表示パネルの基板面の上に前記接着面分割構造を設けたことを特徴とする請求項1乃至7の何れかに記載の表示装置。
- 前記一方の基板と他方の基板の間に液晶層を有することを特徴とする請求項1乃至9の何れかに記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002063809A JP3895199B2 (ja) | 2002-03-08 | 2002-03-08 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002063809A JP3895199B2 (ja) | 2002-03-08 | 2002-03-08 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003263117A JP2003263117A (ja) | 2003-09-19 |
JP3895199B2 true JP3895199B2 (ja) | 2007-03-22 |
Family
ID=29196897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002063809A Expired - Fee Related JP3895199B2 (ja) | 2002-03-08 | 2002-03-08 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3895199B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100857494B1 (ko) * | 2002-04-30 | 2008-09-08 | 삼성전자주식회사 | 구동 집적 회로 패키지 및 이를 이용한 칩 온 글래스액정표시장치 |
JP3956903B2 (ja) | 2003-06-09 | 2007-08-08 | セイコーエプソン株式会社 | 半導体モジュール、電子機器および半導体モジュールの製造方法 |
JP3835442B2 (ja) * | 2003-09-24 | 2006-10-18 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
KR101022278B1 (ko) * | 2003-12-15 | 2011-03-21 | 삼성전자주식회사 | 구동 칩 및 이를 갖는 표시장치 |
KR101051013B1 (ko) * | 2003-12-16 | 2011-07-21 | 삼성전자주식회사 | 구동 칩 및 이를 갖는 표시장치 |
US20050253993A1 (en) * | 2004-05-11 | 2005-11-17 | Yi-Ru Chen | Flat panel display and assembly process of the flat panel display |
JP4425264B2 (ja) * | 2006-12-15 | 2010-03-03 | Okiセミコンダクタ株式会社 | 走査線駆動回路 |
US8299631B2 (en) | 2008-09-01 | 2012-10-30 | Sharp Kabushiki Kaisha | Semiconductor element and display device provided with the same |
JP2010177563A (ja) * | 2009-01-30 | 2010-08-12 | Renesas Electronics Corp | 表示駆動用半導体装置 |
JP2012227480A (ja) * | 2011-04-22 | 2012-11-15 | Japan Display East Co Ltd | 表示装置及び半導体集積回路装置 |
US9318454B2 (en) * | 2012-10-11 | 2016-04-19 | Sharp Kabushiki Kaisha | Drive chip and display apparatus |
JP5805818B2 (ja) * | 2014-03-31 | 2015-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6653647B2 (ja) | 2016-12-21 | 2020-02-26 | 太陽誘電株式会社 | 弾性波デバイス |
TWI749501B (zh) * | 2019-04-02 | 2021-12-11 | 力領科技股份有限公司 | 顯示裝置 |
JP6781316B2 (ja) * | 2019-09-13 | 2020-11-04 | 株式会社ジャパンディスプレイ | 表示装置 |
-
2002
- 2002-03-08 JP JP2002063809A patent/JP3895199B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003263117A (ja) | 2003-09-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A711 | Notification of change in applicant |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061213 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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