JP2008028111A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、限られたＴＥＧ領域内に多くの素子を配置することができる技術を提供する。
【解決手段】ＭＯＳトランジスタ１０２ａと、ＭＯＳトランジスタ１０２ｂと、ＭＯＳトランジスタ１０２ａ，１０２ｂのソースに接続されたパッド１０１ｄと、ＭＯＳトランジスタ１０２ａのドレインに接続されたパッド１０１ｅと、ＭＯＳトランジスタ１０２ｂのドレインに接続されたパッド１０１ｃとを有し、パッド１０１ｅは、第１メタル（Ｍ１）で作製され、パッド１０１ｃは、第１メタルよりも上層の第２メタル（Ｍ２）で作製され、パッド１０１ｅとパッド１０１ｃは、絶縁膜を介して重なりあって配置され、ＭＯＳトランジスタ１０２ａは、パッド１０１ｄ，１０１ｅを用いて測定され、ＭＯＳトランジスタ１０２ｂは、パッド１０１ｄ，１０１ｃを用いて測定されることを特徴とする。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、半導体ウエハのスクライブライン上に配置されるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。

半導体ウエハ上に、ＴＥＧと呼ばれる製造プロセス評価用、電気的特性評価用等のパターン、素子等が配置されることがある。製品となる半導体ウエハの場合は、チップ面積の有効利用のため、チップの境界にあたるスクライブライン上にＴＥＧが配置されることが多い。

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

スクライブライン上のＴＥＧの場合、ＴＥＧが配置できる領域は限られている。そのため、ＴＥＧのウエハ検査パターン作成時、要求項目に対して、領域の制限があり配置できない場合が多々ある。大幅に配置できない場合、ウエハ検査パターンの配置を素子レベルからレイアウト修正を行うケースもある。したがって、限られた配置領域の中で、いかに多くの検査パターンや素子を配置できるかということが重要になってくる。

例えば、ウエハ検査パターン１モジュール（２４パッド）に対して、２０個前後の素子しか配置できない。しかし、面積的に見ると、まだまだ配置可能であるように見える。パッドの割り当てとしては、共通ソース、共通ゲート、ドレイン（単独）といった配置であった。

スクライブライン上のＴＥＧ領域内に配置できる素子は、パッド数によって制限されている。そして、パッド１つに対して１素子しか測定できない。すなわち、パッド間には、面積的に余裕があるのに対して、一部しか使用していないことになる。

そこで、本発明の目的は、半導体装置において、限られたＴＥＧ領域内に多くの素子を配置することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、１つの半導体基板上に作製された特性評価用の複数の素子を含むものであって、第１及び第２の端子を有する第１の素子と、第３及び第４の端子を有する第２の素子と、前記第１及び第３の端子に接続された第１のパッドと、前記第２の端子に接続された第２のパッドと、前記第４の端子に接続された第３のパッドとを有し、前記第２のパッドは、第１の配線層で作製され、前記第３のパッドは、前記第１の配線層よりも上層の第２の配線層で作製され、前記第２のパッドと前記第３のパッドは、絶縁膜を介して重なりあって配置され、前記第１の素子は、前記第１及び第２のパッドを用いて測定され、前記第２の素子は、前記第１及び第３のパッドを用いて測定されるものである。

また、本発明による半導体装置は、１つの半導体基板上に作製された特性評価用の複数の素子を含むものであって、第１、第２及び第３の端子を有する第１の素子と、第４、第５及び第６の端子を有する第２の素子と、第７、第８及び第９の端子を有する第３の素子と、第１０、第１１及び第１２の端子を有する第４の素子と、前記第１、第４、第７及び第１０の端子に接続された第１のパッドと、前記第２及び第５の端子に接続された第２のパッドと、前記第８及び第１１の端子に接続された第３のパッドと、前記第３及び第９の端子に接続された第４のパッドと、前記第６及び第１２の端子に接続された第５のパッドとを有し、前記第１の素子は、前記第１、第２及び第４のパッドを用いて測定され、前記第２の素子は、前記第１、第２及び第５のパッドを用いて測定され、前記第３の素子は、前記第１、第３及び第４のパッドを用いて測定され、前記第４の素子は、前記第１、第３及び第５のパッドを用いて測定されるものである。

また、本発明による半導体装置は、１つの半導体基板上に作製された特性評価用の複数の素子を含むものであって、第１及び第２の端子を有する第１の素子と、第３及び第４の端子を有する第２の素子と、前記第１及び第３の端子に接続された第１のパッドと、第２のパッドと、前記第２の端子と前記第２のパッドとを接続又は遮断する第１のスイッチと、前記第４の端子と前記第２のパッドとを接続又は遮断する第２のスイッチとを有し、前記第１の素子は、前記第１のスイッチを接続状態にし、前記第１及び第２のパッドを用いて測定され、前記第２の素子は、前記第２のスイッチを接続状態にし、前記第１及び第２のパッドを用いて測定されるものである。

本発明によれば、半導体装置において、限られたＴＥＧ領域内に多くの素子を配置することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明の特徴を分かり易くするために、本発明の前提技術と比較して説明する。

（本発明の前提技術１）
図１は、本発明の前提として検討した半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す平面図である。図１は、半導体ウエハのチップ境界に当たるスクライブライン上に配置されたＴＥＧ領域の一部を示している。

図１に示すように、スクライブライン上のＴＥＧ領域には、複数のパッド１０１ａ〜ｄ・・・が所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ、バイポーラトランジスタ、抵抗、容量などが置かれている。パッド１０１ｃとパッド１０１ｄの間には、１つのＭＯＳトランジスタ１０２が配置されている。そして、メタル配線により、ＭＯＳトランジスタ１０２のゲートがパッド１０１ｂに接続されており、ドレインがパッド１０１ｃに接続されており、ソースがパッド１０１ｄに接続されている。パッド１０１ｃとパッド１０１ｄの間には、１つのＭＯＳトランジスタしか置かれていないが、スペースとしては、複数のＭＯＳトランジスタを置くことが可能である。

しかし、１つのＭＯＳトランジスタを測定するには、ソースとゲートとドレインに接続されたそれぞれのパッドにプローブを当てて測定する必要がある。そのため、配置できる素子数は、パッドの個数で制限されてしまう。多くの素子を配置する方法として、パッドを共通化して使用することが考えられるが、現状では、例えば、ソースとゲートについてはパッド共通化できても、ドレインも含めてすべてのパッドを共通化することは不可能であった。

（実施の形態１）
図２は本発明の実施の形態１による半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切断面における断面図である。図２は、半導体ウエハのチップ境界に当たるスクライブライン上に配置されたＴＥＧ領域の一部を示している。以下において、ＴＥＧ領域内の特性評価用の素子として、ＭＯＳトランジスタ素子を例に説明するが、これに限定されるものではなく、バイポーラトランジスタや抵抗や容量などの他の素子などであっても良い。

図２（ａ）に示すように、スクライブライン上のＴＥＧ領域には、複数のパッド（ＰＡＤ）１０１ａ〜ｄ・・・が所定の間隔で配列されており、それらのパッドの間に特性評価用の素子として例えばＭＯＳトランジスタ、バイポーラトランジスタ、抵抗、容量などが置かれている。パッド１０１ｃとパッド１０１ｄの間には、ＭＯＳトランジスタ（ＭＯＳＡ；第１の素子）１０２ａとＭＯＳトランジスタ（ＭＯＳＢ；第２の素子）１０２ｂが配置されている。

図２（ｂ）に示すように、パッド１０１ｃの下には、絶縁膜を介してパッド１０１ｅが重なりあって配置されている。パッド１０１ｅは第１メタル（Ｍ１；第１の配線層）により作製され、パッド１０１ｃは第２メタル（Ｍ２；第２の配線層）により作製される。そして、第１メタル（Ｍ１）又は第２メタル（Ｍ２）により、ＭＯＳトランジスタ１０２ａのゲートがパッド１０１ｂに接続され、ソースがパッド１０１ｄに接続される。ＭＯＳトランジスタ１０２ａのドレインは、第１メタル（Ｍ１）により、パッド１０１ｅに接続される。

また、第１メタル（Ｍ１）又は第２メタル（Ｍ２）により、ＭＯＳトランジスタ１０２ｂのゲートがパッド１０１ｂに接続され、ソースがパッド１０１ｄに接続される。ＭＯＳトランジスタ１０２ｂのドレインは、第２メタル（Ｍ２）により、パッド１０１ｃに接続される。

ＭＯＳトランジスタ１０２ａは、第２メタル（Ｍ２）の作製前に、パッド１０１ｂとパッド１０１ｅとパッド１０１ｄを用いて測定される。ＭＯＳトランジスタ１０２ｂは、第２メタル（Ｍ２）の作製後に、パッド１０１ｂとパッド１０１ｃとパッド１０１ｄを用いて測定される。

以上のように、複数のＭＯＳトランジスタのゲート及びソースに接続されるパッドを共通化し、ドレインに接続されるパッドを重ね合わせて配置することにより、パッド間に複数の素子を配置することが可能になり、ＴＥＧの高集積化が図れる。

例えば、従来の方法に対して、２倍以上の素子を１モジュール（２４パッド）に配置することができる。

また、従来、復数箇所に分かれて配置されていたスクライブライン上のＴＥＧを１つにまとめることが可能となり、スクライブライン上のＴＥＧ領域に配置するウエハ検査パターン数を低減することができ、ダイシング時の異物発生の確率を低減することができる。

また、第１メタル（Ｍ１）工程完了及び第２メタル（Ｍ２）工程完了時に、ウエハを抜き取ることにより、測定項目を変更することができる。

図３は、本実施の形態１の応用例を示す断面図である。図３は、前記図２（ｂ）に対応する図である。

前記図２（ｂ）では、配線層が第１メタル及び第２メタルの２層の場合を説明したが、メタルがさらに多層化した場合は、図３に示すように、さらに多くの素子を配置することが可能となる。

すなわち、パッド１０１ｃの上に、絶縁膜を介して第３メタル（Ｍ３）及び第４メタル（Ｍ４）によるパッド１０１ｆ及びパッド１０１ｇを重ね合わせて配置し、パッド１０１ｆ及びパッド１０１ｇを別の素子に接続する。このように、メタルが多層化されるほど、多くの素子を配置することができる。

図４は、本実施の形態１の他の応用例を示す断面図である。図４は、前記図２（ｂ）及び図３に対応する図である。

前記図３では、第１メタル（Ｍ１）、第２メタル（Ｍ２）、第３メタル（Ｍ３）及び第４メタル（Ｍ４）によるパッド１０１ｅ、パッド１０１ｃ、パッド１０１ｆ及びパッド１０１ｇをそれぞれ素子に接続する場合を説明したが、図４に示すように、第１メタル（Ｍ１）及び第４メタル（Ｍ４）によるパッド１０１ｅ及びパッド１０１ｇを素子に接続し、第２メタル（Ｍ２）及び第３メタル（Ｍ３）によるパッド１０１ｃ及びパッド１０１ｆは素子に接続せずに、針当て時の突き抜け防止の座布団として利用する。このように、メタルが多層化された場合、例えばメタルが４層ある場合などは、第２メタル（Ｍ２）及び第３メタル（Ｍ３）を座布団として利用することにより、針当てによる突き抜けが防止される。

図５は、本実施の形態１の他の応用例を示す図であり、（ａ）は概念図、（ｂ）は（ａ）のＢ−Ｂ切断面における断面図である。図５は、半導体ウエハのチップ境界に当たるスクライブライン上に配置されたＴＥＧ領域の一部を示している。

前記図２〜４では、多層メタルによるパッドを完全に重ね合わせて配置していたが、図５では、メタル層の異なるパッドを一部重ねて配置し、それらのパッドの下に素子を配置する。このような構成にすることにより、ＴＥＧの高集積化が図れ、ウエハ完成後においても全ての素子を測定することが可能となる。

例えば、図５に示すように、パッド１０１ｃを含む第２メタル（Ｍ２）による１０個のパッドと、パッド１０１ｆを含む第３メタル（Ｍ３）による１０個のパッドとを一部重ねて並べる。そして、これらのパッドの下に、ＭＯＳトランジスタ１０２ａを含む素子群５０１と、ＭＯＳトランジスタ１０２ｂを含む素子群５０２とを配置する。

なお、重なり領域５０３については、最終パッド層を変更することにより、パッド間ピッチを狭めることができる。また、配線領域５０４においては、第１メタル及び第２メタルにより、針当て時に素子が損傷しないように、クロスして配線を行う。

図６は、図５における応用例の詳細図であり、（ａ）は概念図、（ｂ）は（ａ）の領域６０１における平面図及び断面図である。図６（ａ）は図５（ａ）と同じ構成の図である。

図６に示すように、１組１０個のパッドからなる２組のパッド群（２０個のパッド）を重ねて並べ、その下に素子群５０１，５０２を配置する。パッド間領域６０２については、拡大図に示すように、パッドどうしを重ねても離しても、測定可能となる。また、測定と直接関係ないパッドの下にドレイン用パッドを設けると好適である。

図７は、図５及び図６に示した応用例の測定方法を示す図である。図７に示すように、まず、針（プローブ）７０１を含む針群を、パッド１０１ｃを含むパッド群に当てて測定を行う。続いて、針７０１を含む針群を横方向に少しずらして、パッド１０１ｆを含むパッド群に当てて測定を行う。順序は、この逆でもよい。

（本発明の前提技術２）
図８は、本発明の前提として検討した半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す回路図である。図８は、半導体ウエハのチップ境界に当たるスクライブライン上に配置されたＴＥＧ領域の一部を示している。

図８に示すように、スクライブライン上のＴＥＧ領域には、複数（図８では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ８０２などが置かれている。

ＭＯＳトランジスタ８０２（ＭＯＳ−Ａ）を測定するには、パッド８０１ａにゲート電圧を印加し、パッド８０１ｂにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。このような構成の場合は、ドレイン用のパッドは、一度しか使用していない。

そのため、１０個のパッド群の中には、７個の素子しか配置することができない。すなわち、配置できる素子数は、パッドの個数で制限されてしまう。多くの素子を配置する方法として、パッドを共通化して使用することが考えられるが、現状では、例えば、ソースとゲートについてはパッド共通化できても、ドレインも含めてすべてのパッドを共通化することは不可能であった。

（実施の形態２）
前記実施の形態１は、縦構造から見たパッドの共通化の技術であったが、本実施の形態２は、回路から見たパッドの共通化の技術である。

図９は本発明の実施の形態２による半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す回路図である。図９は、半導体ウエハのチップ境界に当たるスクライブライン上に配置されたＴＥＧ領域の一部を示している。以下において、ＴＥＧ領域内の特性評価用の素子として、ＭＯＳトランジスタ素子を例に説明するが、これに限定されるものではなく、バイポーラトランジスタや抵抗や容量などの他の素子などであっても良い。

図９に示すように、スクライブライン上のＴＥＧ領域には、複数（図９では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ８０２ａ，８０２ｂなどが置かれている。また、ＭＯＳトランジスタ８０２ａのゲートはパッド８０１ａに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。また、ＭＯＳトランジスタ８０２ｂのゲートはパッド８０１ｂに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。

ＭＯＳトランジスタ８０２ａ（ＭＯＳ−Ａ）を測定するには、パッド８０１ａにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。ＭＯＳトランジスタ８０２ｂ（ＭＯＳ−Ｂ）を測定するには、パッド８０１ｂにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。

このような構成にして、ゲートを分けることにより、ドレイン用パッドを２回以上使用することが可能となり、ＴＥＧの高集積化が図れる。例えば、前記本発明の前提技術２で示した図８の場合は、１０個のパッド群の中に、７個の素子しか配置することができなかったが、本実施の形態２における図９の構成の場合は、１０個のパッド群の中に、１２個の素子を配置することができる。また、完成ウエハに対しても全項目の測定実施が可能である。

なお、以上の説明では、素子としてＭＯＳトランジスタを用いた例を説明したが、これに限定されるものではなく、バイポータトランジスタ、抵抗、容量などの他の素子であってもよい。また、図９では、ドレイン用パッドに２個のトランジスタを接続した例を説明したが、ゲート用パッドの数を増やして、ドレイン用パッドに接続するトランジスタの数を３個以上としてもよい。

図１０は、本実施の形態２の応用例を示す回路図である。

図１０に示すように、スクライブライン上のＴＥＧ領域には、複数（図１０では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ８０２ａ，８０２ｂなどが置かれている。また、ＭＯＳトランジスタ８０２ａ，８０２ｂのドレインとパッド８０１ｂの間には、スイッチＭＯＳ１００１が配置されている。また、ＭＯＳトランジスタ８０２ａのゲートはパッド８０１ａに接続され、ドレインはスイッチＭＯＳ１００１に接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。また、ＭＯＳトランジスタ８０２ｂのゲートはパッド８０１ａに接続され、ドレインはスイッチＭＯＳ１００１に接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。また、スイッチＭＯＳ１００１のゲートは、パッド８０１ｃ，８０１ｄに接続されている。スイッチＭＯＳ１００１のオン／オフの制御は、パッド８０１ｃ，８０１ｄに電圧を印加することにより行われる。

ＭＯＳトランジスタ８０２ａを測定するには、パッド８０１ａにゲート電圧を印加し、パッド８０１ｂにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加し、パッド８０１ｃにスイッチオン電圧を印加して行う。ＭＯＳトランジスタ８０２ｂを測定するには、パッド８０１ａにゲート電圧を印加し、パッド８０１ｂにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加し、パッド８０１ｄにスイッチオン電圧を印加して行う。

このように、トランジスタのドレインと、ドレイン用パッドとの間にスイッチＭＯＳ等を置くことにより、スイッチＭＯＳ等で制御可能となり、ドレイン用パッドを共通化することができる。

図１１は、本実施の形態２の他の応用例を示す回路図である。

図１１に示すように、スクライブライン上のＴＥＧ領域には、複数（図１１では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ８０２ａ，８０２ｂなどが置かれている。また、ＭＯＳトランジスタ８０２ａ，８０２ｂのドレインとパッド８０１ｂはメタルマスタスライス１１０１により接続／切断される。また、ＭＯＳトランジスタ８０２ａ，８０２ｂのゲートとパッド８０１ａはメタルマスタスライス１１０２により接続／切断される。ＭＯＳトランジスタ８０２ａ，８０２ｂのソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。

ＭＯＳトランジスタ８０２ａを測定するには、メタルマスタスライス１１０１，１１０２により、ＭＯＳトランジスタ８０２ａのゲートとパッド８０１ａとを接続し、ドレインとパッド８０１ｂとを接続し、パッド８０１ａにゲート電圧を印加し、パッド８０１ｂにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。

ＭＯＳトランジスタ８０２ｂを測定するには、メタルマスタスライス１１０１，１１０２により、ＭＯＳトランジスタ８０２ｂのゲートとパッド８０１ａとを接続し、ドレインとパッド８０１ｂとを接続し、パッド８０１ａにゲート電圧を印加し、パッド８０１ｂにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。

このように、トランジスタの端子とパッドとの接続をマスクで制御することにより、ドレイン用パッドとゲート用パッドとソース用パッドとを共通化するこができ、ＴＥＧの高集積化を図ることができる。

また、トランジスタの端子とパッドとの接続をマスクで制御する方法として、メタルマスタスライスを利用する方法以外に、２度露光を利用する方法がある。

図１２及び図１３に、２度露光を利用した場合のトランジスタの端子とパッドとの接続例を示す。図１２は、２度露光のスクライブライン上段及び下段を示す図である。図１３は、２度露光のショットマトリクスを示す図である。

図１２及び図１３に示すように、２度露光により配線を切断し、スクライブラインの上下で測定素子を変更する。図１３の２度露光マスクショット位置は、１列置きとする。

このように、トランジスタの端子とパッドとの接続を２度露光で制御することにより、ドレイン用パッドとゲート用パッドとソース用パッドとを共通化するこができ、ＴＥＧの高集積化を図ることができる。

図１４は本実施の形態２の他の応用例を示す回路図である。

図１４に示すように、スクライブライン上のＴＥＧ領域には、複数（図１４では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＰＭＯＳトランジスタ１４０１，ＮＭＯＳトランジスタ１４０２などが置かれている。また、ＰＭＯＳトランジスタ１４０１のゲートはパッド８０１ａに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｆに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。また、ＮＭＯＳトランジスタ１４０２のゲートはパッド８０１ｂに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＰＷＥＬＬ）はパッド８０１ｉに接続されている。

ＰＭＯＳトランジスタ１４０１を測定するには、パッド８０１ａにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｆにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。ＮＭＯＳトランジスタ１４０２を測定するには、パッド８０１ｂにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｉにＰＷＥＬＬ電圧を印加して行う。

このような構成にして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートとソースを分けることにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを完成ウエハに対して測定可能となり、ＴＥＧの高集積化が図れる。

図１５は本実施の形態２の他の応用例を示す回路図である。図１５に示す応用例は、前記実施の形態１と本実施の形態２を組み合わせたものである。

図１５に示すように、前記実施の形態１の図２で示したような縦構造による共通化構成１５０１と、本実施の形態２の図９のような回路構造による共通化構成１５０２とを組み合わせる。このような構成により、さらに２倍の測定が可能となる。

図１６は本実施の形態２の他の応用例を示す回路図である。

図１６に示すように、スクライブライン上のＴＥＧ領域には、複数（図１６では１０個）のパッド８０１ａ〜８０１ｊが所定の間隔で配列されており、それらのパッドの間に素子として例えばＭＯＳトランジスタ８０２ａ，８０２ｂなどが置かれている。また、ＭＯＳトランジスタ８０２ａのゲートはパッド８０１ａに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。また、ＭＯＳトランジスタ８０２ｂのゲートはパッド８０１ｂに接続され、ドレインはパッド８０１ｃに接続され、ソースはパッド８０１ｅに接続され、バックゲート（ＮＷＥＬＬ）はパッド８０１ｊに接続されている。

このような構成において、ＭＯＳトランジスタ８０２ａ，８０２ｂとパッド８０１ｃの間にレーザカット領域１６０１，１６０２を設ける。他のＭＯＳトランジスタについても同様にレーザカット領域を設ける。

ＭＯＳトランジスタ８０２ａを測定するには、レーザカット領域１６０２の配線をレーザで切断し、パッド８０１ａにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。ＭＯＳトランジスタ８０２ｂを測定するには、レーザカット領域１６０１の配線をレーザで切断し、パッド８０１ｂにゲート電圧を印加し、パッド８０１ｃにドレイン電圧を印加し、パッド８０１ｅにソース電圧を印加し、パッド８０１ｊにＮＷＥＬＬ電圧を印加して行う。

このように、レーザ救済技術を利用して、測定を行わないＭＯＳトランジスタのドレイン側を切断することにより、ドレイン用パッドの共通化が可能となりＴＥＧの高集積化が図れる。例えば、前記本発明の前提技術２で示した図８の場合は、１０個のパッド群の中に、７個の素子しか配置することができなかったが、本実施の形態２における図９の構成の場合は、１０個のパッド群の中に、１２個の素子を配置することができる。また、完成ウエハに対しても全項目の測定実施が可能である。

したがって、前記実施の形態１及び実施の形態２によれば、１つのパッドに対して複数の素子を測定することが可能となる。また、従来に対して、２倍以上の素子を１モジュール（例えば２４パッド）に配置できる。また、スクライブライン上のＴＥＧ領域に配置するウエハ検査パターン数を低減することが可能となり、ダイシング時の異物発生の確率を低減できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、スクライブライン上のＴＥＧについて説明したが、これに限定されるものではなく、半導体チップ内など、他の領域にあるＴＥＧについても適用可能である。

本発明は、半導体装置、電子機器等の製造業において利用可能である。

本発明の前提として検討した半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す平面図である。 （ａ），（ｂ）は本発明の実施の形態１による半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切断面における断面図である。 本発明の実施の形態１の応用例を示す断面図である。 本発明の実施の形態１の他の応用例を示す断面図である。 （ａ），（ｂ）は本発明の実施の形態１の他の応用例を示す断面図であり、（ａ）は概念図、（ｂ）は（ａ）のＢ−Ｂ切断面における断面図である。 （ａ），（ｂ）は図５における応用例の詳細図であり、（ａ）は概念図、（ｂ）は（ａ）の領域６０１における平面図及び断面図である。 図５及び図６に示した応用例の測定方法を示す図である。 本発明の前提として検討した半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す回路図である。 本発明の実施の形態２による半導体装置におけるスクライブライン上のＴＥＧの素子配置を示す回路図である。 本発明の実施の形態２の応用例を示す回路図である。 本発明の実施の形態２の他の応用例を示す回路図である。 本発明の実施の形態２の他の応用例において、２度露光のスクライブライン上段及び下段を示す図である。 本発明の実施の形態２の他の応用例において、２度露光のショットマトリクスを示す図である。 本発明の実施の形態２の他の応用例を示す回路図である。 本発明の実施の形態２の他の応用例を示す回路図である。 本発明の実施の形態２の他の応用例を示す回路図である。

符号の説明

１０１ａ〜１０１ｇ，８０１ａ〜８０１ｊ パッド
１０２，１０２ａ，１０２ｂ，８０２，８０２ａ，８０２ｂ ＭＯＳトランジスタ
５０１，５０２ 素子群
５０３，５０４，６０１，６０２ 領域
７０１ 針
１００１ スイッチＭＯＳ
１１０１，１１０２ メタルマスタスライス
１４０１ ＰＭＯＳトランジスタ
１４０２ ＮＭＯＳトランジスタ
１５０１，１５０２ 共通化構成
１６０１，１６０２ レーザカット領域

Claims (5)

1. １つの半導体基板上に作製された特性評価用の複数の素子を含む半導体装置であって、
   第１及び第２の端子を有する第１の素子と、
   第３及び第４の端子を有する第２の素子と、
   前記第１及び第３の端子に接続された第１のパッドと、
   前記第２の端子に接続された第２のパッドと、
   前記第４の端子に接続された第３のパッドとを有し、
   前記第２のパッドは、第１の配線層で作製され、
   前記第３のパッドは、前記第１の配線層よりも上層の第２の配線層で作製され、
   前記第２のパッドと前記第３のパッドは、絶縁膜を介して重なりあって配置され、
   前記第１の素子は、前記第１及び第２のパッドを用いて測定され、
   前記第２の素子は、前記第１及び第３のパッドを用いて測定されるものであることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１の素子は、前記第２の配線層の作製前に測定され、前記第２の素子は、前記第２の配線層の作製後に測定されるものであることを特徴とする半導体装置。
3. １つの半導体基板上に作製された特性評価用の複数の素子を含む半導体装置であって、
   第１、第２及び第３の端子を有する第１の素子と、
   第４、第５及び第６の端子を有する第２の素子と、
   第７、第８及び第９の端子を有する第３の素子と、
   第１０、第１１及び第１２の端子を有する第４の素子と、
   前記第１、第４、第７及び第１０の端子に接続された第１のパッドと、
   前記第２及び第５の端子に接続された第２のパッドと、
   前記第８及び第１１の端子に接続された第３のパッドと、
   前記第３及び第９の端子に接続された第４のパッドと、
   前記第６及び第１２の端子に接続された第５のパッドとを有し、
   前記第１の素子は、前記第１、第２及び第４のパッドを用いて測定され、
   前記第２の素子は、前記第１、第２及び第５のパッドを用いて測定され、
   前記第３の素子は、前記第１、第３及び第４のパッドを用いて測定され、
   前記第４の素子は、前記第１、第３及び第５のパッドを用いて測定されるものであることを特徴とする半導体装置。
4. １つの半導体基板上に作製された特性評価用の複数の素子を含む半導体装置であって、
   第１及び第２の端子を有する第１の素子と、
   第３及び第４の端子を有する第２の素子と、
   前記第１及び第３の端子に接続された第１のパッドと、
   第２のパッドと、
   前記第２の端子と前記第２のパッドとを接続又は遮断する第１のスイッチと、
   前記第４の端子と前記第２のパッドとを接続又は遮断する第２のスイッチとを有し、
   前記第１の素子は、前記第１のスイッチを接続状態にし、前記第１及び第２のパッドを用いて測定され、
   前記第２の素子は、前記第２のスイッチを接続状態にし、前記第１及び第２のパッドを用いて測定されるものであることを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記複数の素子は、スクライブライン上に配置されることを特徴とする半導体装置。

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