JP2014192295A - 半導体装置 - Google Patents

Abstract

【課題】貫通孔を形成する際に受電極がエッチングストッパとしての機能を有し、かつ、受電極と半導体基板との間に発生する寄生容量を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１の表面１ａ上に設けられた絶縁層６１上に互いに離れて設けられた複数の電極８１ａ、８１ｂからなる電極群８１と、平面視において、電極群８１が設けられた領域８ａ内で、半導体基板１および絶縁層６１を貫通する貫通電極４とを有する。複数の電極８１ａ、８１ｂのうち一部の電極８１ａは、貫通電極４と電気的に接続され、かつ、半導体基板１の表面１ａ上に設けられた配線９と電気的に接続されている。一方、複数の電極８１ａ、８１ｂのうち他の電極８１ｂは、電気的に浮遊状態である。
【選択図】図２

Description

本発明は半導体装置に関し、貫通電極を有する半導体装置に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体素子が形成された半導体チップ（以下、単にチップともいう）については、半導体素子（以下、単に素子ともいう）の素子サイズを微細化することにより、１チップでの性能を向上させてきた。しかし、微細化が進むにつれて、例えば素子の動作速度の向上に伴って素子間の配線遅延が顕在化すること等により、１チップでの性能の向上に、鈍化傾向が現れてきた。

一方、一定規模の情報処理システムを構築する場合には、複数のチップを組み合わせ、チップ間を電気的に接続する必要がある。ところが、複数のチップを配線基板等の表面上に水平方向に並べた場合、チップ間の信号の伝送距離が、チップの一辺の長さよりも長くなる。このため、微細化により素子の動作速度が向上しても、依然としてチップ間での情報の伝送、または、電源電流の伝送に時間を要し、情報処理システム全体としての性能を向上させることが困難であった。

１チップでの性能の向上の鈍化傾向に対応するため、または情報処理システム全体としての性能を向上させるために、非特許文献１に記載された、いわゆるＳＩＰ（System In Package）と呼ばれる半導体装置が提案されている。これは、複数のチップを３次元的に積層し、チップを貫通する貫通ビア、すなわち貫通電極によりチップ間を電気的に接続することで、情報や電力を伝送する技術である。例えばシリコンからなる半導体基板に形成された貫通電極は、シリコン貫通電極（Through Silicon Via：ＴＳＶ）とも呼ばれる。このようなＴＳＶを用いて複数のチップを３次元的に積層する場合、水平方向に複数のチップを並べ、チップ間を電気的に接続する場合に比べて、チップ間の信号の伝送距離を短くすることができる。したがって、各チップ内での素子間の配線遅延、または、情報処理システム全体でのチップ間での伝送遅延を大幅に低減できることが期待される。また、特開２０１１−８２４５０号公報（特許文献１）にも、ＴＳＶを用いて複数のチップを３次元的に積層する技術が記載されている。

このような貫通電極の製造工程では、例えば半導体基板の表面上に形成される配線層中に、貫通電極を受けるための受電極を予め形成しておく。そして、フォトリソグラフィ技術およびエッチング技術を用いて、半導体基板の裏面から半導体基板を貫通して受電極に達する貫通孔を形成する。このとき、例えば銅からなる受電極のエッチング速度は、例えばシリコンからなる半導体基板のエッチング速度、および、配線層内の例えば酸化シリコン等からなる絶縁層のエッチング速度よりも小さい。したがって、貫通孔を形成するためのエッチングは、貫通孔が受電極に達したときに停止するので、受電極は、貫通電極からの信号や電源電流を伝送する機能に加え、エッチングストッパとしての機能を有する。

例えば特開平８−２０４００６号公報（特許文献２）にも、スルーホールが形成される絶縁層の下側の絶縁層をエッチングストッパとすることで、スルーホールの位置がずれた場合でも、スルーホールを形成するためのエッチングがエッチングストッパに達したときに減速または停止することが記載されている。

特開２０１１−８２４５０号公報 特開平８−２０４００６号公報

K.Takahashi et.al., Japanese Journal of Applied Physics, 40, 3032-3037(2001).

上記したように、配線層中に形成される受電極は、貫通電極からの信号や電源電流を伝送する機能と、エッチングストッパとしての機能とを両立させることが重要である。そして、エッチングストッパとして十分な機能を有するように、貫通孔を形成する位置の位置ずれを考慮して、受電極の面積を大きくすることが考えらえる。

しかし、本発明者の検討によれば、エッチングストッパとして十分な機能を有するように、受電極の面積を大きくすると、受電極と半導体基板との間に大きな寄生容量が発生することが分かった。

平面視で貫通電極と重なり合わない部分の受電極は、半導体基板と対向している。また、半導体基板の電位は、接地されて０電位となっているか、または電源電圧に等しくなっており、受電極とは異なる電位を有する。さらに、配線層とシリコンとの間の距離は、例えば数１００ｎｍであり、非常に短い。したがって、受電極と半導体基板との間には、大きな寄生容量が発生し、貫通電極からの信号や電源電流を伝送する機能が低下するため、半導体装置の性能が低下する。

一方、上記特許文献１に記載された技術では、信号系の貫通電極用の受電極と半導体基板との間で発生する寄生容量を低減するために、信号系の貫通電極用の受電極の面積を、電源系の貫通電極用の受電極の面積よりも小さくしている。しかし、受電極の面積を小さくすると、受電極にエッチングストッパとしての十分な機能を持たせることができず、例えば製造歩留りが低下し、製造コストが増大する等の問題がある。

そこで、本発明は、貫通電極を有する半導体装置において、貫通電極を受ける受電極が、貫通電極を形成するための貫通孔を形成する際に、エッチングストッパとしての機能を有し、かつ、受電極と半導体基板との間に発生する寄生容量を低減することができる半導体装置を提供する。

代表的な実施の形態による半導体装置は、半導体基板の表面上に設けられた第１絶縁層と、第１絶縁層上に互いに離れて設けられた複数の第１電極からなる第１電極群とを有する。また、この半導体装置は、平面視において、第１電極群が設けられた領域内で、半導体基板の裏面から半導体基板および絶縁層を貫通して第１電極群に達する貫通孔と、貫通孔に埋め込まれた導電膜からなる貫通電極と、半導体基板の表面上に設けられた配線とを有する。複数の第１電極のうち一部の第１電極は、貫通電極および配線と電気的に接続されている。一方、複数の第１電極のうち他の第１電極は、電気的に浮遊状態である。

代表的な実施の形態によれば、貫通電極を有する半導体装置において、貫通電極を受ける受電極が、貫通電極を形成するための貫通孔を形成する際に、エッチングストッパとしての機能を有し、かつ、受電極と半導体基板との間に発生する寄生容量を低減することができる。

実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置の要部断面図である。 比較例１における受電極を貫通電極と重ねて示す平面図である。 実施の形態１における受電極を貫通電極と重ねて示す平面図である。 実施の形態１における受電極を貫通電極と重ねて示す平面図である。 受電極が形成される領域と貫通電極とを重ねて示す平面図である。 受電極が形成される領域と貫通電極とを重ねて示す平面図である。 受電極が形成される領域と貫通電極とを重ねて示す平面図である。 実施の形態１の変形例における受電極を示す平面図である。 実施の形態１における受電極を示す平面図である。 実施の形態１における受電極を示す断面図である。 実施の形態１における受電極を示す平面図である。 実施の形態１における受電極を示す断面図である。 実施の形態１における受電極を示す平面図である。 実施の形態１における受電極を示す平面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態２における受電極を示す断面図である。 実施の形態３における受電極を示す平面図である。 実施の形態３における受電極を示す断面図である。 実施の形態３における受電極を示す平面図である。 実施の形態４における受電極を示す平面図である。 実施の形態４における受電極を示す断面図である。 実施の形態４における受電極を示す断面図である。 実施の形態４における受電極を示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。

また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。

（実施の形態１）
＜半導体装置の構成＞
実施の形態１の半導体装置を、図面を参照して説明する。以下では、半導体装置を、複数の半導体チップを積層した積層チップシステムに適用した例について説明する。

図１は、実施の形態１の半導体装置を示す断面図である。図２は、実施の形態１の半導体装置の要部断面図である。図１は、複数のチップを積層した半導体装置の断面図である。図２では、積層された２つのチップＣＨ１、ＣＨ２の貫通電極４および受電極８の周辺を拡大して示している。

図１に示すように、本実施の形態１の半導体装置は、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の半導体素子を含む回路が形成された半導体チップとしてのチップＣＨ１、チップＣＨ２およびチップＣＨ３を有する。チップＣＨ１、チップＣＨ２およびチップＣＨ３は、配線基板（図示は省略）上に、インターポーザＩＮＴを介して、順次積層されている。チップＣＨ１、ＣＨ２、ＣＨ３のそれぞれは、半導体基板１と、半導体基板１の表面１ａに形成されたピラー電極２と、半導体基板１の裏面１ｂに形成されたピラー電極３と、ピラー電極３と電気的に直接接続された貫通電極４とを有する。チップＣＨ１の表面１ａのピラー電極２と、チップＣＨ２の裏面１ｂのピラー電極３とは、平面視において、重なり合う位置に配置され、かつ、バンプ電極５を介して電気的に接続されている。また、チップＣＨ２の表面１ａのピラー電極２と、チップＣＨ３の裏面１ｂのピラー電極３とは、平面視において、重なり合う位置に配置され、かつ、バンプ電極５を介して電気的に接続されている。

なお、図１に示す例では、積層されたチップは３つであるが、この積層数に限られず、積層されたチップは２つ以上の複数であればいくつでもよい。また、ＭＩＳＦＥＴ等の半導体素子を含む回路が形成されたチップに代え、メモリやアナログ回路等、チップ毎に別々の機能を有するチップが積層されたものでもよい。さらに、複数の要素回路が形成されたシステムＬＳＩ（Large Scale Integration）が形成されたチップが積層されたものでもよい。あるいは、１つのチップのみが配線基板上にインターポーザを介して搭載されたものでもよい。

なお、本願明細書において、平面視において、とは、半導体基板１の表面１ａに垂直な方向から視た場合、または、裏面１ｂに垂直な方向から視た場合を意味する。また、本願明細書において、形成されている、とは、設けられていることも意味する。

図１に示す例では、チップＣＨ１、チップＣＨ２およびチップＣＨ３が、互いに同一のチップである例を示している。そのため、以下では、チップＣＨ１、チップＣＨ２およびチップＣＨ３を代表してチップＣＨ１について説明する。しかし、チップＣＨ１、チップＣＨ２およびチップＣＨ３を、互いに異なるチップとすることもできる。

図１および図２に示すように、チップＣＨ１は、半導体基板１を有する。半導体基板１は、第１主面としての表面１ａと、表面１ａと反対側の、第２主面としての裏面１ｂとを有する。

チップＣＨ１は、半導体基板１の表面１ａ上に形成された絶縁膜６と、絶縁膜６を挟んで裏面１ｂと反対側、すなわち絶縁膜６上に形成されたピラー電極２と、ピラー電極２上に形成されたバンプ電極５を有する。絶縁膜６は、例えば絶縁層６１および絶縁層６ａを含み、これらが下から順に積層されたものである。絶縁層６１は、半導体基板１の表面１ａ上に形成されている。チップＣＨ１は、半導体基板１の表面１ａ上に形成された、例えばＭＩＳＦＥＴ等の半導体素子７を有する。そして、絶縁層６１は、半導体素子７の表面を含めて半導体基板１の表面１ａ上に形成されている。

チップＣＨ１は、絶縁層６１上に形成された受電極８、および、受電極８と電気的に接続された配線９を有する。配線９は、例えば絶縁層６１および絶縁層６ａの一部の層を貫通して形成されたプラグ１０を介して、半導体素子７に含まれた電極と電気的に接続されている。つまり、絶縁膜６は、受電極８および配線９を覆うように形成されている。受電極８の詳細な構造については、後述する。

チップＣＨ１は、半導体基板１の裏面１ｂから半導体基板１および絶縁層６１を貫通して受電極８に達する孔部としての貫通孔１１を有する。また、チップＣＨ１は、貫通孔１１に埋め込まれた導電膜４ａからなる貫通電極４を有する。貫通孔１１の側面には、絶縁膜１２が形成されており、側面に絶縁膜１２が形成された貫通孔１１の内部に、貫通電極４が形成されている。

チップＣＨ１は、半導体基板１の裏面１ｂに形成され、例えば絶縁膜１２と同層の絶縁膜からなる絶縁膜１３を有する。また、半導体基板１の裏面１ｂには、ピラー電極３が形成されており、ピラー電極３は、貫通電極４と電気的に接続されている。

チップＣＨ１は、絶縁層６ａを挟んで裏面１ｂと反対側に形成されたパッド電極１４と、絶縁層６ａおよびパッド電極１４を挟んで裏面１ｂと反対側、すなわち絶縁層６ａ上およびパッド電極１４上に形成された絶縁膜１５とを有する。また、チップＣＨ１は、絶縁膜１５を貫通してパッド電極１４に達する開口部１６と、開口部１６に埋め込まれた導電膜からなるピラー電極２とを有する。ピラー電極２上には、バンプ電極５が図示されている。

本実施の形態１では、絶縁層６１上に形成された受電極８が、平面視において、複数の電極に分割されている。すなわち、本実施の形態１では、受電極８は、絶縁層６１上に互いに離れて形成された複数の電極からなる電極群８１を含む。以下では、本実施の形態１における受電極の詳細な構造について、比較例１における受電極の構造と対比しながら説明する。

図３は、比較例１における受電極を貫通電極と重ねて示す平面図である。図４および図５は、実施の形態１における受電極を貫通電極と重ねて示す平面図である。図３〜図５では、受電極を、貫通電極の外周の位置と重ねて示している。

図３に示すように、比較例１の半導体装置は、実施の形態１の半導体装置における貫通孔１１に代え、貫通孔１１１を有し、実施の形態１の半導体装置における貫通電極４に代え、貫通孔１１１に埋め込まれた貫通電極１０４を有するものとする。また、比較例１の半導体装置は、実施の形態１の半導体装置における受電極８に代え、受電極１０８を有し、実施の形態１の半導体装置における配線９に代え、配線１０９を有するものとする。また、受電極１０８が、配線１０９を介して、チップ内の通信回路１２０に接続されているものとする。それ以外の部分については、実施の形態１の半導体装置と同様である。

このような比較例１では、本発明者の検討によれば、エッチングストッパとして十分な機能を有するように、受電極１０８の面積を大きくすると、受電極１０８と半導体基板１（図２参照）との間に大きな寄生容量が発生することが分かった。

平面視で貫通電極１０４と重なり合わない部分の受電極１０８は、半導体基板１（図２参照）と対向している。そして、貫通電極１０４の位置に関わらず、受電極１０８全体が通信回路１２０に接続される。したがって、比較例１では、平面視で貫通電極１０４と重なり合わない部分の受電極１０８は、全て寄生容量に寄与する。また、半導体基板１の電位は、接地されて０電位となっているか、もしくは電源電圧に等しくなっており、受電極１０８とは異なる電位を有する。さらに、受電極１０８と半導体基板１との間の距離は、例えば数１００ｎｍであり、非常に短い。したがって、受電極１０８と半導体基板１との間には、大きな寄生容量が発生し、貫通電極１０４からの信号や電源電流を伝送する機能が低下するため、半導体装置の性能が低下する。

一方、図４に示すように、本実施の形態１の半導体装置では、受電極８は、互いに離れて形成された複数の電極からなる電極群８１を含む。すなわち、電極群８１からなる受電極８は、平面視において、複数の電極８１ａおよび複数の電極８１ｂに電気的に分割されている。ここで、複数の電極８１ａを、貫通電極４が形成される前から配線９と電気的に接続されていた電極であると定義する。一方、複数の電極８１ｂを、少なくとも貫通電極４が形成される前は、配線９と電気的に接続されておらず、電気的に浮遊状態であった電極であると定義する。

本実施の形態１では、平面視において、電極８１ａ、８１ｂが矩形形状を有し、図４のＸ軸方向、および、Ｘ軸方向に交差するＹ軸方向にマトリクス状に配列されている。なお、好適には、Ｙ軸方向は、Ｘ軸方向と直交するものであり、以下では、Ｙ軸方向がＸ軸方向と直交する場合を例示して説明する。また、平面視において、電極８１ａ、８１ｂは、矩形形状以外の形状、例えば円形形状、矩形以外の多角形形状を有してもよい。

図２および図４に示すように、貫通孔１１は、電極群８１が設けられた領域である領域８ａ内で、半導体基板１の裏面１ｂから半導体基板１および絶縁層６１を貫通して電極群８１に達している。また、貫通電極４は、貫通孔１１に埋め込まれた導電膜４ａからなる。したがって、複数の電極８１ａ、８１ｂのうち一部の電極８１ａは、平面視において貫通電極４と重なり合っており、すなわち貫通孔１１に露出しており、かつ、貫通電極４および配線９のいずれとも電気的に接続されている。この貫通電極４および配線９と電気的に接続された電極８１ａは、配線９を介してチップＣＨ１（図２参照）内の通信回路２０（図４参照）に接続されている。

一方、複数の電極８１ａ、８１ｂのうち他の一部の電極８１ｂは、平面視において貫通電極４と重なり合っておらず、すなわち貫通孔１１に露出しておらず、電気的に浮遊状態であり、貫通電極４および配線９のいずれとも電気的に接続されていない。この電気的に浮遊状態である電極８１ｂは、受電極８と半導体基板１との間の寄生容量には寄与しない。したがって、本実施の形態１では、受電極８と半導体基板１との間に、大きな寄生容量が発生することを防止または抑制することができ、貫通電極４からの信号や電源電流を伝送する機能が低下することを防止または抑制することができるので、半導体装置の性能を向上させることができる。

好適には、図４に示すように、複数の電極８１ａは、領域８ａの中心部に設けられており、複数の電極８１ｂは、領域８ａの周辺部に設けられている。このような場合、領域８ａの中心部に複数の電極８１ｂが設けられた場合に比べ、図５に示すように、貫通電極４の中心位置が領域８ａの中心位置からずれた場合にも、貫通電極４が複数の電極８１ａのいずれかと電気的に接続されやすくなる。

図６〜図８は、受電極が形成される領域と貫通電極とを重ねて示す平面図である。

具体的には、図６に示すように、電極群８１が形成される領域８ａを、平面視において、Ｘ軸方向に延在する辺８ｂと、Ｘ軸方向に直交するＹ軸方向に延在する辺８ｃとを有する正方形形状の領域であるとする。貫通孔１１に埋め込まれた貫通電極４が、平面視において円形形状を有するものとし、貫通電極４の直径をＡとする。このとき、貫通孔１１の直径も、貫通電極４の直径Ａに略等しいものとする。また、貫通電極４すなわち貫通孔１１の、Ｘ軸方向およびＹ軸方向において想定される最大の位置ずれ量をＢとする。このとき、辺８ｂおよび辺８ｃの長さをＡ＋２Ｂとすることで、想定される最大の位置ずれが発生した場合でも、貫通電極４が、平面視において領域８ａに内包されることになる。

また、図７に示すように、複数の電極８１ａ（図４参照）は、平面視において、領域８ａに内包され、領域８ａの中心ＣＮＴと同一の中心ＣＮＴを有し、かつ、Ｘ軸方向に延在する辺８ｄと、Ｙ軸方向に延在する辺８ｅとを有する正方形形状の領域８ｆに設けられているものとする。さらに、辺８ｄおよび辺８ｅの長さをＣとする。そして、図７に示すように、Ａ、Ｂ、Ｃが、下記式（１）
Ｃ＝２Ｂ−Ａ／（√２） 式（１）
の関係を満たすように調整する。上記式（１）の関係を満たすときは、想定される最大の位置ずれが発生した場合でも、平面視において、貫通電極４と領域８ｆとが接触するので、貫通電極４を複数の電極８１ａのいずれかと電気的に接続させつつ、領域８ｆの面積を最小にすることができる。

なお、Ａ、Ｂ、Ｃが満たすべき条件として、上記式（１）に代え、上記式（１）を満たす条件が含まれるようにしてもよい。例えば、図８に示すように、下記式（２）
２Ｂ−Ａ／（√２）≦Ｃ≦２Ｂ 式（２）
を満たすようにすることもできる。上記式（２）の関係を満たすときは、想定される最大の位置ずれが発生した場合でも、平面視において、貫通電極４と領域８ｆとが十分に重なり合うので、貫通電極４を確実に複数の電極８１ａのいずれかと電気的に接続させることができる。

図９は、実施の形態１の変形例における受電極を示す平面図である。

好適には、図９に示すように、複数の電極８１ａ、８１ｂについては、領域８ａの中心部から離れて設けられている電極ほど、電極の面積が小さい。これにより、例えば、平面視で貫通電極４と重なり合う部分を有する１つの電極８１ｂのうち、平面視で貫通電極４と重なり合わず、半導体基板１と対向する部分の面積を小さくすることができるので、受電極８と半導体基板１との間に発生する寄生容量をさらに小さくすることができる。

次に、図２および図１０〜図１３を参照し、受電極８のさらに詳細な構造について説明する。図１０および図１２は、実施の形態１における受電極を示す平面図である。図１１および図１３は、実施の形態１における受電極を示す断面図である。図１１では、受電極８と絶縁膜６とを合わせて図示しているが、理解を簡単にするために、絶縁層６８、６９、接続電極２３、配線９、貫通孔１１、絶縁膜１２および貫通電極４（図２参照）の図示を省略している。図１２は、図１０および図１１で示された受電極８のうち、４つの電極８１ａ、２つの電極８２ａ、および、３つの電極８３ａのみを拡大して示している。図１３は、図１２のＤ−Ｄ線に沿った断面図であるが、理解を簡単にするために、Ｄ−Ｄ線に沿った断面には含まれない接続電極２２を示している。

図２に示すように、絶縁層６ａは、絶縁層６２〜６９を含む。受電極８は、電極群８１に加え、電極群８２および電極群８３を含む。

絶縁層６１上には、絶縁層６２が形成されている。絶縁層６２には、開口部が互いに離れて形成されており、絶縁層６２に形成された開口部には、この開口部に埋め込まれた導電膜からなる、複数の電極８１ａ、８１ｂが形成されている。複数の電極８１ａ、８１ｂは、互いに離れて形成されており、複数の電極８１ａ、８１ｂからなる電極群８１を形成している。すなわち、絶縁層６１上には、電極群８１が形成されている。

絶縁層６２上、および、複数の電極８１ａ、８１ｂ上には、絶縁層６３が形成されている。すなわち、電極群８１上には、絶縁層６３が形成されている。絶縁層６３には、絶縁層６３を貫通して電極８１ａに達する開口部が、互いに離れて形成されており、この開口部には、この開口部に埋め込まれた導電膜からなる接続電極２１が形成されている。

絶縁層６３上、および、接続電極２１上には、絶縁層６４が形成されている。絶縁層６４には、絶縁層６４を貫通して絶縁層６３または接続電極２１に達する開口部が、互いに離れて形成されており、絶縁層６４に形成された開口部には、この開口部に埋め込まれた導電膜からなる複数の電極８２ａ、８２ｂが形成されている。複数の電極８２ａ、８２ｂは、互いに離れて形成されており、複数の電極８２ａ、８２ｂからなる電極群８２を形成している。すなわち、絶縁層６３上には、電極群８２が形成されている。

絶縁層６４上、および、複数の電極８２ａ、８２ｂ上には、絶縁層６５が形成されている。すなわち、電極群８２上には、絶縁層６５が形成されている。絶縁層６５には、絶縁層６５を貫通して電極８２ａに達する開口部が、互いに離れて形成されており、この開口部には、この開口部に埋め込まれた導電膜からなる接続電極２２が形成されている。

絶縁層６５上、および、接続電極２２上には、絶縁層６６が形成されている。絶縁層６６には、絶縁層６６を貫通して絶縁層６５または接続電極２２に達する開口部が、互いに離れて形成されており、絶縁層６６に形成された開口部には、この開口部に埋め込まれた導電膜からなる複数の電極８３ａ、８３ｂが形成されている。複数の電極８３ａ、８３ｂは、互いに離れて形成されており、複数の電極８３ａ、８３ｂからなる電極群８３を形成している。すなわち、絶縁層６５上には、電極群８３が形成されている。

絶縁層６６上、および、複数の電極８３ａ、８３ｂ上には、絶縁層６７が形成されている。すなわち、電極群８３上には、絶縁層６７が形成されている。絶縁層６７には、絶縁層６７を貫通して電極８３ａに達する開口部が、互いに離れて形成されており、この開口部には、この開口部に埋め込まれた導電膜からなる接続電極２３（図２参照）が形成されている。

絶縁層６７上、および、接続電極２３（図２参照）上には、絶縁層６８（図２参照）が形成されている。絶縁層６８には、絶縁層６８を貫通して絶縁層６７および接続電極２３に達する開口部が形成されており、この開口部には、この開口部に埋め込まれた導電膜からなり、接続電極２３と電気的に接続された配線９（図２参照）が形成されている。

配線９上、および、絶縁層６８上には、絶縁層６９（図２参照）が形成されている。絶縁層６９には、開口部が形成されており、絶縁層６９に形成された開口部には、この開口部に埋め込まれた導電膜からなるパッド電極１４（図２参照）が形成されている。

電極群８１に含まれる複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間は、貫通孔１１を形成する際のエッチングストッパとして機能しないおそれがある。したがって、電極群８２、８３は、電極群８１に含まれる複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間を、電極群８２、８３に含まれる複数の電極が覆うように、すなわちオーバーラップするように配置されている。これにより、貫通孔１１を形成する際にオーバーエッチングが行われた場合でも、電極群８２、８３に含まれる複数の電極がエッチングストッパとして機能する。したがって、受電極８のエッチングストッパとしての機能をさらに高めることができ、貫通孔１１に埋め込まれた導電膜４ａ（図２参照）により、本来接続される予定のない電極または配線の間で短絡が発生することを、防止または抑制することができる。

また、電極群８３は、受電極８を、配線９（図２参照）を介して例えば半導体素子７（図２参照）等の通信回路２０（図４参照）、またはピラー電極２（図２参照）と電気的に接続するためのものである。

なお、絶縁層６ａの材料を絶縁層６１の材料と異なる材料とし、貫通孔１１を形成する際のエッチングストッパとして絶縁層６ａを機能させる場合、または、貫通孔１１のエッチング量を精度よく制御する場合には、受電極８を電極群８１のみからなるものとすることもできる。

前述したように、本実施の形態１では、平面視において、電極８１ａ、８１ｂが矩形形状を有し、図１０のＸ軸方向およびＹ軸方向にマトリクス状に配列されている。また、本実施の形態１では、平面視において、電極８２ａ、８２ｂが矩形形状を有し、図１０のＸ軸方向およびＹ軸方向にマトリクス状に配列されている。さらに、本実施の形態１では、平面視において、電極８３ａ、８３ｂが矩形形状を有し、図１０のＸ軸方向およびＹ軸方向にマトリクス状に配列されている。また、平面視において、電極８２ａ、８２ｂ、８３ａ、８３ｂは、矩形形状以外の形状、例えば円形形状、矩形以外の多角形形状を有してもよい。

複数の電極８２ａ、８２ｂは、平面視において、複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間の一部を覆うように設けられている。複数の電極８２ａは、接続電極２１を介して電極８１ａと電気的に接続されている。また、複数の電極８２ｂは、複数の電極８１ａ、８１ｂのいずれとも電気的に接続されておらず、電気的に浮遊状態である。

複数の電極８３ａ、８３ｂは、平面視において、複数の電極８１ａ、８１ｂであって互いに隣り合う電極の間の隙間のうち、電極８２ａ、８２ｂのいずれにも覆われていない部分を覆うように設けられている。複数の電極８３ａは、接続電極２２を介して電極８２ａと電気的に接続されている。また、複数の電極８３ｂは、複数の電極８２ａ、８２ｂのいずれとも電気的に接続されておらず、電気的に浮遊状態である。

複数の電極８３ａは、絶縁層６７を貫通して設けられた接続電極２３（図２参照）を介して、配線９（図２参照）と接続されている。したがって、複数の電極８１ａは、接続電極２１、電極８２ａ、接続電極２２、電極８３ａおよび接続電極２３を介して、配線９と電気的に接続されている。

また、好適には、電極８１ａ、８２ａ、８３ａの場合を図１２に示すように、複数の電極８２ａ、８２ｂの各々は、平面視において、複数の電極８１ａ、８１ｂのうちＸ軸方向およびＹ軸方向に互いに隣り合う４つの電極のいずれとも重なり合う部分を有する。また、複数の電極８３ａ、８３ｂの各々は、平面視において、複数の電極８２ａ、８２ｂのうちＸ軸方向またはＹ軸方向に互いに隣り合う２つの電極のいずれとも重なり合う部分を有する。また、前述したように、電極８３ａ、８３ｂが、電極８１ａ、８１ｂの間の隙間のうち、電極８２ａ、８２ｂのいずれにも覆われていない部分を覆うように設けられているため、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂのいずれかにより覆われることになる。

なお、図１２は、電極８１ａ、８２ａ、８３ａの配置を図示しているが、電極８１ａの一部または全部を電極８１ｂに代え、電極８２ａの一部または全部を電極８２ｂに代え、電極８３ａの一部または全部を電極８３ｂに代えた場合の配置も、図１２に示した配置と同様である。

本実施の形態１では、絶縁層６１〜６９として、例えば酸化シリコンからなる絶縁層を用いることができる。また、電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂ、接続電極２１、２２、２３、および、配線９として、例えばダマシン法等の象嵌技術により形成された銅からなる導電膜を用いることができる。また、図１２に示すように、平面視において矩形形状を有する電極８１ａの各辺の長さＬ１を、例えば数μｍ程度とすることができ、互いに隣り合う電極８１ａ間の距離Ｄ１を、例えば２００ｎｍ程度とすることができる。

また、前述したように、複数の電極８１ａは、好適には、貫通電極４すなわち貫通孔１１について、想定される最大の位置ずれが発生した場合でも、貫通電極４が複数の電極８１ａのいずれかと電気的に接続されるように、領域８ａの中心部に配置される。

図１４および図１５は、実施の形態１における受電極を示す平面図である。図１４および図１５では、貫通電極４すなわち貫通孔１１の外周の位置を重ねて示している。また、図１４および図１５では、複数の電極８１ａ、８１ｂのうち、貫通電極４および配線９のいずれかと電気的に接続された電極が配置されている領域のみにおいて、電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂにハッチングを付している。このとき、ハッチングが付された領域は、電極８１ａ、８１ｂが貫通電極４および配線９のいずれかと電気的に接続されている領域である。一方、ハッチングが付されていない領域は、電極８１ｂが貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である領域である。

図１４は、貫通電極４が領域８ａの中心部に形成されている場合、すなわち、貫通電極４の中心位置が領域８ａの中心位置からずれていない場合を示している。また、図１５は、貫通電極４が領域８ａの中心部に形成されておらず、貫通電極４の中心位置が、想定される最大の位置ずれ量だけ領域８ａの中心位置からずれた場合を示している。

図１４および図１５のいずれの場合でも、領域８ａの全面に亘り一体として受電極８が設けられている場合に比べ、ハッチングが付されていない領域の面積、すなわち、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積を増加させることができる。したがって、平面視で貫通電極４と重なり合わない部分の受電極８と半導体基板１との間で発生する寄生容量を低減することができる。

また、図１４と図１５とを比較すると、図１４において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積は、図１５において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積よりも大きい。したがって、受電極８と半導体基板１との間で発生する寄生容量を低減する効果が最大となるのは、貫通電極４が領域８ａの中心部に形成されている場合、すなわち、貫通電極４の中心位置が領域８ａの中心位置からずれていない場合であることが分かる。

＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について、図面を参照して説明する。図１６〜図２７は、実施の形態１の半導体装置の製造工程中の要部断面図である。

半導体基板を貫通する貫通電極を形成する工程を含む半導体装置の製造方法としては、貫通電極を形成する工程を行う時点が互いに異なる３通りの製造方法がある。まず、チップに形成される回路のうち例えばＭＩＳＦＥＴ等の半導体素子を形成する際に貫通電極を形成する製造方法、すなわちビアファーストプロセスと呼ばれる製造方法がある。また、半導体素子を形成した後、チップに形成される回路のうち配線を形成する際に貫通電極を形成する製造方法、すなわちビアミドルプロセスと呼ばれる製造方法がある。さらに、これら半導体素子および配線を含めて回路が形成された後に貫通電極を形成する製造方法、すなわちビアラストプロセスと呼ばれる製造方法がある。

本実施の形態１における半導体装置の製造方法は、上記した３つの製造方法のうち、ビアラストプロセスを用いるものである。

まず、図１６に示すように、例えばシリコン単結晶基板からなり、表面１ａおよび裏面１ｂを有する半導体基板１を用意する。半導体基板１として、例えば３００〜５００μｍ程度の厚さＴＨ１（後述する図２１参照）を有する半導体基板１を用いることができる。半導体基板１の表面１ａに周知の方法によりＭＩＳＦＥＴその他の半導体素子７を形成する。その後、半導体基板１の表面１ａ上に、例えば酸化シリコンからなる絶縁層６１をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。

次に、絶縁層６１上に、絶縁層６ａ（後述する図２０参照）および受電極８（後述する図２０参照）を形成する。

まず、図１７に示すように、絶縁層６１上に、例えば酸化シリコンからなる絶縁層６２をＣＶＤ法等により形成する。次に、絶縁層６２に、互いに離れた開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ（Chemical Mechanical Polishing）法等により除去することで、開口部に埋め込まれた導電膜からなり、互いに離れて形成された複数の電極８１ａ、８１ｂを形成する。このとき、複数の電極８１ａ、８１ｂからなる電極群８１がダマシン法により形成されることになる。

次に、図１８に示すように、複数の電極８１ａ、８１ｂ上、および、絶縁層６２上に、例えば酸化シリコンからなる絶縁層６３をＣＶＤ法等により形成する。次に、絶縁層６３を貫通して電極８１ａに達する開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、電極８１ａと電気的に接続された接続電極２１を形成する。

次に、接続電極２１上、および、絶縁層６３上に、例えば酸化シリコンからなる絶縁層６４をＣＶＤ法等により形成する。次に、絶縁層６４に、互いに離れた開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、互いに離れて形成された複数の電極８２ａ、８２ｂを形成する。このとき、電極８２ａは、接続電極２１と電気的に接続される。また、複数の電極８２ａ、８２ｂからなる電極群８２がダマシン法により形成されることになる。

次に、図１９に示すように、複数の電極８２ａ、８２ｂ上、および、絶縁層６４上に、例えば酸化シリコンからなる絶縁層６５をＣＶＤ法等により形成する。次に、絶縁層６５を貫通して電極８２ａに達する開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、電極８２ａと電気的に接続された接続電極２２を形成する。

次に、接続電極２２上、および、絶縁層６５上に、例えば酸化シリコンからなる絶縁層６６をＣＶＤ法等により形成する。次に、絶縁層６６に、互いに離れた開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、互いに離れて形成された複数の電極８３ａ、８３ｂを形成する。このとき、電極８３ａは、接続電極２２と電気的に接続される。また、複数の電極８３ａ、８３ｂからなる電極群８３がダマシン法により形成され、電極群８１、８２、８３からなる受電極８が、領域８ａ（図６参照）内に形成されることになる。

次に、図２０に示すように、複数の電極８３ａ、８３ｂ上、および、絶縁層６６上に、例えば酸化シリコンからなる絶縁層６７をＣＶＤ法等により形成する。次に、絶縁層６７を貫通して電極８３ａに達する開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、電極８３ａと電気的に接続された接続電極２３を形成する。

次に、接続電極２３上、および、絶縁層６７上に、例えば酸化シリコンからなる絶縁層６８をＣＶＤ法等により形成する。次に、絶縁層６８を貫通して接続電極２３に達する開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなり、接続電極２３と電気的に接続された配線９を形成する。

次に、配線９上、および、絶縁層６８上に、例えば酸化シリコンからなる絶縁層６９をＣＶＤ法等により形成する。次に、絶縁層６９に開口部を形成し、形成された開口部を埋め込むように、例えば銅からなる導電膜をめっき法等により形成する。そして、開口部の外部の導電膜を例えばＣＭＰ法等により除去することで、開口部に埋め込まれた導電膜からなるパッド電極１４を形成する。その後、パッド電極１４上、および、絶縁層６９上に、例えば酸化シリコンからなる絶縁膜１５をＣＶＤ法等により形成し、絶縁膜１５に開口部１６を形成する。

なお、図１６〜図２０に示す工程を行うことにより、例えばＭＩＳＦＥＴからなる半導体素子７の電極と電気的に接続されるように、プラグ１０が形成される。また、プラグ１０の一部は、配線９と電気的に接続される。

次に、図２１に示すように、例えばＣＭＰ法等により半導体基板１の裏面１ｂを研磨し、半導体基板１を薄化する。薄化される前の半導体基板１の厚さＴＨ１は、前述したように、例えば３００〜５００μｍ程度とすることができ、薄化された後の半導体基板１の厚さＴＨ２は、例えば２５〜５０μｍ程度とすることができる。具体的には、半導体基板１を、半導体基板１とは異なる支持基板（図示は省略）上に、半導体基板１の表面１ａが下を向いた状態（フェイスダウンの状態）で、すなわち半導体基板１の表面１ａが支持基板と対向するように、支持基板上に固定する。そして、半導体基板１の裏面１ｂが上を向いた状態で、半導体基板１の裏面１ｂを研磨する。

なお、図２１〜図２６に示す工程では、半導体基板１は、上記フェイスダウンの状態であるが、理解を簡単にするために、半導体基板１の表面１ａが紙面内で上方を向くように示している。

次に、図２２に示すように、半導体基板１の裏面１ｂにレジストを塗布する。そして、例えばアライナ等の露光装置を用いた密着露光によるパターン露光を行い、さらに現像を行うことで、貫通孔１１（後述する図２３参照）を形成するためのレジストパターン２４を形成する。レジストパターン２４には、開口部２４ａが形成されている。パターン露光の際、開口部２４ａの中心位置を半導体基板１の裏面１ｂ側から半導体基板１の表面１ａ上に形成された受電極８、すなわち領域８ａ（図６参照）の中心位置と位置合わせするために、赤外光が用いられる。また、開口部２４ａの直径Ａは、図６を用いて説明した、貫通電極４、すなわち貫通孔１１の直径Ａである。

例えば開口部２４ａの中心位置を位置合わせするために、例えばステッパを用いる場合には、例えば１μｍ程度以下の位置合わせ精度、すなわち最大の位置ずれ量が得られる。一方、例えばアライナ等の露光装置を用いた密着露光を行う場合には、最大の位置ずれ量として例えば数μｍ程度の位置ずれ量が想定される。図２２は、電極群８１すなわち受電極８の幅が、直径Ａを有する開口部２４ａの外周よりも左右両側に位置ずれ量Ｂだけ広がっていることを示している。この位置ずれ量Ｂは、図６を用いて説明した、想定される最大の位置ずれ量Ｂである。

次に、図２３に示すように、貫通孔１１を形成する。この貫通孔１１を形成する工程は、異方性エッチングとしてのエッチング技術、すなわち、裏面１ｂに垂直な方向にのみ選択的にエッチングを行い、裏面１ｂに平行な方向にはほとんどエッチングを行わないエッチング技術により行う。そして、このエッチングの工程は、貫通孔１１が、半導体基板１および絶縁層６１を貫通して電極群８１に含まれる電極８１ａ、８１ｂに達し、電極８１ａ、８１ｂが貫通孔１１に露出した時点で終了させる。

ただし、貫通孔１１が電極８１ａ、８１ｂに達した時点でエッチングを停止させるのは、困難である。したがって、通常は、貫通孔１１が電極群８１に含まれる電極８１ａ、８１ｂに達した後も、さらにある程度エッチングを行う、いわゆるオーバーエッチングを行うことになる。

ここで、例えば銅などからなる電極８１ａ、８１ｂのエッチング速度は、例えばシリコンなどからなる半導体基板１のエッチング速度、および、例えば酸化シリコンなどからなる絶縁層６１のエッチング速度よりも小さい。したがって、貫通孔１１が電極８１ａ、８１ｂに達した時に、エッチングが止まることになる。すなわち、受電極８により、貫通孔１１を形成するためのエッチングが受電極８よりも上層の部分の絶縁層６ａ中に形成された配線、すなわち受電極８よりも上層の配線層に進展することを防止または抑制することができる。したがって、受電極８は、貫通電極４からの信号または電源電流をチップ内の配線または回路に伝送する機能に加え、エッチングストッパとしての機能を有する。

なお、図６を用いて前述したように、貫通孔１１の直径をＡとし、Ｘ軸方向およびＹ軸方向に想定される最大の位置ずれ量をＢとするとき、受電極８が形成される領域８ａのＸ軸方向およびＹ軸方向の１辺の長さは、Ａ＋２Ｂである。これにより、貫通孔１１の中心位置が想定される最大の位置ずれ量だけ領域８ａの中心位置からずれた場合でも、平面視において、貫通孔１１が領域８ａの外部にはみ出すことを防止することができる。

次に、図２４に示すように、例えば酸化シリコンからなる絶縁膜１２を、貫通孔１１の底面および側面に、例えばＣＶＤ法等により形成する。このとき、例えば半導体基板１の裏面１ｂにも、絶縁膜１２と同層の絶縁膜からなる絶縁膜１３を形成する。

次に、図２５に示すように、例えば貫通孔１１の底面に形成された絶縁膜１２をドライエッチング技術により再度除去する。そして、半導体基板１の裏面１ｂに、底面に電極８１ａ、８１ｂが露出している貫通孔１１を埋め込むように、例えば銅からなる貫通電極４（図２６参照）用の導電膜４ａを、めっき法により形成する。

次に、図２６に示すように、例えばＣＭＰ法等により半導体基板１の裏面１ｂを研磨し、貫通孔１１の外部の導電膜４ａを除去することで、貫通孔１１に埋め込まれた導電膜４ａからなる貫通電極４を形成する。

次に、図２７に示すように、半導体基板１の裏面１ｂに例えばアルミニウムなどの導電膜を形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、導電膜からなり、貫通電極４と電気的に接続されたピラー電極３を形成する。また、開口部１６内を含めて半導体基板１の表面１ａに例えばアルミニウムなどの導電膜を形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、開口部１６に埋め込まれた導電膜からなり、パッド電極１４と電気的に接続されたピラー電極２を形成する。

その後、周知の技術を用いてピラー電極２上に、半田からなるバンプ電極５を形成することにより、図２に示したようなチップＣＨ１が形成される。

＜ビアラストプロセスにより製造された半導体装置における寄生容量＞
ビアファーストプロセスでは、半導体素子を形成する際の位置合わせ精度、すなわち例えば数１０ｎｍ程度の位置合わせ精度で貫通電極を形成することができる。そのため、想定される貫通電極の最大の位置ずれ量は、例えば数１０ｎｍ程度であり、隣り合う受電極のピッチ、すなわち中心間距離を小さくできる点で、他の製造方法よりも優れる。しかし、貫通電極を形成する導電膜の材料が、ポリシリコンなどの比較的電気抵抗率が大きい材料に限られる点、または、半導体素子を含む回路を形成する回路プロセスと、貫通電極を形成するビアプロセスとを一体として行わなくてはならず、製造設備の制約が大きい点で、他の製造方法よりも劣る。

一方、ビアミドルプロセスでは、配線を形成する際の位置合わせ精度、すなわち数１００ｎｍ程度の位置合わせ精度で貫通電極を形成することができる。そのため、想定される貫通電極の最大の位置ずれ量も例えば数１００ｎｍ程度であり、ビアファーストプロセスよりは劣るものの、隣り合う受電極のピッチ、すなわち中心間距離をある程度小さくできる点で、ビアラストプロセスよりも優れる。また、貫通電極として、配線と同様に、銅からなる導電膜を用いることができ、貫通電極の電気抵抗を低減できる点で、ビアファーストプロセスよりも優れる。しかし、配線を形成する配線プロセスと、貫通電極を形成するためのビアプロセスとを一体として行わなくてはならない点で、ビアラストプロセスよりも劣る。そして、シリコンと銅の間で熱膨張係数が異なるため、シリコンからなる半導体基板と、銅からなる貫通電極との間で発生するストレスにより、回路が損傷を受けるか、または、回路の電気的特性が劣化するおそれがある。

他方、ビアラストプロセスでは、回路プロセスとビアプロセスとを分離して行うことができるため、製造設備の制約が少ない。また、回路プロセスの後、ビアプロセスを行うため、プロセス全体として、シリコンからなる半導体基板と、銅からなる貫通電極との間で発生するストレスにより受ける影響を少なくすることができる。

ところが、ビアラストプロセスでは、ビアファーストプロセスおよびビアミドルプロセスに比べ、貫通電極すなわち貫通孔の位置合わせ精度が低い。これは、そもそもビアプロセスにおける位置合わせ精度が、回路プロセスにおける位置合わせ精度よりも低いためであり、また、半導体基板の裏面から位置合わせを行わなければならないためである。そのため、ビアラストプロセスでは、貫通電極の位置合わせ精度は、例えば数μｍ程度であり、隣り合う貫通電極のピッチ、すなわち中心間距離は、例えば数１０μｍ程度である。

したがって、ビアラストプロセスで貫通電極を形成する場合、想定される最大の位置ずれ量が大きいので、受電極が設けられる領域の面積が大きくなってしまう。そのため、図３に示すように、受電極１０８が電気的に分割されていない比較例１の半導体装置では、受電極１０８のうち平面視で貫通電極１０４と重なり合わない部分が占める面積が大きくなり、受電極１０８のうち平面視で貫通電極１０４と重なり合わない部分と半導体基板との間で発生する寄生容量が大きくなる。

＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１では、受電極８は、電気的に分割されており、互いに離れて形成された複数の電極８１ａ、８１ｂからなる電極群８１を含む。複数の電極８１ａのうち一部の電極８１ａは、貫通電極４および配線９のいずれとも電気的に接続されている。また、複数の電極８１ｂのうち一部の電極８１ｂは、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である。したがって、受電極８と半導体基板１との間に、大きな寄生容量が発生することを防止することができ、貫通電極４からの信号や電源電流を伝送する機能が低下することを防止または抑制することができる。よって、受電極８が、貫通孔１１を形成するためのエッチングの際に、エッチングストッパとしての機能を有し、かつ、受電極８と半導体基板１との間に発生する寄生容量を低減することができる。

また、受電極８は、電極群８１に加え、電極群８２および電極群８３を含む。電極群８２、８３は、電極群８１に含まれる複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間を、電極群８２、８３に含まれる複数の電極８２ａ、８２ｂ、８３ａ、８３ｂが覆うように、すなわちオーバーラップするように、配置されている。これにより、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂのいずれかにより覆われることになる。したがって、貫通孔１１を形成する際に、複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間がオーバーエッチングされた場合でも、複数の電極８２ａ、８２ｂ、８３ａ、８３ｂがエッチングストッパとして機能するので、受電極８のエッチングストッパとしての機能をさらに高めることができる。

（実施の形態２）
次に、実施の形態２の半導体装置について説明する。本実施の形態２の半導体装置は、例えばアルミニウムなどの導電膜からなる受電極８および配線９（図２参照）が、フォトリソグラフィ技術およびエッチング技術により形成されたものである。したがって、絶縁層６ａの構成、受電極８の材質および配線９の材質以外の部分については、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様にすることができる。

図２８は、実施の形態２における受電極を示す断面図である。図２８では、受電極８と絶縁膜６とを合わせて図示しているが、理解を簡単にするために、絶縁層６９、接続電極２３、配線９、貫通孔１１、絶縁膜１２および貫通電極４（図２参照）の図示を省略している。なお、本実施の形態２では、実施の形態１と異なり、絶縁層６２、６４、６６、６８（図２参照）が設けられていない。

絶縁層６ａは、絶縁層６３、６５、６７および絶縁層６９（図２参照）を含むが、実施の形態１と異なり、絶縁層６２、６４、６６、６８（図２参照）を含まない。

絶縁層６１上には、複数の電極８１ａ、８１ｂからなる電極群８１が形成されている。例えばアルミニウムからなる導電膜を絶縁層６１上に形成し、フォトリソグラフィ技術およびエッチング技術により加工することで、導電膜からなり、互いに離れた複数の電極８１ａ、８１ｂを形成することができる。

絶縁層６１上には、複数の電極８１ａ、８１ｂを覆うように、絶縁層６３が形成されている。すなわち、複数の電極８１ａ、８１ｂ上には、絶縁層６３が形成されている。絶縁層６３には、絶縁層６３を貫通して電極８１ａに達する開口部が形成されており、絶縁層６３に形成された開口部には、この開口部に埋め込まれた導電膜からなる接続電極２１が形成されている。接続電極２１は、電極８１ａと電気的に接続されている。

絶縁層６３上には、複数の電極８２ａ、８２ｂからなる電極群８２が形成されている。例えばアルミニウムからなる導電膜を絶縁層６３上に形成し、フォトリソグラフィ技術およびエッチング技術により加工することで、導電膜からなり、互いに離れた電極８２ａ、８２ｂを形成することができる。電極８２ａは、接続電極２１と電気的に接続されている。

絶縁層６３上には、複数の電極８２ａ、８２ｂを覆うように、絶縁層６５が形成されている。すなわち、複数の電極８２ａ、８２ｂ上には、絶縁層６５が形成されている。絶縁層６５には、絶縁層６５を貫通して電極８２ａに達する開口部が形成されており、絶縁層６５に形成された開口部には、この開口部に埋め込まれた導電膜からなる接続電極２２が形成されている。接続電極２２は、電極８２ａと電気的に接続されている。

絶縁層６５上には、複数の電極８３ａ、８３ｂからなる電極群８３が形成されている。例えばアルミニウムからなる導電膜を絶縁層６５上に形成し、フォトリソグラフィ技術およびエッチング技術により加工することで、導電膜からなり、互いに離れた電極８３ａ、８３ｂを形成することができる。電極８３ａは、接続電極２２と電気的に接続されている。

絶縁層６５上には、複数の電極８３ａ、８３ｂを覆うように、絶縁層６７が形成されている。すなわち、複数の電極８３ａ、８３ｂ上には、絶縁層６７が形成されている。図２８では図示を省略するが、絶縁層６７には、絶縁層６７を貫通して電極８３ａに達する開口部が形成されており、絶縁層６７に形成された開口部には、この開口部に埋め込まれた導電膜からなる接続電極２３（図２参照）が形成されている。図２８では図示を省略するが、接続電極２３は、電極８３ａと電気的に接続されている。

また、図２８では図示を省略するが、絶縁層６７上には、配線９（図２参照）が形成されている。例えばアルミニウムからなる導電膜を絶縁層６７上に形成し、フォトリソグラフィ技術およびエッチング技術により加工することで、導電膜からなる配線９を形成することができる。

さらに、図２８では図示を省略するが、配線９（図２参照）上、および、絶縁層６７上には、絶縁層６９（図２参照）が形成されている。絶縁層６９には、開口部が形成されており、絶縁層６９に形成された開口部には、この開口部に埋め込まれた導電膜からなるパッド電極１４（図２参照）が形成されている。

本実施の形態２では、実施の形態１と同様に、受電極８は、互いに離れて形成された複数の電極８１ａ、８１ｂからなる電極群８１を含む。実施の形態１と同様に、複数の電極８１ｂのうち一部の電極８１ｂは、平面視において貫通電極４と重なり合っておらず、電気的に浮遊状態であり、貫通電極４および配線９のいずれとも電気的に接続されていない。したがって、実施の形態１と同様に、受電極８が、貫通孔１１を形成するためのエッチングの際に、エッチングストッパとしての機能を有し、かつ、受電極８と半導体基板１との間に発生する寄生容量を低減することができる。

また、実施の形態１と同様に、受電極８は、電極群８１に加え、電極群８２および電極群８３を含む。これにより、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂのいずれかにより覆われることになるので、実施の形態１と同様に、受電極８のエッチングストッパとしての機能をさらに高めることができる。

（実施の形態３）
次に、実施の形態３の半導体装置について説明する。本実施の形態３の半導体装置は、受電極８に含まれる複数の電極８１ａ、８１ｂ、８２ａ、８２ｂが、平面視において、例えばＹ軸方向にそれぞれ延在し、かつ、Ｙ軸方向と交差するＸ軸方向に配列されたものである。したがって、絶縁層６ａの構成、および、受電極８の構成以外の部分については、本実施の形態３の半導体装置は、実施の形態１の半導体装置と同様にすることができる。

図２９は、実施の形態３における受電極を示す平面図である。図３０は、実施の形態３における受電極を示す断面図である。図３０では、受電極８と絶縁膜６とを合わせて図示しているが、理解を簡単にするために、絶縁層６８、６９、接続電極２３、配線９、貫通孔１１、絶縁膜１２および貫通電極４（図２参照）の図示を省略している。

絶縁層６ａは、絶縁層６２〜６４、６７および絶縁層６８、６９（図２参照）を含むが、実施の形態１と異なり、絶縁層６５、６６（図２参照）を含まない。受電極８は、電極群８１に加え、電極群８２を含むが、実施の形態１と異なり、電極群８３を含まない。また、実施の形態１と異なり、接続電極２２（図２参照）が設けられていない。

絶縁層６１上には、絶縁層６２が形成されている。絶縁層６２には、開口部が互いに離れて形成されており、絶縁層６２に形成された開口部には、この開口部に埋め込まれた導電膜からなる、複数の電極８１ａ、８１ｂが形成されている。複数の電極８１ａ、８１ｂは、互いに離れて形成されており、複数の電極８１ａ、８１ｂからなる電極群８１を形成している。すなわち、絶縁層６１上には、電極群８１が形成されている。

絶縁層６２上、および、複数の電極８１ａ、８１ｂ上には、絶縁層６３が形成されている。すなわち、電極群８１上には、絶縁層６３が形成されている。絶縁層６３には、絶縁層６３を貫通して電極８１ａに達する開口部が、互いに離れて形成されており、この開口部には、この開口部に埋め込まれた導電膜からなる接続電極２１が形成されている。

絶縁層６３上、および、接続電極２１上には、絶縁層６４が形成されている。絶縁層６４には、絶縁層６４を貫通して絶縁層６３または接続電極２１に達する開口部が、互いに離れて形成されており、絶縁層６４に形成された開口部には、この開口部に埋め込まれた導電膜からなる複数の電極８２ａ、８２ｂが形成されている。複数の電極８２ａ、８２ｂは、互いに離れて形成されており、複数の電極８２ａ、８２ｂからなる電極群８２を形成している。すなわち、絶縁層６３上には、電極群８２が形成されている。

絶縁層６４上、および、複数の電極８２ａ、８２ｂ上には、絶縁層６７が形成されている。すなわち、電極群８２上には、絶縁層６７が形成されている。図３０では図示を省略するが、絶縁層６７には、絶縁層６７を貫通して電極８２ａに達する開口部が、互いに離れて形成されており、この開口部には、この開口部に埋め込まれた導電膜からなる接続電極２３（図２参照）が形成されている。

また、図３０では図示を省略するが、実施の形態１において図２に示したのと同様に、絶縁層６７上には、絶縁層６８、配線９、絶縁層６９およびパッド電極１４（図２参照）が形成されている。

電極群８１に含まれる複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間は、貫通孔１１を形成する際のエッチングストッパとして機能しないおそれがある。したがって、電極群８２は、電極群８１に含まれる複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間を、電極群８２に含まれる複数の電極が覆うように、すなわちオーバーラップするように、配置されている。これにより、貫通孔１１を形成する際にオーバーエッチングが行われた場合でも、電極群８２に含まれる複数の電極がエッチングストッパとして機能する。したがって、受電極８のエッチングストッパとしての機能をさらに高めることができ、貫通孔１１に埋め込まれた導電膜４ａ（図２参照）により、本来接続される予定のない電極または配線との間で短絡が発生することを防止または抑制することができる。

また、電極群８２は、受電極８を、配線９（図２参照）を介して例えば半導体素子７（図２参照）等の通信回路２０（図４参照）、またはピラー電極２（図２参照）と電気的に接続するためのものである。

なお、絶縁層６ａの材料を絶縁層６１の材料と異なる材料とし、貫通孔１１を形成する際のエッチングストッパとして絶縁層６ａを機能させる場合、または、貫通孔１１のエッチング量を精度よく制御する場合には、受電極８を電極群８１のみからなるものとすることもできる。

本実施の形態３では、実施の形態１と異なり、平面視において、複数の電極８１ａ、８２ｂが、例えばＹ軸方向にそれぞれ延在し、かつ、Ｙ軸方向と交差するＸ軸方向に配列されている。なお、好適には、Ｙ軸方向は、Ｘ軸方向と直交する。

複数の電極８２ａ、８２ｂは、平面視において、複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間を覆うように設けられている。複数の電極８２ａは、接続電極２１を介して電極８１ａと電気的に接続されている。また、複数の電極８２ｂは、複数の電極８１ａ、８１ｂのいずれとも電気的に接続されておらず、電気的に浮遊状態である。

複数の電極８２ａは、絶縁層６７を貫通して設けられた接続電極２３（図２参照）を介して、配線９（図２参照）と接続されている。したがって、複数の電極８１ａは、接続電極２１、電極８２ａおよび接続電極２３を介して、配線９と電気的に接続されている。

また、好適には、複数の電極８２ａ、８２ｂの各々は、平面視において、複数の電極８１ａ、８１ｂのうちＸ軸方向に互いに隣り合う２つの電極のいずれとも重なり合う部分を有する。これにより、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂのいずれかにより覆われることになる。

さらに、好適には、複数の電極８１ａは、複数の電極８１ａ、８１ｂの配列の中心部に設けられており、複数の電極８１ｂは、複数の電極８１ａ、８１ｂの配列の周辺部に設けられている。このような場合、複数の電極８１ａ、８１ｂの配列の中心部に複数の電極８１ｂが設けられた場合に比べ、貫通電極４の中心位置が領域８ａの中心位置からずれた場合にも、貫通電極４が複数の電極８１ａのいずれかと電気的に接続されやすくなる。

また、好適には、複数の電極８１ａ、８１ｂについては、複数の電極８１ａ、８１ｂの配列の中心部から離れて設けられている電極ほど、面積が小さい。すなわち、複数の電極８１ａ、８１ｂについては、複数の電極８１ａ、８１ｂの配列の周辺部に近く設けられている電極ほど、配列方向の幅が小さい。これにより、例えば、平面視で貫通電極４と重なり合う部分を有する１つの電極８１ｂのうち、平面視で貫通電極４と重なり合わず、半導体基板１と対向する部分の面積を小さくすることができるので、受電極８と半導体基板１との間に発生する寄生容量をさらに小さくすることができる。

図３１は、実施の形態３における受電極を示す平面図である。図３１では、貫通電極４すなわち貫通孔１１の外周の位置を重ねて示している。また、図３１では、複数の電極８１ａ、８１ｂのうち、貫通電極４と電気的に接続された電極が配置されている領域のみにおいて、電極８１ａ、８１ｂ、８２ａ、８２ｂにハッチングを付している。このとき、ハッチングが付された領域は、電極８１ａ、８１ｂが貫通電極４および配線９のいずれかと電気的に接続されている領域である。一方、ハッチングが付されていない領域は、電極８１ｂが貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である領域である。

図３１は、貫通電極４が領域８ａの中心部に形成されている場合、すなわち、貫通電極４の中心位置が領域８ａの中心位置からずれていない場合を示している。

本実施の形態３でも、実施の形態１と同様に、複数の電極８１ａ、８１ｂのうち一部の電極８１ａは、平面視において貫通電極４と重なり合っており、すなわち貫通孔１１に露出しており、貫通電極４および配線９のいずれとも電気的に接続されている。一方、複数の電極８１ａ、８１ｂのうち他の一部の電極８１ｂは、平面視において貫通電極４と重なり合っておらず、すなわち貫通孔１１に露出しておらず、電気的に浮遊状態であり、貫通電極４および配線９のいずれとも電気的に接続されていない。したがって、本実施の形態３でも、実施の形態１と同様に、受電極８と半導体基板１との間に、大きな寄生容量が発生することを防止または抑制することができる。

図３１と実施の形態１で説明した図１４とを比較すると、図３１において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積は、図１４において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積よりも少ない。したがって、実施の形態３における、受電極８と半導体基板１との間で発生する寄生容量を低減する効果は、実施の形態１における、受電極８と半導体基板１との間で発生する寄生容量を低減する効果よりも小さくなる。

一方、図３１に示す場合でも、領域８ａの全面に亘り一体として受電極８が設けられている場合に比べ、ハッチングが付されていない領域の面積、すなわち、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂの面積を増加させることができる。したがって、本実施の形態３でも、実施の形態１と同様に、平面視で貫通電極４と重なり合わない部分の受電極８と半導体基板１との間で発生する寄生容量を低減することができる。

すなわち、本実施の形態３では、実施の形態１よりも効果は小さいものの、受電極８が、貫通孔１１を形成するためのエッチングの際に、エッチングストッパとしての機能を有し、かつ、受電極８と半導体基板１との間に発生する寄生容量を低減することができる。

また、実施の形態１と同様に、受電極８は、電極群８１に加え、電極群８２を含む。これにより、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂのいずれかにより覆われることになるので、実施の形態１と同様に、受電極８のエッチングストッパとしての機能をさらに高めることができる。

（実施の形態４）
次に、実施の形態４の半導体装置について説明する。本実施の形態４の半導体装置は、貫通孔１１と連通し、絶縁層６３を貫通して電極８２ａに達する接続孔２５（後述する図３３参照）と、接続孔２５に埋め込まれた導電膜からなり、貫通電極４と電気的に接続された、擬似ビアとしての接続電極２６（後述する図３３参照）とを有する。また、本実施の形態４の半導体装置には、実施の形態４の半導体装置に形成されていた接続電極２１が形成されていない。したがって、本実施の形態４の半導体装置のうち、接続孔２５および接続電極２６以外の部分については、接続電極２１が形成されていない点を除き、実施の形態１の半導体装置と同様にすることができる。

図３２は、実施の形態４における受電極を示す平面図である。図３３および図３４は、実施の形態４における受電極を示す断面図である。図３３および図３４では、受電極８と絶縁膜６と半導体基板１と貫通孔１１とを合わせて図示しているが、理解を簡単にするために、絶縁層６８、６９、接続電極２３および配線９（図２参照）の図示を省略している。図３３は、貫通孔１１を形成した後、貫通電極４を形成する前の断面を示しており、図３４は、貫通電極４を形成した後の断面を示している。

絶縁層６ａは、絶縁層６２〜６７および絶縁層６８、６９（図２参照）を含む。受電極８は、電極群８１に加え、電極群８２および電極群８３を含む。絶縁層６２〜６７および絶縁層６８、６９（図２参照）ならびに電極群８１〜８３については、実施の形態１における絶縁層６２〜６９および電極群８１〜８３（図２参照）と同様にすることができる。また、接続電極２２および接続電極２３（図２参照）についても、実施の形態１における接続電極２２および接続電極２３（図２参照）と同様にすることができる。

ただし、本実施の形態４では、実施の形態１と異なり、接続電極２１（図２参照）が形成されていない。そして、平面視において、貫通電極４すなわち貫通孔１１と重なり合う領域で、互いに隣り合う電極８１ａの間の絶縁層６３が除去されることで、絶縁層６３を貫通して電極８２ａに達する接続孔２５が形成されている。接続孔２５は、貫通孔１１と連通している。

本実施の形態４では、実施の形態１で図１６〜図２２を用いて説明した工程と同様の工程を行った後、図２３を用いて説明した工程と同様の工程を行って貫通孔１１を形成する際に、複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間を、オーバーエッチングする。これにより、図３３に示すように、複数の電極８１ａ、８１ｂのうち互いに隣り合う電極の間の隙間で、絶縁層６３を貫通して電極８２ａ、８２ｂのいずれかに達する接続孔２５が形成される。

また、本実施の形態４では、実施の形態１で図２４を用いて説明した工程を行った後、図２５を用いて説明した工程と同様の工程を行って導電膜４ａを形成する際に、接続孔２５にも貫通電極４を形成する導電膜４ａと同一の導電膜４ａを埋め込む。その後、実施の形態１で図２６を用いて説明した工程と同様の工程を行うことで、図３４に示すように、接続孔２５に埋め込まれた導電膜４ａからなり、貫通電極４と電気的に接続された接続電極２６が形成される。

なお、接続電極２２を形成せず、接続孔２５が形成された後、さらにオーバーエッチングし、複数の電極８２ａ、８２ｂのうち互いに隣り合う電極の間の隙間で、絶縁層６５を貫通して電極８３ａ、８３ｂのいずれかに達する接続孔（図示は省略）を形成することもできる。しかし、絶縁層６５までオーバーエッチングする場合には、エッチングストッパとして機能する電極８１ａ、８１ｂに与えるエッチングダメージが大きくなるおそれがある。あるいは、複数の電極８１ａ、８１ｂであって互いに隣り合う電極の間の隙間のうち、電極８２ａ、８２ｂに覆われていない部分の面積が小さいため、平面視において、絶縁層６５を貫通して形成される接続孔の面積が小さくなるおそれがある。したがって、好適には、前述したように、接続電極２２を形成するものとし、また、接続孔２５が形成された後は、オーバーエッチングしないものとする。

上記のような構成により、複数の電極８２ａは、絶縁層６３を貫通して設けられた接続電極２６を介して、複数の電極８１ａと電気的に接続されている。また、複数の電極８３ａは、絶縁層６５を貫通して設けられた接続電極２２を介して、複数の電極８２ａと接続されている。さらに、複数の電極８３ａは、絶縁層６７を貫通して設けられた接続電極２３（図２参照）を介して、配線９（図２参照）と接続されている。

その結果、本実施の形態４では、複数の電極８１ａのうち一部の電極８１ａは、貫通電極４と電気的に接続されており、かつ、接続電極２６、電極８２ａ、接続電極２２、電極８３ａおよび接続電極２３を介して、配線９と電気的に接続されている。そして、複数の電極８１ｂのうち一部の電極８１ｂは、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である。

また、本実施の形態４では、平面視において、電極群８１に含まれる複数の電極のうち、配線９（図２参照）と接続された電極８２ａと重なり合う部分を有する電極であっても、貫通電極４と重なり合う部分を有していなければ、接続電極２６を介して電極８２ａと接続されないため、電極８１ａではなく、電極８１ｂとなる。この点で、本実施の形態４は、実施の形態１と異なる。したがって、本実施の形態４では、複数の電極８１ａを、配線９と電気的に接続されている電極８２ａと、接続電極２６を介して電気的に直接接続されている電極であると定義する。一方、複数の電極８１ｂを、配線９と電気的に接続されている電極８２ａとは、接続電極２６を介して電気的に直接接続されていない電極であると定義する。

図３５は、実施の形態４における受電極を示す平面図である。図３５では、貫通電極４すなわち貫通孔１１の外周の位置を重ねて示している。また、図３５では、複数の電極８１ａ、８１ｂのうち、貫通電極４および配線９のいずれかと電気的に接続された電極が配置されている領域のみにおいて、電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂにハッチングを付している。このとき、ハッチングが付された領域は、電極８１ａ、８１ｂが貫通電極４および配線９のいずれかと電気的に接続されている領域である。一方、ハッチングが付されていない領域は、電極８１ａ、８１ｂが貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である領域である。

図３５は、貫通電極４が領域８ａの中心部に形成されておらず、貫通電極４の中心位置が、想定される最大の位置ずれ量だけ領域８ａの中心位置からずれた場合を示している。

なお、貫通電極４が領域８ａの中心部に形成されている場合において、ハッチングが付されていない領域の面積、すなわち、貫通電極４および配線９のいずれとも電気的に接続されておらず、かつ、電気的に浮遊状態である電極８１ｂが占める面積は、本実施の形態４でも、実施の形態１で図１４を用いて説明した場合と同様の分布となる。したがって、貫通電極４が領域８ａの中心部に形成されている場合には、実施の形態４における、受電極８と半導体基板１との間で発生する寄生容量を低減する効果は、実施の形態１における、受電極８と半導体基板１との間で発生する寄生容量を低減する効果と同様である。

一方、図３５と実施の形態１で説明した図１５とを比較する。前述したように、本実施の形態４では、電極群８１に含まれる複数の電極のうち、領域８ａの中心部に設けられた電極であっても、平面視で貫通電極４と重なり合う部分を有していなければ、接続電極２６を介して電極８２ａと電気的に接続されない。つまり、電極群８１に含まれる複数の電極のうち、貫通電極４と重なり合う部分を有していない電極は、電気的に浮遊状態の電極８１ｂとなる。そのため、図３５において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積は、図１５において、貫通電極４および配線９のいずれとも電気的に接続されておらず、電気的に浮遊状態である電極８１ｂが占める面積よりも大きい。したがって、実施の形態１に比べ、平面視で貫通電極４と重なり合わない部分の受電極８と半導体基板１との間で発生する寄生容量を、さらに低減することができる。

なお、図３５では、複数の電極８１ａ、８１ｂのうち、領域８ａの中心部に配置され、配線９と接続された電極８２ａと重なり合う電極であって、かつ、貫通電極４と重なり合わない電極８１ｂを、破線で囲まれた領域ＡＲ１に配置された電極８１ｂとして示している。

このように、本実施の形態４では、受電極８が、貫通孔１１を形成するためのエッチングの際に、実施の形態１と同様のエッチングストッパとしての機能を有しつつ、実施の形態１に比べ、受電極８と半導体基板１との間に発生する寄生容量をさらに低減することができる。

また、実施の形態１と同様に、受電極８は、電極群８１に加え、電極群８２および電極群８３を含む。これにより、領域８ａが全面に亘り電極８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂのいずれかにより覆われることになるので、実施の形態１と同様に、受電極８のエッチングストッパとしての機能をさらに高めることができる。

なお、本実施の形態４で説明した擬似ビアとしての接続電極２６については、実施の形態３の半導体装置にも適用することができる。すなわち、実施の形態３においても、図３４を用いて説明したのと同様に、接続電極２１（図３０参照）を設けず、貫通孔１１と連通し、絶縁層６２を貫通して電極群８２に達する接続孔２５に埋め込まれた導電膜４ａからなり、かつ貫通電極４と電気的に接続された接続電極２６を設けることができる。この場合も、実施の形態３に比べ、受電極８と半導体基板１との間に発生する寄生容量をさらに低減することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置およびその製造方法に適用して有効である。

１ 半導体基板
１ａ 表面
１ｂ 裏面
２、３ ピラー電極
４ 貫通電極
４ａ 導電膜
５ バンプ電極
６ 絶縁膜
６ａ 絶縁層
７ 半導体素子
８ 受電極
８ａ、８ｆ 領域
８ｂ〜８ｅ 辺
９ 配線
１０ プラグ
１１ 貫通孔
１２、１３ 絶縁膜
１４ パッド電極
１５ 絶縁膜
１６ 開口部
２０ 通信回路
２１〜２３ 接続電極
２４ レジストパターン
２４ａ 開口部
２５ 接続孔
２６ 接続電極
６１〜６９ 絶縁層
８１〜８３ 電極群
８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂ 電極
ＡＲ１ 領域
ＣＨ１〜ＣＨ３ チップ
ＣＮＴ 中心
ＩＮＴ インターポーザ

Claims (12)

1. 第１主面と、前記第１主面と反対側の第２主面とを有する第１半導体基板と、
   前記第１半導体基板の前記第１主面上に設けられた第１絶縁層と、
   前記第１絶縁層上に互いに離れて設けられた複数の第１電極からなる第１電極群と、
   平面視において、前記第１電極群が設けられた領域である第１領域内で、前記第１半導体基板の前記第２主面から前記第１半導体基板および前記第１絶縁層を貫通して前記第１電極群に達する第１孔部と、
   前記第１孔部に埋め込まれた第１導電膜からなる第１貫通電極と、
   前記第１半導体基板の前記第１主面上に設けられた第１配線と、
   を有し、
   前記複数の第１電極のうち一部の第１電極は、前記第１貫通電極および前記第１配線と電気的に接続されており、
   前記複数の第１電極のうち他の第１電極は、電気的に浮遊状態である、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１電極群上に設けられた第２絶縁層と、
   前記第２絶縁層上に互いに離れて設けられた複数の第２電極からなる第２電極群と、
   前記第２電極群上に設けられた第３絶縁層と、
   前記第３絶縁層上に互いに離れて設けられた複数の第３電極からなる第３電極群と、
   を有し、
   前記第２電極は、平面視において、互いに隣り合う前記第１電極の間の隙間の一部を覆うように設けられており、
   前記第３電極は、平面視において、互いに隣り合う前記第１電極の間の隙間のうち、前記第２電極に覆われていない部分を覆うように設けられており、
   前記複数の第１電極のうち前記一部の第１電極は、前記第２絶縁層を貫通して設けられた第１接続電極を介して、前記複数の第２電極のうち一部の第２電極と電気的に接続されており、
   前記複数の第２電極のうち前記一部の第２電極は、前記第３絶縁層を貫通して設けられた第２接続電極を介して、前記複数の第３電極のうち一部の第３電極と電気的に接続されており、
   前記複数の第３電極のうち前記一部の第３電極は、前記第１配線と電気的に接続されている、半導体装置。
3. 請求項２記載の半導体装置において、
   前記複数の第１電極は、平面視において、第１方向および前記第１方向に交差する第２方向にマトリクス状に配列されており、
   前記複数の第２電極は、平面視において、前記第１方向および前記第２方向にマトリクス状に配列されており、
   前記第２電極は、平面視において、前記第１方向および前記第２方向に互いに隣り合う４つの前記第１電極のいずれとも重なり合う部分を有し、
   前記第３電極は、平面視において、前記第１方向または前記第２方向に互いに隣り合う２つの前記第２電極のいずれとも重なり合う部分を有する、半導体装置。
4. 請求項２記載の半導体装置において、
   前記第１孔部と連通し、前記第２絶縁層を貫通して前記第２電極群に達する第１接続孔と、
   前記第１接続孔に埋め込まれた前記第１導電膜からなり、かつ、前記第１貫通電極と電気的に接続された前記第１接続電極と、
   を有し、
   前記複数の第１電極のうち前記一部の第１電極は、前記第１接続電極を介して、前記複数の第２電極のうち前記一部の第２電極と電気的に接続されている、半導体装置。
5. 請求項２記載の半導体装置において、
   前記複数の第１電極のうち前記一部の第１電極は、前記第１領域の中心部に設けられており、
   前記複数の第１電極のうち前記他の第１電極は、前記第１領域の周辺部に設けられている、半導体装置。
6. 請求項２記載の半導体装置において、
   前記第１領域の中心部から離れて設けられている前記第１電極ほど、前記第１電極の面積が小さい、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１電極群上に設けられた第２絶縁層と、
   前記第２絶縁層上に互いに離れて設けられた複数の第２電極からなる第２電極群と、
   を有し、
   前記複数の第１電極は、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列されており、
   前記複数の第２電極は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列されており、
   前記第２電極は、平面視において、互いに隣り合う前記第１電極の間の隙間を覆うように設けられており、
   前記複数の第１電極のうち前記一部の第１電極は、前記第２絶縁層を貫通して設けられた第１接続電極を介して、前記複数の第２電極のうち一部の第２電極と電気的に接続されており、
   前記複数の第２電極のうち前記一部の第２電極は、前記第１配線と電気的に接続されている、半導体装置。
8. 請求項７記載の半導体装置において、
   前記第２電極は、平面視において、前記第２方向に互いに隣り合う２つの前記第１電極のいずれとも重なり合う部分を有する、半導体装置。
9. 請求項７記載の半導体装置において、
   前記第１孔部と連通し、前記第２絶縁層を貫通して前記第２電極群に達する第１接続孔と、
   前記第１接続孔に埋め込まれた前記第１導電膜からなり、かつ、前記第１貫通電極と電気的に接続された前記第１接続電極と、
   を有し、
   前記複数の第１電極のうち前記一部の第１電極は、前記第１接続電極を介して、前記複数の第２電極のうち前記一部の第２電極と電気的に接続されている、半導体装置。
10. 請求項７記載の半導体装置において、
    前記複数の第１電極のうち前記一部の第１電極は、前記複数の第１電極の配列の中心部に設けられており、
    前記複数の第１電極のうち前記他の第１電極は、前記複数の第１電極の配列の周辺部に設けられている、半導体装置。
11. 請求項１記載の半導体装置において、
    第３主面と、前記第３主面と反対側の第４主面とを有する第２半導体基板と、
    前記第２半導体基板の前記第３主面上に設けられた第４絶縁層と、
    前記第４絶縁層上に互いに離れて設けられた複数の第４電極からなる第４電極群と、
    平面視において、前記第４電極群が設けられた領域である第２領域内で、前記第２半導体基板の前記第４主面から前記第２半導体基板および前記第４絶縁層を貫通して前記第４電極群に達する第２孔部と、
    前記第２孔部に埋め込まれた第２導電膜からなる第２貫通電極と、
    前記第２半導体基板の前記第３主面上に設けられた第２配線と、
    を有し、
    前記複数の第４電極のうち一部の第４電極は、前記第２貫通電極および前記第２配線と電気的に接続されており、
    前記複数の第４電極のうち他の第４電極は、電気的に浮遊状態であり、
    前記第１半導体基板と、前記第１絶縁層と、前記第１電極群と、前記第１孔部と、前記第１貫通電極と、前記第１配線とにより第１半導体チップが形成されており、
    前記第２半導体基板と、前記第４絶縁層と、前記第４電極群と、前記第２孔部と、前記第２貫通電極と、前記第２配線とにより第２半導体チップが形成されており、
    前記第１半導体チップと前記第２半導体チップとが互いに積層されている、半導体装置。
12. 請求項１記載の半導体装置において、
    前記第１半導体基板の前記第１主面上に設けられた半導体素子を有し、
    前記複数の第１電極のうち前記一部の第１電極は、前記第１配線を介して前記半導体素子と電気的に接続されている、半導体装置。

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