JPWO2010023812A1 - 半導体装置 - Google Patents

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Abstract

半導体装置（１００）は、基板（１）を貫通する複数の貫通電極（５）を有する。複数の貫通電極（５）は、３つ以上の電極群（７）に分けて配置されており、各電極群（７）は、二次元的に配列された３つ以上の貫通電極（５）から構成されている。

Description

本発明は、貫通電極を有する半導体装置に関するものである。
近年、半導体装置の高機能化及び高集積化を目的として、複数の半導体チップを積み重ねた積層型半導体装置の開発が行われている。ところが、多くの積層型半導体装置においては、ワイヤーボンディングを用いて積層された半導体チップの間をインターポーザなどの中継基板を介して電気的に接続している。このため、積層型半導体装置のサイズは、半導体チップのサイズに、ワイヤーを引き回すためのスペースのサイズを加えたものになるので、積層型半導体装置の小型化には限界があった。また、このような積層型半導体装置においては、ワイヤーボンディングを用いることによって配線長が長くなるため、配線抵抗が大きくなり、高速動作にも限界があった。
その解決策として、図１０に示すような積層型半導体装置（特許文献１参照）が提案されている。当該装置においては、積層された複数の半導体チップに貫通穴を形成し、当該貫通穴に導電性樹脂や金属を充填して作成した貫通電極により、半導体チップを電気的に接続している。具体的には、図１０に示すように、上から順に半導体チップ１００１Ａ、１００１Ｂ、１００１Ｃ及び１００１Ｄが積層された積層型半導体装置には、複数の貫通電極１００３が設けられている。各半導体チップ同士は絶縁性樹脂１００４によって接着されている。また、各半導体チップ裏面における貫通電極１００３の周りには電極取り出しパッド１００２が設けられている。尚、電極取り出しパッド１００２での電気的接続を安定させるために、絶縁性樹脂１００４における貫通電極１００３の周りには空隙１００５が形成されており、当該空隙１００５には貫通電極１００３と同じ材料が充填されている。
図１０に示す構成によると、積層した半導体チップ同士を直接接続できるため、半導体チップの大きさのみによって積層型半導体装置全体の大きさが決まる。また、図１０に示す構成によると、ワイヤーボンディングにより半導体チップ同士を電気的に接続する場合と比べて、短い配線長で半導体チップ同士を電気的に接続することが可能となるため、配線抵抗を小さくすることができ、高速動作が可能となる。さらに、積層する各半導体チップを薄くすることによって積層型半導体装置を低背化することもできるため、従来構造と比べて、積層型半導体装置全体の大きさを縮小することが可能となる。
以上に述べた貫通電極の代表的な配置としては、例えば、図１１に示すような積層型半導体装置（特許文献２参照）における貫通電極の配置がある。当該装置１１００においては、装置全体に均等ピッチで貫通電極１１０５が配置されている。
特開平１０−１６３４１１号公報 特開２００４−３３５９４８号公報
しかしながら、従来例に係る貫通電極を有する半導体装置においては、活性素子（能動素子）の電気的特性が安定しないという問題点がある。
前記に鑑み、本発明は、貫通電極を有する半導体装置において活性素子の電気的特性を安定させることを目的とする。
前記の目的を達成するために、本願発明者らは、従来例に係る貫通電極を有する半導体装置において活性素子の電気的特性が安定しない原因を検討した結果、次のような知見を得るに至った。
貫通電極は、フォトリソグラフィーやエッチング技術を用いて形成した貫通穴に電極材料を埋め込むことによって形成される。ところが、これらの一連のプロセスを経ることにより、基板には歪が生じることになり、その結果、貫通電極周辺に形成されたトランジスタ等の素子には応力がかかる。
また、半導体装置の動作に起因して熱が発生するが、基板の熱膨張係数と貫通電極の熱膨張係数との間には差があるため、加熱した半導体装置において基板の膨張量と貫通電極の膨張量とが異なるので、この膨張量の違いに起因する応力が貫通電極周辺の基板にかかる。
一方、トランジスタやダイオード等の活性素子は、シリコンなどの結晶性材料により構成されているが、一般に、結晶性材料における電荷の移動度が応力の印加によって変化するため、応力が印加されると、活性素子の動作電流が変化してしまう。
以上のように、貫通電極に近接して配置された活性素子においては動作電流値が変化するという問題が生じる。
そこで、本願発明者らは、この問題を回避するために、貫通電極周辺に活性素子を配置しない領域を設けることを検討してみた。以下、本願において、この貫通電極周辺における活性素子を配置しない領域を「緩衝領域」と称し、トランジスタやダイオードなどの不純物層を有する活性素子を配置する領域を「活性素子領域」と称する。ここで、緩衝領域として必要なサイズは、貫通電極の直径により異なるが、例えば直径１μｍの貫通電極に対しては、貫通電極を中心とする半径５μｍ程度の範囲である。
ところが、例えば図１１に示すような従来の貫通電極配置に対して「緩衝領域」を設定した場合には、図１２に示すような問題が生じる。すなわち、図１１に示すように、貫通電極１１０５がエリアアレイ状態に配置されている場合に、図１２に示すように、各貫通電極１１０５の周辺に、各貫通電極１１０５に起因する応力や熱膨張の影響を回避するために、活性素子を配置しない緩衝領域１１０６を設けたとすると、緩衝領域１１０６が半導体装置１１００内において広い面積を占める結果、緩衝領域１１０６以外の領域に設定される活性素子領域１１０３の面積を十分に確保することができなくなる。そのため、半導体装置の活性素子形成面に対して、活性素子を面積効率良く配置することができなくなり、半導体装置の小型化を図ることができなくなるという問題が生じる。
そこで、本願発明者らは、この新たな課題を解決することを目的として、言い換えると、半導体装置内の貫通電極の数を減らすことなく緩衝領域が占める面積を削減し、半導体装置の活性素子形成面を有効に活用できるようにして半導体装置の小型化を容易に図ることができるようにすることを目的として、次のような発明を想到した。
すなわち、本発明に係る半導体装置は、基板を貫通する複数の貫通電極を有する半導体装置であって、前記複数の貫通電極は、３つ以上の電極群に分けて配置されており、前記各電極群は、二次元的に配列された３つ以上の貫通電極から構成されている。
本発明に係る半導体装置によると、二次元的に配列された複数の貫通電極を集めて電極群を構成しているため、貫通電極周辺に「緩衝領域」を設ける場合に、電極群内において隣り合う貫通電極の緩衝領域を共通化することができる。このため、半導体装置内で緩衝領域が占める面積を減らし、活性素子領域を広く確保することができるので、半導体装置の活性素子形成面を有効に活用でき、それにより半導体装置の小型化を容易に図ることができる。また、半導体装置の小型化を図りつつ貫通電極周辺に緩衝領域を設けることができるので、貫通電極に起因して活性素子の電気的特性が不安定になることを防止することができる。
また、本発明に係る半導体装置を樹脂インターポーザなどのベース基板上に実装する際に、又は本発明に係る半導体装置と他の半導体装置とを積層する際に、本発明に係る半導体装置には実装又は積層（組み立て）に起因する応力がかかるが、二次元的に配列された複数の貫通電極から構成される電極群を本発明に係る半導体装置内に３つ以上配置しているため、前述の応力に偏りを生じさせることなく均衡状態を確保しながら実装又は積層を行うことができるので、信頼性を向上させることができる。
尚、本発明に係る半導体装置において、前記基板の上面及び下面の少なくとも一方の上に集積回路を構成する配線層が形成されており、前記複数の貫通電極のうちの少なくとも１つと前記配線層とが電気的に接続されていてもよい。
また、本発明に係る半導体装置において、前記基板における前記各電極群の配置領域には活性素子が形成されていないことが好ましいことは言うまでもない。
また、本発明に係る半導体装置において、前記基板上に形成された活性素子と前記複数の貫通電極のそれぞれとの距離のうちの最小距離と比較して、前記各電極群内における貫通電極間最小距離の方が小さいことが好ましい。すなわち、貫通電極自体は、前述の応力や熱の影響を受けて特性が変化するものではないため、短絡しない範囲で貫通電極同士を近づけることが可能である。このため、各貫通電極（正確には各貫通電極の中心）から活性素子（つまり素子分離により囲まれた活性素子領域）までの距離のうちの最短距離と比較して、各電極群内における貫通電極間最小距離（つまり当該電極群において最も近接している貫通電極の中心間距離）の方を小さくすることによって、半導体装置内で緩衝領域が占める面積をより効率良く削減できるので、半導体装置のさらなる小型化を図ることができる。
また、本発明に係る半導体装置において、前記各電極群のうち配置面積が最小の電極群内における貫通電極間最大距離と比較して、前記各電極群間の距離のうちの最小距離の方が大きくてもよい。言い換えると、本発明に係る半導体装置において、電極群同士の間隔を、最小の電極群の配置寸法以上に設定してもよい。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、互いに異なる電位を持つ２つ以上の貫通電極を含んでいてもよいし、又は同じ電位を持つ２つ以上の貫通電極を含んでいてもよい。前記各電極群のうちの少なくとも１つの電極群が、同じ電位を持つ２つ以上の貫通電極を含むと、本発明に係る半導体装置とベース基板又は他の半導体装置との間で接合不良や貫通電極のオープン不良等の問題が生じ、それにより、同じ電位を持つ一の貫通電極による電気的接続が取れなくなった場合にも、同じ電位を持つ他の貫通電極により電気的接続を取ることができる。このため、半導体装置の信頼性を向上させることができる。特に、同じ電位を持つ２つ以上の貫通電極に同一の信号が入力される場合には、半導体装置の歩留まりの向上を図ることができる。また、同じ電位を持つ２つ以上の貫通電極が同一の電源線を構成している場合には、半導体装置の歩留まりの向上を図ることができると共に、電源線の低抵抗化を図ることができる。尚、同じ電位を持つ２つ以上の貫通電極のうちの１つが、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に、同電位の貫通電極のうちの１つを配置することにより、言い換えると、当該周縁部に、同電位の貫通電極を複数配置しないことにより、形状不良等の問題が生じた場合にも、半導体装置の信頼性の低下を抑制することができる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、第１の電位を持つ第１の貫通電極と、前記第１の電位に対して相補な第２の電位を持ち且つ前記第１の貫通電極と隣り合う第２の貫通電極とを含んでいてもよい。例えば、前記第１の貫通電極は電源線を構成し、前記第２の貫通電極はグランド線を構成する場合、電源線とグランド線との間の静電容量を大きくすることができるため、電源電圧の変動に対する半導体装置への供給電圧の変動を小さくすることができる。また、当該電極群は、信号が入力される第３の貫通電極をさらに含み、前記第３の貫通電極を取り囲むように前記第１の貫通電極と前記第２の貫通電極とが交互に配置されている場合、例えば、電源線及びグランド線は信号線に対して信号線間の相互干渉を防ぐシールドとして作用するため、クロストークの小さい半導体装置を実現することができる。
また、本発明に係る半導体装置において、前記各電極群は等間隔で配置されていてもよい。このようにすると、本発明に係る半導体装置をベース基板に貼り付けた後に、又は本発明に係る半導体装置と他の半導体装置とを積層した後に、本発明に係る半導体装置とベース基板又は他の半導体装置との間隙に充填材、例えばアンダーフィルを充填させた場合に、電極群が等間隔で配置されていることにより、アンダーフィルの充填を容易に行うことができる。これにより、アンダーフィルの充填率を向上させることができるので、接着信頼性を向上させることができる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、電気的接続に用いられない疑似貫通電極を含んでいてもよい。このようにすると、フォトリソグラフィーによる貫通穴パターン転写工程又はエッチングによる貫通穴形成工程等のプロセスに起因する貫通電極の形状不良等の問題の発生を防止することができるので、貫通電極を有する半導体装置の信頼性を向上させることができる。この場合、前記疑似貫通電極は、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に擬似貫通電極を配置することにより、言い換えると、当該周縁部には真正の貫通電極を配置しないことにより、真正の貫通電極に形状不良等の問題が発生することを防止することができるので、真正の貫通電極の信頼性を向上させることが可能となる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、他の貫通電極の電気的接続を補助する補助貫通電極を含んでいてもよい。例えば、真正の貫通電極とその補助貫通電極とが同一の電源線を構成する場合、当該電源線の抵抗を低減させることができるので、半導体装置に供給される電源電圧の低下を抑制することができる。この場合、前記補助貫通電極は、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に補助貫通電極を配置することにより、言い換えると、当該周縁部には真正の貫通電極を配置しないことにより、形状不良等の問題が生じた場合にも、真正の貫通電極の信頼性の低下を防止することができる。
本発明に係る積層型半導体装置は、複数の半導体装置を積層させた積層型半導体装置であって、前記複数の半導体装置のうち少なくとも１つは、前述の本発明に係る半導体装置である。
本発明に係る積層型半導体装置によると、より小型で高密度であり且つ配線長の短い積層型半導体装置を実現できるため、より高い性能とより高い機能とを持つ積層型半導体装置を実現することができる。
尚、本発明に係る積層型半導体装置において、本発明に係る半導体装置における電極群を構成する貫通電極は、例えば、他の半導体装置の貫通電極と電気的に接続されていても良いし又は他の半導体装置上に形成された電極パッドと電気的に接続されていても良い。
また、本発明に係る積層型半導体装置において、前記複数の半導体装置のうち２つ以上は、前述の本発明に係る半導体装置であり、当該各半導体装置における前記各電極群は互いにオーバーラップしないように配置されていると、積層型半導体装置に応力が印加された際に、当該応力が装置全体に均等に印加されるようにすることができるので、積層型半導体装置が損傷することを回避することができる。
本発明によると、貫通電極を有する半導体装置において、二次元的に配列された複数の貫通電極を集めて電極群を構成しているため、活性素子を配置できない緩衝領域が半導体装置内で占める面積を削減することができるので、半導体装置の小型化を図ることができる。また、半導体装置の小型化を図りつつ貫通電極周辺に緩衝領域を設けることができるので、貫通電極に起因して活性素子の電気的特性が不安定になることを防止することができる。
また、本発明によると、貫通電極を有する半導体装置において、二次元的に配列された複数の貫通電極から構成される電極群を３つ以上配置しているため、半導体装置の実装や積層等の組み立て時に半導体装置にかかる応力に偏りが生じることを防止できるので、言い換えると、半導体装置にかかる応力の均衡状態を確保しながら組み立てを行うことができるので、信頼性を向上させることができる。
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置を示しており、図１（ａ）には半導体装置の断面図を、図１（ｂ）〜（ｅ）には半導体装置の平面図を示している。 図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置に設けられた電極群における貫通電極の配列例を示す図である。 図３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置における電極群の平面構成を示す図である。 図４（ａ）は、本発明の第３の実施形態に係る半導体装置における電極群の平面構成を示す図であり、図４（ｂ）は、本発明の第３の実施形態の変形例に係る半導体装置における電極群の平面構成を示す図である。 図５は、本発明の第３の実施形態に係る半導体装置に設けられた電極群において互いに隣り合う貫通電極が持つ互いに相補な電位の一例を示す図である。 図６（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の平面図を示している。 図７（ａ）は、本発明の第５の実施形態に係る半導体装置における電極群の平面構成を示す図であり、図７（ｂ）は、本発明の第５の実施形態の変形例に係る半導体装置における電極群の平面構成を示す図である。 図８（ａ）は、本発明の第６の実施形態に係る積層型半導体装置の断面図を示し、図８（ｂ）及び（ｃ）は、本発明の第６の実施形態の変形例に係る積層型半導体装置の断面図を示している。 図９（ａ）及び（ｂ）は、本発明の第７の実施形態に係る積層型半導体装置の断面図及び平面図を示している。 図１０は、特許文献１に記載された従来の積層型半導体装置の断面図を示している。 図１１は、特許文献２に記載された従来の積層型半導体装置における貫通電極の配置を示している。 図１１に示す従来の貫通電極配置に対して本発明の「緩衝領域」を設定した場合に生じる問題点を説明する図である。
以下、図面を参照しながら、本発明の各実施形態に基づいて本発明を詳細に説明する。
（第１の実施形態）
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置１００を示しており、図１（ａ）には半導体装置１００の断面図を、図１（ｂ）には半導体装置１００の平面図を示している。尚、図１（ｂ）におけるＢ−Ｂ’面での断面図が図１（ａ）であり、図１（ａ）におけるＡ−Ａ’面での平面図が図１（ｂ）である。
図１（ａ）に示すように、半導体基板１の第１主表面２ａ側の表面部には、トランジスタやダイオードなどの活性素子を構成する不純物層８と、各活性素子を分離する素子分離９とが形成されていると共に、半導体基板１の第１主表面２ａ上にはゲート絶縁膜１４を介してゲート電極１３が形成されている。尚、半導体装置１００において各活性素子は活性素子領域３に集められており、活性素子領域３は素子分離９によって囲まれている。
半導体基板１の第１主表面２ａ上には、ゲート電極１３を覆うように絶縁層１０Ａが形成されており、絶縁層１０Ａ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ａが形成されている。絶縁層１０Ａ中には、配線４Ａと不純物層８とを接続するプラグ１２が形成されている。
絶縁層１０Ａ上には、配線４Ａを覆うように絶縁層１０Ｂが形成されており、絶縁層１０Ｂ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ｂが形成されている。絶縁層１０Ｂ中には、配線４Ｂと配線４Ａとを接続するビア２１Ａが形成されている。
絶縁層１０Ｂ上には、配線４Ｂを覆うように絶縁層１０Ｃが形成されており、絶縁層１０Ｃ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ｃが形成されている。絶縁層１０Ｃ中には、配線４Ｃと配線４Ｂとを接続するビア２１Ｂが形成されている。
絶縁層１０Ｃ上には、配線４Ｃを覆うように絶縁層１０Ｄが形成されており、絶縁層１０Ｄ上には、配線４Ｃから装置外部へ信号を取り出すための電極パッド１１が形成されている。絶縁層１０Ｄ中には、電極パッド１１と配線４Ｃとを接続するビア２１Ｃが形成されている。
本実施形態の半導体装置１００においては、第１主表面２ａから第２主表面２ｂまで半導体基板１を貫通すると共に絶縁層１０Ａを貫通して、複数の貫通電極５が配線４Ａと電気的に接続するように形成されている。ここで、本実施形態の特徴として、複数の貫通電極５は、３つ以上の電極群７に分けて配置されており、各電極群７は、二次元的に配列された３つ以上の貫通電極５から構成されている。また、各電極群７と活性素子領域３との間には、貫通電極５に起因する応力等の影響を活性素子が受けないように、活性素子を配置しない緩衝領域６が配置されている。
具体的には、図１（ｂ）の平面図に示すように、半導体装置１００内において、貫通電極５を縦横３×４、計１２個集めて１つの電極群７を構成していると共に、当該電極群７を半導体装置１００内に３つ配置している。
尚、貫通電極５の材料としては、例えば銅、タングステン、アルミニウム又はポリシリコン等を用いることができる。
また、貫通電極５の直径は０．５〜２０μｍ（好ましくは０．５〜５μｍ）程度であり、貫通電極５の長さ（高さ）は５〜５０μｍ程度である。
また、図示は省略しているが、各貫通電極５の側壁を覆うように、貫通電極材料の拡散を防ぐための保護膜を介して、各貫通電極５と半導体基板１との電気的な絶縁を行う絶縁膜を形成することが好ましい。絶縁膜の材料としては、例えばＳｉＯ2 、ＳｉＮ等を用いる。保護膜の材料としては、貫通電極材料の拡散を防ぐことができるバリア性を持つ材料が好ましく、例えばＴａ、ＴａＮ、ＴｉＮ等を用いることができる。
ところで、「課題を解決するための手段」で述べたように、活性素子を貫通電極に近接して配置することはできないが、貫通電極を構成する電極材料は、応力などの影響を受けて特性が変動するものではないため、貫通電極同士については互いに短絡しない程度に近づけて配置することが可能である。そのため、貫通電極を密集させて配置することによって、緩衝領域を集約することが可能となる。
本実施形態の半導体装置１００においては、二次元的に配列された複数の貫通電極５を集めて電極群７を構成しているため、貫通電極周辺における活性素子を配置しない緩衝領域６を集約することが可能となる。そのため、従来構造と比べて、半導体装置内において緩衝領域６が占める面積を削減することができるので、言い換えると、活性素子領域３を広く確保して半導体装置１００の活性素子形成面（本実施形態では第１主表面２ａ）を有効に活用することができるので、半導体装置１００の小型化を容易に図ることができる。また、半導体装置１００の小型化を図りつつ貫通電極周辺に緩衝領域６を設けることができるので、貫通電極５に起因して活性素子の電気的特性が不安定になることを防止することができる。
例えば、上面からみた断面形状が一辺１μｍの正方形である３６本の貫通電極がエリアアレイ状にピッチ（貫通電極の中心間距離）２０μｍで配置されており、各貫通電極の周辺における当該電極の端部から４μｍまでの範囲に緩衝領域が設定された従来型の半導体装置と比較して、本実施形態の半導体装置１００における活性素子形成面の面積は約２４％小さい。但し、本実施形態の半導体装置１００においては、縦横３×４、計１２個の貫通電極５から構成されている電極群７が３つ（貫通電極５の総数は３６本）配置されており、電極群７内における貫通電極５の配置ピッチが２μｍであり、各電極群７の周辺における当該電極群７の端部から４μｍまでの範囲に緩衝領域６が設定されているものとする。
尚、本実施形態の半導体装置１００において、各電極群７内で隣り合う貫通電極５間の距離（配置スペース）は０．１〜１０μｍ（好ましくは０．５〜５μｍ）程度である。また、各電極群７の周辺における当該電極群７の端部から０．５〜１０μｍまでの範囲には、活性素子を配置しない緩衝領域６を設けることが好ましい。
また、本実施形態によると、半導体装置１００を樹脂インターポーザなどのベース基板上に実装する際に、又は半導体装置１００と他の半導体装置とを積層する際に、半導体装置１００には実装又は積層（組み立て）に起因する応力がかかるが、本実施形態では、二次元的に配列された複数の貫通電極５から構成される電極群７を半導体装置１００内に３つ配置しているため、前述の応力に偏りを生じさせることなく均衡状態を確保しながら実装又は積層を行うことができるので、信頼性を向上させることができる。
また、本実施形態において、半導体装置１００内に配置する電極群７の個数は３つ以上であれば特に限定されるものではなく、また、電極群７を構成する貫通電極５の個数も３つ以上であれば特に限定されるものではない。すなわち、図１（ｂ）に示す平面構成に代えて、例えば図１（ｃ）〜（ｅ）に示す平面構成を用いてもよい。ここで、電極群７は、縦（上下）方向に等間隔で配置されていてもよいし、横（左右）方向に等間隔で配置されていてもよいし、斜め方向に等間隔で配置されていてもよい。
さらに、電極群７内における貫通電極５の配列も二次元的配列であれば特に限定されるものではない。図２（ａ）〜（ｃ）は、電極群７における貫通電極５の配列例を示している。すなわち、図１（ｂ）に示す半導体装置１００の電極群７においては、貫通電極５が縦方向及び横方向にそれぞれ３個及び４個並んでいたが、本発明の概念はこの個数や配列に限定されるものではなく、例えば、図２（ａ）〜（ｃ）に示すような貫通電極５の配列を基本単位として１つ又は複数含む電極群７を構成してもよい。
また、本実施形態において、半導体装置１００内に配置された各電極群７を構成する貫通電極５の個数を全て同じに設定したが、本発明の概念はこれに限定されるものではなく、電極群毎にその有する貫通電極の個数が異なっていてもよい。
また、本実施形態において、全ての貫通電極５の直径を同じに設定したが、本発明の概念はこれに限定されるものではなく、貫通電極毎にその直径が異なっていてもよい。
また、本実施形態においては、図１（ａ）に示すように、貫通電極５を配線（第１層配線）４Ａに接続させているが、本発明の概念はこれに限定されるものではなく、貫通電極５を、半導体装置１００の他の配線（４Ｂ又は４Ｃ）又は電極パッド１１に直接接続させてもよい。また、貫通電極５を半導体装置１００の上方に突き出させてもよい。さらに、貫通電極５を半導体装置１００内の配線（４Ａ、４Ｂ又は４Ｃ）に接続させなくてもよい。この場合、貫通電極５は、半導体装置１００が実装されるベース基板の電極パッド、又は半導体装置１００と積層される他の半導体装置の電極パッド等に接続される。
また、本実施形態において、半導体基板１の第１主表面２ａ上に配線層を設けたが、これに代えて、或いは、これに加えて、半導体基板１の第２主表面２ｂ上に配線層を設けてもよい。この場合、第２主表面２ｂ上の配線層と貫通電極５とが電気的に接続されていてもよい。
また、本実施形態においては、図１（ｂ）及び図２（ａ）〜（ｃ）に示すように、上面からみた貫通電極５の断面形状を円形としたが、本発明の概念はこれに限定されるものではなく、プロセス上又は設計上の理由から他の形状が望ましい場合には、上面からみた貫通電極５の断面形状を多角形や楕円等としてもよい。
また、本実施形態において、半導体基板１における各電極群７の配置領域には活性素子を形成しないことが好ましいことは言うまでもない。
また、本実施形態において、半導体基板１上に形成された活性素子と各貫通電極５との距離のうちの最小距離と比較して、各電極群７内における貫通電極５間最小距離の方が小さいことが好ましい。すなわち、貫通電極５自体は、前述の応力や熱の影響を受けて特性が変化するものではないため、短絡しない範囲で貫通電極５同士を近づけることが可能である。このため、各貫通電極５（正確には各貫通電極５の中心）から活性素子（つまり素子分離９により囲まれた活性素子領域３）までの距離のうちの最短距離と比較して、各電極群７内における貫通電極５間最小距離（つまり当該電極群７において最も近接している貫通電極５の中心間距離）の方を小さくすることによって、半導体装置１００内で緩衝領域６が占める面積をより効率良く削減できるので、半導体装置１００のさらなる小型化を図ることができる。
また、本実施形態において、各電極群７のうち配置面積が最小の電極群７内における貫通電極５間最大距離と比較して、前記各電極群７間の距離のうちの最小距離の方が大きくてもよい。言い換えると、半導体装置１００において、電極群７同士の間隔を、最小の電極群７の配置寸法以上に設定してもよい。
また、本実施形態において、各電極群７のうちの少なくとも１つの電極群７は、互いに異なる電位を持つ２つ以上の貫通電極５を含んでいてもよいし、又は同じ電位を持つ２つ以上の貫通電極５を含んでいてもよい。
（第２の実施形態）
図３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
図３（ａ）に示す電極群においては、複数の貫通電極５が配置された単一の電極群内に、同一の信号が入力される３つの貫通電極（以下、信号貫通電極と称する）３０ａ、３０ｂ及び３０ｃがさらに配置されている。この構成により、後述するように、貫通電極の信頼性を向上させることが可能となる。
貫通電極を形成する際には、プロセス条件に起因して貫通電極に問題が生じる場合がある。例えば、貫通穴への金属埋め込みに不良があり、貫通電極が導通不良を生じるような場合である。また、半導体装置に設けられた貫通電極をベース基板や他の半導体装置と接続する際に接合不良が生じる場合もある。
それに対して、図３（ａ）に示す電極群の場合、一つの電極群内に同じ信号が入力される信号貫通電極が複数存在するため、仮に一つの信号貫通電極３０ａに接続不良が生じたとしても、他の信号貫通電極３０ｂ及び３０ｃによって電気的接続を確保することができる。このため、信頼性を低下させることなく、確実に信号の授受を行うことができる。すなわち、半導体装置が不良になることはないので、歩留まりの向上を図ることができる。
また、図３（ｂ）に示す電極群においては、複数の貫通電極５が配置された単一の電極群内に、同じ電源電圧が入力される（つまり同じ電源線を構成する）２つの貫通電極３１ａ及び３１ｂ（以下、電源貫通電極３１ａ及び３１ｂと称する）と、グランド電位を持つ（つまり同じグランド線を構成する）２つの貫通電極３２ａ及び３２ｂ（以下、グランド貫通電極３２ａ及び３２ｂと称する）とがさらに配置されている。この構成により、例えば、一つの電源貫通電極３１ａや一つのグランド貫通電極３２ａに接続不良が生じた場合にも、半導体装置が不良になることはないので、歩留まりの向上を図ることができる。また、同じ電源線となる貫通電極を複数配置しているので、当該電源線の低抵抗化を図ることができ、半導体装置に供給される電源電圧の低下を小さく抑えることができる。
尚、本発明において、単一の電極群内に配置される同一信号貫通電極、電源貫通電極、及びグランド貫通電極のそれぞれの個数は、２つ以上であれば、図３（ａ）及び（ｂ）に示す本実施形態の例に限定されるものではないことは言うまでもない。
また、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に、同一信号貫通電極のうちの１つ、電源貫通電極のうちの１つ、又はグランド貫通電極のうちの１つを配置することにより、言い換えると、当該周縁部に、複数の同一信号貫通電極、複数の電源貫通電極又は複数のグランド貫通電極を配置しないことにより、形状不良等の問題が生じた場合にも、半導体装置の信頼性の低下を抑制することができる。
（第３の実施形態）
図４（ａ）は、本発明の第３の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
ところで、従来の半導体装置においては、負荷の変動により半導体装置に供給される電源電圧が変化した場合に、半導体装置を構成するトランジスタやダイオードなどの活性素子の動作が変動することがある。そこで、一般に、活性素子の動作の変動を抑制するために、半導体装置近傍のベース基板などにコンデンサを配置することによって電圧変動を抑制することが行われている。
本実施形態の図４（ａ）に示す電極群においては、電源線を構成する貫通電極３１（以下、電源貫通電極３１と称する）と、電源線に対して相補なグランド線を構成する貫通電極３２（以下、グランド貫通電極３２と称する）とを互いに隣り合うように交互に配置する。この構成により、電源貫通電極３１とグランド貫通電極３２との間の静電容量を増大させることができ、当該容量を、電圧変動を抑制するコンデンサとして用いることができる。すなわち、電源電圧の変動に対する半導体装置への供給電圧の変動を小さくすることができる。このため、貫通電極を有する半導体装置の近傍にコンデンサを配置する必要がなくなり、半導体装置の小型化を図ることができる。
尚、本実施形態において、電極群における貫通電極間距離を短絡しない程度に小さくすることによって、電源貫通電極３１とグランド貫通電極３２との間の静電容量を大きくすることができ、それにより、電圧変動抑制効果も大きくなる。従って、貫通電極間距離（配置スペース）は０．１〜５μｍ程度であることが望ましい。
また、図４（ａ）に示す電極群においては、電源貫通電極３１及びグランド貫通電極３２のみを配置しているが、当該電極群内に信号が入力される貫通電極が存在する場合には、図４（ｂ）に示すように、信号貫通電極３０を取り囲むように電源貫通電極３１とグランド貫通電極３２とを交互に配置することが望ましい。このようにすると、電源貫通電極３１及びグランド貫通電極３２は信号貫通電極３０に対して信号貫通電極３０間の相互干渉を防ぐシールドとして作用するため、クロストークの小さい半導体装置を実現することができる。
また、図４（ａ）及び（ｂ）に示す電極群において、互いに相補な電位を持つ貫通電極の例として、電源貫通電極３１及びグランド貫通電極３２を配置したが、本発明の概念はこれに限られるものではなく、グランド貫通電極３２に代えて、電源電圧に対して相補な他の電圧が印加される貫通電極を配置してもよい。また、電源貫通電極３１及びグランド貫通電極３２に代えて、例えば図５に示すような時間変化をする電位Ａ及びＢをそれぞれ有する貫通電極を配置してもよい。
（第４の実施形態）
図６（ａ）は、本発明の第４の実施形態に係る半導体装置の平面図を示している。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態の変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。また、図６（ａ）において、図１（ａ）及び（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付している。
ところで、貫通電極を有する半導体装置をベース基板に貼り付けた後、又は当該半導体装置と他の半導体装置とを積層して貫通電極により電気的接続を取った後、当該半導体装置とベース基板又は他の半導体装置との間には充填材、例えばアンダーフィルを充填している。このとき、例えば図１１に示す従来技術のように貫通電極がエリアアレイ状に配置されていると、半導体装置側面におけるアンダーフィルを注入する注入口の面積が小さくなると共に、アンダーフィルの流入経路も細くなるため、アンダーフィルの充填が困難となり、その結果、貫通電極を有する半導体装置とベース基板又は他の半導体装置との間にアンダーフィルが充填されていない大きい未充填領域が生成される場合がある。このように、貫通電極の配置によっては、アンダーフィルの充填に問題が生じるのである。
それに対して、本実施形態においては、図６（ａ）に示すように、複数の貫通電極５を密集させて形成した電極群７を半導体装置内に９つ配置し、さらに、これらの電極群７を互いに等間隔で配置している。このように、複数の電極群７を等間隔で配置することによって、半導体装置側面においてアンダーフィルの注入口となる電極群７間の間隙が大きくなると共に、アンダーフィルの流入経路の断面積も半導体装置全体に亘って均等に拡がるため、アンダーフィルの注入を容易に行うことができる。
尚、本実施形態においては、電極群７の配置領域へのアンダーフィル充填は困難になるものの、半導体装置全体で見ると、大きい未充填領域の形成を防ぐことができ、アンダーフィルの充填率は向上するので、接着信頼性が向上した半導体装置を実現することができる。
また、本実施形態において、電極群７を縦方向及び横方向にそれぞれ３群ずつ配置する場合（図６（ａ））を示しているが、電極群７の総数が３つ以上であれば、本発明において電極群７の配置の仕方は特に限定されるものではなく、例えば、電極群７を縦方向及び横方向にそれぞれ１０群ずつ配置してもよい。或いは、電極群７を行列状に配置する代わりに、図６（ｂ）に示すように、電極群７を千鳥状に配列してもよい。尚、電極群７を等間隔で配置すると、アンダーフィルの充填が容易になるという効果が得られる。
（第５の実施形態）
図７（ａ）は、本発明の第５の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
ところで、貫通電極は、フォトリソグラフィーによる貫通穴パターン転写工程やエッチングによる貫通穴形成工程等といったプロセスを経て形成されるが、貫通電極を密集して配置しようとする場合、プロセス条件によっては貫通穴の形状に問題が生じることがある。例えば、プラズマを用いたドライエッチングによって密集した貫通穴を形成する場合、エッチング条件によっては密集したパターンの周縁部でエッチングと側壁保護膜形成とのバランスが崩れて、貫通穴形状に不良が生じることがある。
そこで、図７（ａ）に示す本実施形態の電極群においては、電気的接続のために用いる複数個の貫通電極（真正貫通電極）６０を電極群中心部に配置すると共に、半導体装置内の配線とは電気的に接続されていない擬似貫通電極６１を電極群周縁部に配置する。言い換えると、複数個の真正貫通電極６０の周辺に擬似貫通電極６１を配置する。この構成においては、プロセス条件の調整によって、プロセス起因の形状不良等の発生を電極群周縁部に配置された擬似貫通電極に吸収させることができるので、電気的接続に用いられる真正貫通電極６０については正常な形状で形成することが可能となる。これにより、真正貫通電極６０の信頼性を向上させることが可能となる。
尚、擬似貫通電極６１の材料としては、真正貫通電極６０と同様に、Ｃｕ、Ａｌ、Ｗ又はポリシリコン等を用いてもよいし、或いは、ＳｉＯ2 等の絶縁物を用いてもよい。また、擬似貫通電極６１の材料として、前述の金属材料や他の熱伝導性の良い材料を用いることによって、半導体装置の放熱性を向上させることもできる。
ところで、擬似貫通電極は、電気的接続の用途を主目的としたものではないため、仮に、導電性材料を用いた擬似貫通電極を単独で電気的接続に用いたとしても、抵抗値が高いことなどが原因となって、性能的に十分ではない可能性がある。しかしながら、単一の電極群内において、例えば、電源線の低抵抗化を目的として、電源線を構成する真正貫通電極（以下、真正電源貫通電極という）に対して、当該電源線を構成するように擬似貫通電極を補助的に配置してもよい（以下、このような用途を目的とする擬似貫通電極を「補助貫通電極」と称する）。このように、同じ電極群内に存在する真正電源貫通電極と同じ電源電圧を補助貫通電極に印加にすることによって、当該電源線の抵抗を低下させることができるので、半導体装置に供給される電源電圧の低下を防止することができる。また、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、補助貫通電極を電極群周縁部に配置すること、言い換えると、真正貫通電極を電極群周縁部に配置しないことが好ましい。このようにすると、形状不良等の問題が生じた場合にも、真正貫通電極の信頼性の低下を防止することができる。
尚、図７（ａ）に示す電極群においては、その周縁部に擬似貫通電極６１を配置したが、プロセス条件の調整により、電極群中心部にプロセス起因の不良等を生じさせる場合には、図７（ｂ）に示すように、電極群中心部に擬似貫通電極６１を配置してもよい。このようにすると、電気的接続に用いられる真正貫通電極６０を粗に配置できるため、半導体装置内において配線の引き回しを行いやすくなる。
また、応力の均衡を確保しながら、貫通電極を有する半導体装置をベース基板上に実装したり又は当該半導体装置と他の半導体装置とを積層するためには、当該半導体装置における各電極群を構成する貫通電極の数はほぼ同じであることが好ましい。従って、電極群を構成する真正貫通電極の個数が、同じ半導体装置内に配置された電極群毎に異なるような場合には、真正貫通電極の個数が比較的少ない電極群に擬似貫通電極を配置することにより、各電極群を構成する貫通電極の数がほぼ同じになるように調整することもできる。
（第６の実施形態）
図８（ａ）は、本発明の第６の実施形態に係る積層型半導体装置の断面図を示している。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置を少なくとも１つ含む複数の半導体装置を積層させた積層型半導体装置に関し、第１の実施形態と重複する記載については省略する。また、図８（ａ）において、説明を簡単にするために、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置の構成要素の一部を省略している。
図８（ａ）に示す積層型半導体装置２００においては、ベース基板１７上に、第１の実施形態で例示した、貫通電極を有する２つの半導体装置１００Ａ及び１００Ｂと、貫通電極を有していない半導体装置１０１とが積層されている。
半導体装置１００Ａは、半導体基板１Ａに設けられた活性素子領域（素子分離を含む）３Ａと、半導体基板１Ａを貫通する複数の貫通電極からなる電極群７Ａと、半導体基板１Ａの活性素子形成面上に形成された配線層（電極群７Ａと電気的に接続された配線と絶縁層とを含む）１９Ａとを有している。また、半導体装置１００Ａは、ベース基板１７上に、半導体基板１Ａの活性素子形成面の反対面がベース基板１７と対向するように実装されている。尚、ベース基板１７と半導体装置１００Ａとの間はアンダーフィル１５Ａによって封止されていると共に、ベース基板１７と半導体装置１００Ａの電極群７Ａとの電気的接続はハンダバンプ１６Ａによって確保されている。
半導体装置１００Ｂは、半導体基板１Ｂに設けられた活性素子領域（素子分離を含む）３Ｂと、半導体基板１Ｂを貫通する複数の貫通電極からなる電極群７Ｂと、半導体基板１Ｂの活性素子形成面上に形成された配線層（電極群７Ｂと電気的に接続された配線と絶縁層とを含む）１９Ｂとを有している。また、半導体装置１００Ｂは、半導体装置１００Ａ上に、配線層１９Ｂが半導体装置１００Ａと対向するように積層されている。尚、半導体装置１００Ａと半導体装置１００Ｂとの間はアンダーフィル１５Ｂによって封止されていると共に、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの配線層１９Ｂとの電気的接続はハンダバンプ１６Ｂによって確保されている。
半導体装置１０１は、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）１８と、半導体基板１Ｃの活性素子形成面上に形成された配線層（配線と絶縁層とを含む）１９Ｃとを有している。また、半導体装置１０１は、配線層１９Ｃが半導体装置１００Ｂと対向するように積層されている。尚、半導体装置１００Ｂと半導体装置１０１との間はアンダーフィル１５Ｃによって封止されていると共に、半導体装置１００Ｂの電極群１９Ｂと半導体装置１０１の配線層１９Ｃとの電気的接続はハンダバンプ１６Ｃによって確保されている。
以上に説明した本実施形態の積層型半導体装置によると、半導体装置間の電気的接続に貫通電極を用いているため、ワイヤーボンディングを用いた従来の積層型半導体装置と比べて、より配線長の短い小型の積層型半導体装置を実現することができる。また、本実施形態の積層型半導体装置によると、貫通電極を有する従来の半導体装置と比べて、より小型化が可能な第１の実施形態に係る半導体装置つまり本発明の貫通電極群を有する半導体装置１００Ａ及び１００Ｂを有するため、貫通電極を有する従来の半導体装置のみからなる積層型半導体装置と比べて、装置全体の大きさを縮小化することができる。
尚、積層形態が図８（ａ）に示す態様に限られないことは言うまでもなく、第１の実施形態に係る半導体装置１００（第２〜第５の実施形態の変形を加えたものを含む）を少なくとも１つ含んでいる全ての積層型半導体装置が本発明の概念に含まれる。
図８（ｂ）及び（ｃ）は、本実施形態の変形例に係る半導体装置の断面図を示している。尚、図８（ｂ）及び（ｃ）において、図８（ａ）に示す本実施形態の積層型半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図８（ｂ）に示す積層型半導体装置２０１においては、ベース基板１７上に、第１の実施形態で例示した、貫通電極を有する３つの半導体装置１００Ａ、１００Ｂ及び１００Ｃが積層されている。すなわち、積層型半導体装置２０１が有する全ての半導体装置が貫通電極を有する。その他、図８（ｂ）に示す積層型半導体装置２０１が図８（ａ）に示す積層型半導体装置２００と異なっている点は次の通りである。まず、半導体装置１００Ｂは、半導体装置１００Ａ上に、半導体基板１Ｂの活性素子形成面の反対面が半導体装置１００Ａと対向するように積層されている。また、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの電極群７Ｂとの電気的接続がハンダバンプ１６Ｂによって確保されている。さらに、半導体装置１００Ｃは、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）３Ｃと、半導体基板１Ｃを貫通する複数の貫通電極からなる電極群７Ｃと、半導体基板１Ｃの活性素子形成面上に形成された配線層（電極群７Ｃと電気的に接続された配線と絶縁層とを含む）１９Ｃとを有している。ここで、半導体装置１００Ｃは、半導体装置１００Ｂ上に、半導体基板１Ｃの活性素子形成面の反対面が半導体装置１００Ｂと対向するように積層されている。尚、半導体装置１００Ｂと半導体装置１００Ｃとの間はアンダーフィル１５Ｃによって封止されていると共に、半導体装置１００Ｂの配線層１９Ｂと半導体装置１００Ｃの電極群７Ｃとの電気的接続はハンダバンプ１６Ｃによって確保されている。
図８（ｃ）に示す積層型半導体装置２０２においては、ベース基板１７上に、貫通電極を有していない半導体装置１０２と、第１の実施形態で例示した、貫通電極を有する２つの半導体装置１００Ａ及び１００Ｂとが積層されている。その他、図８（ｃ）に示す積層型半導体装置２０２が図８（ａ）に示す積層型半導体装置２００と異なっている点は次の通りである。まず、半導体装置１０２は、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）１８と、半導体基板１Ｃの活性素子形成面上に形成された配線層（配線と絶縁層とを含む）１９Ｃと、配線層１９Ｃ上に形成された電極パッド１１とを有している。また、半導体装置１０２は、半導体基板１Ｃの活性素子形成面の反対面がベース基板１７に接するようにベース基板１７上に実装されている。尚、半導体装置１０２の電極パッド１１とベース基板１７との電気的接続はワイヤーボンディング２０によって確保されている。次に、半導体装置１００Ａは、半導体装置１０２上に、半導体基板１Ａの活性素子形成面の反対面が半導体装置１０２と対向するように積層されている。尚、半導体装置１０２と半導体装置１００Ａとの間はアンダーフィル１５Ａによって封止されていると共に、半導体装置１０２の配線層１９Ｃと半導体装置１００Ａの電極群７Ａとの電気的接続がハンダバンプ１６Ａによって確保されている。次に、半導体装置１００Ｂは、半導体装置１００Ａ上に、半導体基板１Ｂの活性素子形成面の反対面が半導体装置１００Ａと対向するように積層されている。また、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの電極群７Ｂとの電気的接続がハンダバンプ１６Ｂによって確保されている。
また、本実施形態においては、半導体装置同士の間の電気的接続、及び半導体装置とベース基板との間の電気的接続をハンダバンプによって確保すると共に、半導体装置同士の間、及び半導体装置とベース基板との間をアンダーフィルによって封止したが、本発明の概念はこれに限られるものではない。例えば、積層される半導体装置の貫通電極間を熱圧着や金属間結合等を利用して直接接合してもよいし、又は積層される半導体装置の貫通電極間を直接には接合せずに（貫通電極間に絶縁物や充填材を介在させて）当該貫通電極間を容量結合や電磁誘導結合等を利用して電気的に接続してもよい。
（第７の実施形態）
図９（ａ）及び（ｂ）は、本発明の第７の実施形態に係る積層型半導体装置の断面図及び平面図を示している。但し、図９（ｂ）に示す平面図は、本実施形態の積層型半導体装置３００を上面から見たときの貫通電極（電極群）の配置のみを抽出して示した図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置を少なくとも２つ含む複数の半導体装置を積層させた積層型半導体装置に関し、第１の実施形態と重複する記載については省略する。また、図９（ａ）及び（ｂ）に示す本実施形態の積層型半導体装置３００は、図８（ｂ）に示す第６の実施形態の変形例に係る積層型半導体装置２０１をさらに変形させたものであり、図９（ａ）及び（ｂ）において、図８（ｂ）に示す第６の実施形態の変形例に係る積層型半導体装置２０１と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
ところで、貫通電極により半導体装置間の電気的接続を取っている積層型半導体装置においては、その構造によって、外部から加えられた応力が貫通電極に集中し、その結果、各半導体装置に損傷が生じることがある。そのため、積層型半導体装置では外部応力の集中を防ぐ工夫が必要となる。
そこで、図９（ａ）及び（ｂ）に示す本実施形態の積層型半導体装置３００において、貫通電極を有する３つの半導体装置１００Ａ、１００Ｂ及び１００Ｃを積層する際に、各半導体装置１００Ａ、１００Ｂ及び１００Ｃに設けられた電極群７Ａ、７Ｂ及び７Ｃをそれぞれ平面的に異なる箇所に配置している。言い換えると、各半導体装置１００Ａ、１００Ｂ及び１００Ｃにおける各電極群７Ａ、７Ｂ及び７Ｃは互いにオーバーラップしないように配置されている。
この構成により、積層型半導体装置３００内において応力が特定の箇所に集中することを防ぐことができるので、積層型半導体装置３００が損傷する可能性を低減することができる。
以上、本発明をその好適な実施形態に基づいて説明してきたが、本発明は、前述の実施形態のみに限定されるものではなく、各実施形態の組み合わせも本発明の範囲に含まれることは言うまでもない。
本発明は、貫通電極を有する半導体装置に関し、複数の貫通電極を集めて電極群を構成することにより、貫通電極周辺に緩衝領域を設けた場合にも半導体装置の小型化を図りつつ活性素子の電気的特性を安定させることができ、非常に有用である。
１、１Ａ、１Ｂ、１Ｃ 半導体基板
２ａ 第１主表面
２ｂ 第２主表面
３ 活性素子領域
４Ａ、４Ｂ、４Ｃ 配線
５ 貫通電極
６ 緩衝領域
７、７Ａ、７Ｂ、７Ｃ 電極群
８ 不純物層
９ 素子分離
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 絶縁層
１１ 電極パッド
１２ プラグ
１３ ゲート電極
１４ ゲート絶縁膜
１５Ａ、１５Ｂ、１５Ｃ アンダーフィル
１６Ａ、１６Ｂ、１６Ｃ ハンダバンプ
１７ ベース基板
１８ 活性素子形成領域
１９Ａ、１９Ｂ、１９Ｃ 配線層
２０ ワイヤーボンディング
２１Ａ、２１Ｂ、２１Ｃ ビア
３０、３０ａ、３０ｂ、３０ｃ 信号貫通電極
３１、３１ａ、３１ｂ 電源貫通電極
３２、３２ａ、３２ｂ グランド貫通電極
６０ 真正貫通電極
６１ 擬似貫通電極（補助貫通電極）
１００、１００Ａ、１００Ｂ、１００Ｃ 半導体装置（貫通電極を有する半導体装置）
１０１ 貫通電極を有しない半導体装置
２００ 貫通電極を有する積層型半導体装置
２０１ 貫通電極を有する積層型半導体装置
２０２ 貫通電極を有する積層型半導体装置
３００ 貫通電極を有した積層型半導体装置
本発明は、貫通電極を有する半導体装置に関するものである。
近年、半導体装置の高機能化及び高集積化を目的として、複数の半導体チップを積み重ねた積層型半導体装置の開発が行われている。ところが、多くの積層型半導体装置においては、ワイヤーボンディングを用いて積層された半導体チップの間をインターポーザなどの中継基板を介して電気的に接続している。このため、積層型半導体装置のサイズは、半導体チップのサイズに、ワイヤーを引き回すためのスペースのサイズを加えたものになるので、積層型半導体装置の小型化には限界があった。また、このような積層型半導体装置においては、ワイヤーボンディングを用いることによって配線長が長くなるため、配線抵抗が大きくなり、高速動作にも限界があった。
その解決策として、図１０に示すような積層型半導体装置（特許文献１参照）が提案されている。当該装置においては、積層された複数の半導体チップに貫通穴を形成し、当該貫通穴に導電性樹脂や金属を充填して作成した貫通電極により、半導体チップを電気的に接続している。具体的には、図１０に示すように、上から順に半導体チップ１００１Ａ、１００１Ｂ、１００１Ｃ及び１００１Ｄが積層された積層型半導体装置には、複数の貫通電極１００３が設けられている。各半導体チップ同士は絶縁性樹脂１００４によって接着されている。また、各半導体チップ裏面における貫通電極１００３の周りには電極取り出しパッド１００２が設けられている。尚、電極取り出しパッド１００２での電気的接続を安定させるために、絶縁性樹脂１００４における貫通電極１００３の周りには空隙１００５が形成されており、当該空隙１００５には貫通電極１００３と同じ材料が充填されている。
図１０に示す構成によると、積層した半導体チップ同士を直接接続できるため、半導体チップの大きさのみによって積層型半導体装置全体の大きさが決まる。また、図１０に示す構成によると、ワイヤーボンディングにより半導体チップ同士を電気的に接続する場合と比べて、短い配線長で半導体チップ同士を電気的に接続することが可能となるため、配線抵抗を小さくすることができ、高速動作が可能となる。さらに、積層する各半導体チップを薄くすることによって積層型半導体装置を低背化することもできるため、従来構造と比べて、積層型半導体装置全体の大きさを縮小することが可能となる。
以上に述べた貫通電極の代表的な配置としては、例えば、図１１に示すような積層型半導体装置（特許文献２参照）における貫通電極の配置がある。当該装置１１００においては、装置全体に均等ピッチで貫通電極１１０５が配置されている。
特開平１０−１６３４１１号公報 特開２００４−３３５９４８号公報
しかしながら、従来例に係る貫通電極を有する半導体装置においては、活性素子（能動素子）の電気的特性が安定しないという問題点がある。
前記に鑑み、本発明は、貫通電極を有する半導体装置において活性素子の電気的特性を安定させることを目的とする。
前記の目的を達成するために、本願発明者らは、従来例に係る貫通電極を有する半導体装置において活性素子の電気的特性が安定しない原因を検討した結果、次のような知見を得るに至った。
貫通電極は、フォトリソグラフィーやエッチング技術を用いて形成した貫通穴に電極材料を埋め込むことによって形成される。ところが、これらの一連のプロセスを経ることにより、基板には歪が生じることになり、その結果、貫通電極周辺に形成されたトランジスタ等の素子には応力がかかる。
また、半導体装置の動作に起因して熱が発生するが、基板の熱膨張係数と貫通電極の熱膨張係数との間には差があるため、加熱した半導体装置において基板の膨張量と貫通電極の膨張量とが異なるので、この膨張量の違いに起因する応力が貫通電極周辺の基板にかかる。
一方、トランジスタやダイオード等の活性素子は、シリコンなどの結晶性材料により構成されているが、一般に、結晶性材料における電荷の移動度が応力の印加によって変化するため、応力が印加されると、活性素子の動作電流が変化してしまう。
以上のように、貫通電極に近接して配置された活性素子においては動作電流値が変化するという問題が生じる。
そこで、本願発明者らは、この問題を回避するために、貫通電極周辺に活性素子を配置しない領域を設けることを検討してみた。以下、本願において、この貫通電極周辺における活性素子を配置しない領域を「緩衝領域」と称し、トランジスタやダイオードなどの不純物層を有する活性素子を配置する領域を「活性素子領域」と称する。ここで、緩衝領域として必要なサイズは、貫通電極の直径により異なるが、例えば直径１μｍの貫通電極に対しては、貫通電極を中心とする半径５μｍ程度の範囲である。
ところが、例えば図１１に示すような従来の貫通電極配置に対して「緩衝領域」を設定した場合には、図１２に示すような問題が生じる。すなわち、図１１に示すように、貫通電極１１０５がエリアアレイ状態に配置されている場合に、図１２に示すように、各貫通電極１１０５の周辺に、各貫通電極１１０５に起因する応力や熱膨張の影響を回避するために、活性素子を配置しない緩衝領域１１０６を設けたとすると、緩衝領域１１０６が半導体装置１１００内において広い面積を占める結果、緩衝領域１１０６以外の領域に設定される活性素子領域１１０３の面積を十分に確保することができなくなる。そのため、半導体装置の活性素子形成面に対して、活性素子を面積効率良く配置することができなくなり、半導体装置の小型化を図ることができなくなるという問題が生じる。
そこで、本願発明者らは、この新たな課題を解決することを目的として、言い換えると、半導体装置内の貫通電極の数を減らすことなく緩衝領域が占める面積を削減し、半導体装置の活性素子形成面を有効に活用できるようにして半導体装置の小型化を容易に図ることができるようにすることを目的として、次のような発明を想到した。
すなわち、本発明に係る半導体装置は、基板を貫通する複数の貫通電極を有する半導体装置であって、前記複数の貫通電極は、３つ以上の電極群に分けて配置されており、前記各電極群は、二次元的に配列された３つ以上の貫通電極から構成されている。
本発明に係る半導体装置によると、二次元的に配列された複数の貫通電極を集めて電極群を構成しているため、貫通電極周辺に「緩衝領域」を設ける場合に、電極群内において隣り合う貫通電極の緩衝領域を共通化することができる。このため、半導体装置内で緩衝領域が占める面積を減らし、活性素子領域を広く確保することができるので、半導体装置の活性素子形成面を有効に活用でき、それにより半導体装置の小型化を容易に図ることができる。また、半導体装置の小型化を図りつつ貫通電極周辺に緩衝領域を設けることができるので、貫通電極に起因して活性素子の電気的特性が不安定になることを防止することができる。
また、本発明に係る半導体装置を樹脂インターポーザなどのベース基板上に実装する際に、又は本発明に係る半導体装置と他の半導体装置とを積層する際に、本発明に係る半導体装置には実装又は積層（組み立て）に起因する応力がかかるが、二次元的に配列された複数の貫通電極から構成される電極群を本発明に係る半導体装置内に３つ以上配置しているため、前述の応力に偏りを生じさせることなく均衡状態を確保しながら実装又は積層を行うことができるので、信頼性を向上させることができる。
尚、本発明に係る半導体装置において、前記基板の上面及び下面の少なくとも一方の上に集積回路を構成する配線層が形成されており、前記複数の貫通電極のうちの少なくとも１つと前記配線層とが電気的に接続されていてもよい。
また、本発明に係る半導体装置において、前記基板における前記各電極群の配置領域には活性素子が形成されていないことが好ましいことは言うまでもない。
また、本発明に係る半導体装置において、前記基板上に形成された活性素子と前記複数の貫通電極のそれぞれとの距離のうちの最小距離と比較して、前記各電極群内における貫通電極間最小距離の方が小さいことが好ましい。すなわち、貫通電極自体は、前述の応力や熱の影響を受けて特性が変化するものではないため、短絡しない範囲で貫通電極同士を近づけることが可能である。このため、各貫通電極（正確には各貫通電極の中心）から活性素子（つまり素子分離により囲まれた活性素子領域）までの距離のうちの最短距離と比較して、各電極群内における貫通電極間最小距離（つまり当該電極群において最も近接している貫通電極の中心間距離）の方を小さくすることによって、半導体装置内で緩衝領域が占める面積をより効率良く削減できるので、半導体装置のさらなる小型化を図ることができる。
また、本発明に係る半導体装置において、前記各電極群のうち配置面積が最小の電極群内における貫通電極間最大距離と比較して、前記各電極群間の距離のうちの最小距離の方が大きくてもよい。言い換えると、本発明に係る半導体装置において、電極群同士の間隔を、最小の電極群の配置寸法以上に設定してもよい。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、互いに異なる電位を持つ２つ以上の貫通電極を含んでいてもよいし、又は同じ電位を持つ２つ以上の貫通電極を含んでいてもよい。前記各電極群のうちの少なくとも１つの電極群が、同じ電位を持つ２つ以上の貫通電極を含むと、本発明に係る半導体装置とベース基板又は他の半導体装置との間で接合不良や貫通電極のオープン不良等の問題が生じ、それにより、同じ電位を持つ一の貫通電極による電気的接続が取れなくなった場合にも、同じ電位を持つ他の貫通電極により電気的接続を取ることができる。このため、半導体装置の信頼性を向上させることができる。特に、同じ電位を持つ２つ以上の貫通電極に同一の信号が入力される場合には、半導体装置の歩留まりの向上を図ることができる。また、同じ電位を持つ２つ以上の貫通電極が同一の電源線を構成している場合には、半導体装置の歩留まりの向上を図ることができると共に、電源線の低抵抗化を図ることができる。尚、同じ電位を持つ２つ以上の貫通電極のうちの１つが、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に、同電位の貫通電極のうちの１つを配置することにより、言い換えると、当該周縁部に、同電位の貫通電極を複数配置しないことにより、形状不良等の問題が生じた場合にも、半導体装置の信頼性の低下を抑制することができる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、第１の電位を持つ第１の貫通電極と、前記第１の電位に対して相補な第２の電位を持ち且つ前記第１の貫通電極と隣り合う第２の貫通電極とを含んでいてもよい。例えば、前記第１の貫通電極は電源線を構成し、前記第２の貫通電極はグランド線を構成する場合、電源線とグランド線との間の静電容量を大きくすることができるため、電源電圧の変動に対する半導体装置への供給電圧の変動を小さくすることができる。また、当該電極群は、信号が入力される第３の貫通電極をさらに含み、前記第３の貫通電極を取り囲むように前記第１の貫通電極と前記第２の貫通電極とが交互に配置されている場合、例えば、電源線及びグランド線は信号線に対して信号線間の相互干渉を防ぐシールドとして作用するため、クロストークの小さい半導体装置を実現することができる。
また、本発明に係る半導体装置において、前記各電極群は等間隔で配置されていてもよい。このようにすると、本発明に係る半導体装置をベース基板に貼り付けた後に、又は本発明に係る半導体装置と他の半導体装置とを積層した後に、本発明に係る半導体装置とベース基板又は他の半導体装置との間隙に充填材、例えばアンダーフィルを充填させた場合に、電極群が等間隔で配置されていることにより、アンダーフィルの充填を容易に行うことができる。これにより、アンダーフィルの充填率を向上させることができるので、接着信頼性を向上させることができる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、電気的接続に用いられない疑似貫通電極を含んでいてもよい。このようにすると、フォトリソグラフィーによる貫通穴パターン転写工程又はエッチングによる貫通穴形成工程等のプロセスに起因する貫通電極の形状不良等の問題の発生を防止することができるので、貫通電極を有する半導体装置の信頼性を向上させることができる。この場合、前記疑似貫通電極は、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に擬似貫通電極を配置することにより、言い換えると、当該周縁部には真正の貫通電極を配置しないことにより、真正の貫通電極に形状不良等の問題が発生することを防止することができるので、真正の貫通電極の信頼性を向上させることが可能となる。
また、本発明に係る半導体装置において、前記各電極群のうちの少なくとも１つの電極群は、他の貫通電極の電気的接続を補助する補助貫通電極を含んでいてもよい。例えば、真正の貫通電極とその補助貫通電極とが同一の電源線を構成する場合、当該電源線の抵抗を低減させることができるので、半導体装置に供給される電源電圧の低下を抑制することができる。この場合、前記補助貫通電極は、当該電極群の周縁部に配置されていてもよい。すなわち、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に補助貫通電極を配置することにより、言い換えると、当該周縁部には真正の貫通電極を配置しないことにより、形状不良等の問題が生じた場合にも、真正の貫通電極の信頼性の低下を防止することができる。
本発明に係る積層型半導体装置は、複数の半導体装置を積層させた積層型半導体装置であって、前記複数の半導体装置のうち少なくとも１つは、前述の本発明に係る半導体装置である。
本発明に係る積層型半導体装置によると、より小型で高密度であり且つ配線長の短い積層型半導体装置を実現できるため、より高い性能とより高い機能とを持つ積層型半導体装置を実現することができる。
尚、本発明に係る積層型半導体装置において、本発明に係る半導体装置における電極群を構成する貫通電極は、例えば、他の半導体装置の貫通電極と電気的に接続されていても良いし又は他の半導体装置上に形成された電極パッドと電気的に接続されていても良い。
また、本発明に係る積層型半導体装置において、前記複数の半導体装置のうち２つ以上は、前述の本発明に係る半導体装置であり、当該各半導体装置における前記各電極群は互いにオーバーラップしないように配置されていると、積層型半導体装置に応力が印加された際に、当該応力が装置全体に均等に印加されるようにすることができるので、積層型半導体装置が損傷することを回避することができる。
本発明によると、貫通電極を有する半導体装置において、二次元的に配列された複数の貫通電極を集めて電極群を構成しているため、活性素子を配置できない緩衝領域が半導体装置内で占める面積を削減することができるので、半導体装置の小型化を図ることができる。また、半導体装置の小型化を図りつつ貫通電極周辺に緩衝領域を設けることができるので、貫通電極に起因して活性素子の電気的特性が不安定になることを防止することができる。
また、本発明によると、貫通電極を有する半導体装置において、二次元的に配列された複数の貫通電極から構成される電極群を３つ以上配置しているため、半導体装置の実装や積層等の組み立て時に半導体装置にかかる応力に偏りが生じることを防止できるので、言い換えると、半導体装置にかかる応力の均衡状態を確保しながら組み立てを行うことができるので、信頼性を向上させることができる。
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置を示しており、図１（ａ）には半導体装置の断面図を、図１（ｂ）〜（ｅ）には半導体装置の平面図を示している。 図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置に設けられた電極群における貫通電極の配列例を示す図である。 図３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置における電極群の平面構成を示す図である。 図４（ａ）は、本発明の第３の実施形態に係る半導体装置における電極群の平面構成を示す図であり、図４（ｂ）は、本発明の第３の実施形態の変形例に係る半導体装置における電極群の平面構成を示す図である。 図５は、本発明の第３の実施形態に係る半導体装置に設けられた電極群において互いに隣り合う貫通電極が持つ互いに相補な電位の一例を示す図である。 図６（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の平面図を示している。 図７（ａ）は、本発明の第５の実施形態に係る半導体装置における電極群の平面構成を示す図であり、図７（ｂ）は、本発明の第５の実施形態の変形例に係る半導体装置における電極群の平面構成を示す図である。 図８（ａ）は、本発明の第６の実施形態に係る積層型半導体装置の断面図を示し、図８（ｂ）及び（ｃ）は、本発明の第６の実施形態の変形例に係る積層型半導体装置の断面図を示している。 図９（ａ）及び（ｂ）は、本発明の第７の実施形態に係る積層型半導体装置の断面図及び平面図を示している。 図１０は、特許文献１に記載された従来の積層型半導体装置の断面図を示している。 図１１は、特許文献２に記載された従来の積層型半導体装置における貫通電極の配置を示している。 図１１に示す従来の貫通電極配置に対して本発明の「緩衝領域」を設定した場合に生じる問題点を説明する図である。
以下、図面を参照しながら、本発明の各実施形態に基づいて本発明を詳細に説明する。
（第１の実施形態）
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置１００を示しており、図１（ａ）には半導体装置１００の断面図を、図１（ｂ）には半導体装置１００の平面図を示している。尚、図１（ｂ）におけるＢ−Ｂ’面での断面図が図１（ａ）であり、図１（ａ）におけるＡ−Ａ’面での平面図が図１（ｂ）である。
図１（ａ）に示すように、半導体基板１の第１主表面２ａ側の表面部には、トランジスタやダイオードなどの活性素子を構成する不純物層８と、各活性素子を分離する素子分離９とが形成されていると共に、半導体基板１の第１主表面２ａ上にはゲート絶縁膜１４を介してゲート電極１３が形成されている。尚、半導体装置１００において各活性素子は活性素子領域３に集められており、活性素子領域３は素子分離９によって囲まれている。
半導体基板１の第１主表面２ａ上には、ゲート電極１３を覆うように絶縁層１０Ａが形成されており、絶縁層１０Ａ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ａが形成されている。絶縁層１０Ａ中には、配線４Ａと不純物層８とを接続するプラグ１２が形成されている。
絶縁層１０Ａ上には、配線４Ａを覆うように絶縁層１０Ｂが形成されており、絶縁層１０Ｂ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ｂが形成されている。絶縁層１０Ｂ中には、配線４Ｂと配線４Ａとを接続するビア２１Ａが形成されている。
絶縁層１０Ｂ上には、配線４Ｂを覆うように絶縁層１０Ｃが形成されており、絶縁層１０Ｃ上には、半導体装置１００内で信号の伝達及び電源の供給を行う配線４Ｃが形成されている。絶縁層１０Ｃ中には、配線４Ｃと配線４Ｂとを接続するビア２１Ｂが形成されている。
絶縁層１０Ｃ上には、配線４Ｃを覆うように絶縁層１０Ｄが形成されており、絶縁層１０Ｄ上には、配線４Ｃから装置外部へ信号を取り出すための電極パッド１１が形成されている。絶縁層１０Ｄ中には、電極パッド１１と配線４Ｃとを接続するビア２１Ｃが形成されている。
本実施形態の半導体装置１００においては、第１主表面２ａから第２主表面２ｂまで半導体基板１を貫通すると共に絶縁層１０Ａを貫通して、複数の貫通電極５が配線４Ａと電気的に接続するように形成されている。ここで、本実施形態の特徴として、複数の貫通電極５は、３つ以上の電極群７に分けて配置されており、各電極群７は、二次元的に配列された３つ以上の貫通電極５から構成されている。また、各電極群７と活性素子領域３との間には、貫通電極５に起因する応力等の影響を活性素子が受けないように、活性素子を配置しない緩衝領域６が配置されている。
具体的には、図１（ｂ）の平面図に示すように、半導体装置１００内において、貫通電極５を縦横３×４、計１２個集めて１つの電極群７を構成していると共に、当該電極群７を半導体装置１００内に３つ配置している。
尚、貫通電極５の材料としては、例えば銅、タングステン、アルミニウム又はポリシリコン等を用いることができる。
また、貫通電極５の直径は０．５〜２０μｍ（好ましくは０．５〜５μｍ）程度であり、貫通電極５の長さ（高さ）は５〜５０μｍ程度である。
また、図示は省略しているが、各貫通電極５の側壁を覆うように、貫通電極材料の拡散を防ぐための保護膜を介して、各貫通電極５と半導体基板１との電気的な絶縁を行う絶縁膜を形成することが好ましい。絶縁膜の材料としては、例えばＳｉＯ2 、ＳｉＮ等を用いる。保護膜の材料としては、貫通電極材料の拡散を防ぐことができるバリア性を持つ材料が好ましく、例えばＴａ、ＴａＮ、ＴｉＮ等を用いることができる。
ところで、「課題を解決するための手段」で述べたように、活性素子を貫通電極に近接して配置することはできないが、貫通電極を構成する電極材料は、応力などの影響を受けて特性が変動するものではないため、貫通電極同士については互いに短絡しない程度に近づけて配置することが可能である。そのため、貫通電極を密集させて配置することによって、緩衝領域を集約することが可能となる。
本実施形態の半導体装置１００においては、二次元的に配列された複数の貫通電極５を集めて電極群７を構成しているため、貫通電極周辺における活性素子を配置しない緩衝領域６を集約することが可能となる。そのため、従来構造と比べて、半導体装置内において緩衝領域６が占める面積を削減することができるので、言い換えると、活性素子領域３を広く確保して半導体装置１００の活性素子形成面（本実施形態では第１主表面２ａ）を有効に活用することができるので、半導体装置１００の小型化を容易に図ることができる。また、半導体装置１００の小型化を図りつつ貫通電極周辺に緩衝領域６を設けることができるので、貫通電極５に起因して活性素子の電気的特性が不安定になることを防止することができる。
例えば、上面からみた断面形状が一辺１μｍの正方形である３６本の貫通電極がエリアアレイ状にピッチ（貫通電極の中心間距離）２０μｍで配置されており、各貫通電極の周辺における当該電極の端部から４μｍまでの範囲に緩衝領域が設定された従来型の半導体装置と比較して、本実施形態の半導体装置１００における活性素子形成面の面積は約２４％小さい。但し、本実施形態の半導体装置１００においては、縦横３×４、計１２個の貫通電極５から構成されている電極群７が３つ（貫通電極５の総数は３６本）配置されており、電極群７内における貫通電極５の配置ピッチが２μｍであり、各電極群７の周辺における当該電極群７の端部から４μｍまでの範囲に緩衝領域６が設定されているものとする。
尚、本実施形態の半導体装置１００において、各電極群７内で隣り合う貫通電極５間の距離（配置スペース）は０．１〜１０μｍ（好ましくは０．５〜５μｍ）程度である。また、各電極群７の周辺における当該電極群７の端部から０．５〜１０μｍまでの範囲には、活性素子を配置しない緩衝領域６を設けることが好ましい。
また、本実施形態によると、半導体装置１００を樹脂インターポーザなどのベース基板上に実装する際に、又は半導体装置１００と他の半導体装置とを積層する際に、半導体装置１００には実装又は積層（組み立て）に起因する応力がかかるが、本実施形態では、二次元的に配列された複数の貫通電極５から構成される電極群７を半導体装置１００内に３つ配置しているため、前述の応力に偏りを生じさせることなく均衡状態を確保しながら実装又は積層を行うことができるので、信頼性を向上させることができる。
また、本実施形態において、半導体装置１００内に配置する電極群７の個数は３つ以上であれば特に限定されるものではなく、また、電極群７を構成する貫通電極５の個数も３つ以上であれば特に限定されるものではない。すなわち、図１（ｂ）に示す平面構成に代えて、例えば図１（ｃ）〜（ｅ）に示す平面構成を用いてもよい。ここで、電極群７は、縦（上下）方向に等間隔で配置されていてもよいし、横（左右）方向に等間隔で配置されていてもよいし、斜め方向に等間隔で配置されていてもよい。
さらに、電極群７内における貫通電極５の配列も二次元的配列であれば特に限定されるものではない。図２（ａ）〜（ｃ）は、電極群７における貫通電極５の配列例を示している。すなわち、図１（ｂ）に示す半導体装置１００の電極群７においては、貫通電極５が縦方向及び横方向にそれぞれ３個及び４個並んでいたが、本発明の概念はこの個数や配列に限定されるものではなく、例えば、図２（ａ）〜（ｃ）に示すような貫通電極５の配列を基本単位として１つ又は複数含む電極群７を構成してもよい。
また、本実施形態において、半導体装置１００内に配置された各電極群７を構成する貫通電極５の個数を全て同じに設定したが、本発明の概念はこれに限定されるものではなく、電極群毎にその有する貫通電極の個数が異なっていてもよい。
また、本実施形態において、全ての貫通電極５の直径を同じに設定したが、本発明の概念はこれに限定されるものではなく、貫通電極毎にその直径が異なっていてもよい。
また、本実施形態においては、図１（ａ）に示すように、貫通電極５を配線（第１層配線）４Ａに接続させているが、本発明の概念はこれに限定されるものではなく、貫通電極５を、半導体装置１００の他の配線（４Ｂ又は４Ｃ）又は電極パッド１１に直接接続させてもよい。また、貫通電極５を半導体装置１００の上方に突き出させてもよい。さらに、貫通電極５を半導体装置１００内の配線（４Ａ、４Ｂ又は４Ｃ）に接続させなくてもよい。この場合、貫通電極５は、半導体装置１００が実装されるベース基板の電極パッド、又は半導体装置１００と積層される他の半導体装置の電極パッド等に接続される。
また、本実施形態において、半導体基板１の第１主表面２ａ上に配線層を設けたが、これに代えて、或いは、これに加えて、半導体基板１の第２主表面２ｂ上に配線層を設けてもよい。この場合、第２主表面２ｂ上の配線層と貫通電極５とが電気的に接続されていてもよい。
また、本実施形態においては、図１（ｂ）及び図２（ａ）〜（ｃ）に示すように、上面からみた貫通電極５の断面形状を円形としたが、本発明の概念はこれに限定されるものではなく、プロセス上又は設計上の理由から他の形状が望ましい場合には、上面からみた貫通電極５の断面形状を多角形や楕円等としてもよい。
また、本実施形態において、半導体基板１における各電極群７の配置領域には活性素子を形成しないことが好ましいことは言うまでもない。
また、本実施形態において、半導体基板１上に形成された活性素子と各貫通電極５との距離のうちの最小距離と比較して、各電極群７内における貫通電極５間最小距離の方が小さいことが好ましい。すなわち、貫通電極５自体は、前述の応力や熱の影響を受けて特性が変化するものではないため、短絡しない範囲で貫通電極５同士を近づけることが可能である。このため、各貫通電極５（正確には各貫通電極５の中心）から活性素子（つまり素子分離９により囲まれた活性素子領域３）までの距離のうちの最短距離と比較して、各電極群７内における貫通電極５間最小距離（つまり当該電極群７において最も近接している貫通電極５の中心間距離）の方を小さくすることによって、半導体装置１００内で緩衝領域６が占める面積をより効率良く削減できるので、半導体装置１００のさらなる小型化を図ることができる。
また、本実施形態において、各電極群７のうち配置面積が最小の電極群７内における貫通電極５間最大距離と比較して、前記各電極群７間の距離のうちの最小距離の方が大きくてもよい。言い換えると、半導体装置１００において、電極群７同士の間隔を、最小の電極群７の配置寸法以上に設定してもよい。
また、本実施形態において、各電極群７のうちの少なくとも１つの電極群７は、互いに異なる電位を持つ２つ以上の貫通電極５を含んでいてもよいし、又は同じ電位を持つ２つ以上の貫通電極５を含んでいてもよい。
（第２の実施形態）
図３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
図３（ａ）に示す電極群においては、複数の貫通電極５が配置された単一の電極群内に、同一の信号が入力される３つの貫通電極（以下、信号貫通電極と称する）３０ａ、３０ｂ及び３０ｃがさらに配置されている。この構成により、後述するように、貫通電極の信頼性を向上させることが可能となる。
貫通電極を形成する際には、プロセス条件に起因して貫通電極に問題が生じる場合がある。例えば、貫通穴への金属埋め込みに不良があり、貫通電極が導通不良を生じるような場合である。また、半導体装置に設けられた貫通電極をベース基板や他の半導体装置と接続する際に接合不良が生じる場合もある。
それに対して、図３（ａ）に示す電極群の場合、一つの電極群内に同じ信号が入力される信号貫通電極が複数存在するため、仮に一つの信号貫通電極３０ａに接続不良が生じたとしても、他の信号貫通電極３０ｂ及び３０ｃによって電気的接続を確保することができる。このため、信頼性を低下させることなく、確実に信号の授受を行うことができる。すなわち、半導体装置が不良になることはないので、歩留まりの向上を図ることができる。
また、図３（ｂ）に示す電極群においては、複数の貫通電極５が配置された単一の電極群内に、同じ電源電圧が入力される（つまり同じ電源線を構成する）２つの貫通電極３１ａ及び３１ｂ（以下、電源貫通電極３１ａ及び３１ｂと称する）と、グランド電位を持つ（つまり同じグランド線を構成する）２つの貫通電極３２ａ及び３２ｂ（以下、グランド貫通電極３２ａ及び３２ｂと称する）とがさらに配置されている。この構成により、例えば、一つの電源貫通電極３１ａや一つのグランド貫通電極３２ａに接続不良が生じた場合にも、半導体装置が不良になることはないので、歩留まりの向上を図ることができる。また、同じ電源線となる貫通電極を複数配置しているので、当該電源線の低抵抗化を図ることができ、半導体装置に供給される電源電圧の低下を小さく抑えることができる。
尚、本発明において、単一の電極群内に配置される同一信号貫通電極、電源貫通電極、及びグランド貫通電極のそれぞれの個数は、２つ以上であれば、図３（ａ）及び（ｂ）に示す本実施形態の例に限定されるものではないことは言うまでもない。
また、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、当該周縁部に、同一信号貫通電極のうちの１つ、電源貫通電極のうちの１つ、又はグランド貫通電極のうちの１つを配置することにより、言い換えると、当該周縁部に、複数の同一信号貫通電極、複数の電源貫通電極又は複数のグランド貫通電極を配置しないことにより、形状不良等の問題が生じた場合にも、半導体装置の信頼性の低下を抑制することができる。
（第３の実施形態）
図４（ａ）は、本発明の第３の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
ところで、従来の半導体装置においては、負荷の変動により半導体装置に供給される電源電圧が変化した場合に、半導体装置を構成するトランジスタやダイオードなどの活性素子の動作が変動することがある。そこで、一般に、活性素子の動作の変動を抑制するために、半導体装置近傍のベース基板などにコンデンサを配置することによって電圧変動を抑制することが行われている。
本実施形態の図４（ａ）に示す電極群においては、電源線を構成する貫通電極３１（以下、電源貫通電極３１と称する）と、電源線に対して相補なグランド線を構成する貫通電極３２（以下、グランド貫通電極３２と称する）とを互いに隣り合うように交互に配置する。この構成により、電源貫通電極３１とグランド貫通電極３２との間の静電容量を増大させることができ、当該容量を、電圧変動を抑制するコンデンサとして用いることができる。すなわち、電源電圧の変動に対する半導体装置への供給電圧の変動を小さくすることができる。このため、貫通電極を有する半導体装置の近傍にコンデンサを配置する必要がなくなり、半導体装置の小型化を図ることができる。
尚、本実施形態において、電極群における貫通電極間距離を短絡しない程度に小さくすることによって、電源貫通電極３１とグランド貫通電極３２との間の静電容量を大きくすることができ、それにより、電圧変動抑制効果も大きくなる。従って、貫通電極間距離（配置スペース）は０．１〜５μｍ程度であることが望ましい。
また、図４（ａ）に示す電極群においては、電源貫通電極３１及びグランド貫通電極３２のみを配置しているが、当該電極群内に信号が入力される貫通電極が存在する場合には、図４（ｂ）に示すように、信号貫通電極３０を取り囲むように電源貫通電極３１とグランド貫通電極３２とを交互に配置することが望ましい。このようにすると、電源貫通電極３１及びグランド貫通電極３２は信号貫通電極３０に対して信号貫通電極３０間の相互干渉を防ぐシールドとして作用するため、クロストークの小さい半導体装置を実現することができる。
また、図４（ａ）及び（ｂ）に示す電極群において、互いに相補な電位を持つ貫通電極の例として、電源貫通電極３１及びグランド貫通電極３２を配置したが、本発明の概念はこれに限られるものではなく、グランド貫通電極３２に代えて、電源電圧に対して相補な他の電圧が印加される貫通電極を配置してもよい。また、電源貫通電極３１及びグランド貫通電極３２に代えて、例えば図５に示すような時間変化をする電位Ａ及びＢをそれぞれ有する貫通電極を配置してもよい。
（第４の実施形態）
図６（ａ）は、本発明の第４の実施形態に係る半導体装置の平面図を示している。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態の変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。また、図６（ａ）において、図１（ａ）及び（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付している。
ところで、貫通電極を有する半導体装置をベース基板に貼り付けた後、又は当該半導体装置と他の半導体装置とを積層して貫通電極により電気的接続を取った後、当該半導体装置とベース基板又は他の半導体装置との間には充填材、例えばアンダーフィルを充填している。このとき、例えば図１１に示す従来技術のように貫通電極がエリアアレイ状に配置されていると、半導体装置側面におけるアンダーフィルを注入する注入口の面積が小さくなると共に、アンダーフィルの流入経路も細くなるため、アンダーフィルの充填が困難となり、その結果、貫通電極を有する半導体装置とベース基板又は他の半導体装置との間にアンダーフィルが充填されていない大きい未充填領域が生成される場合がある。このように、貫通電極の配置によっては、アンダーフィルの充填に問題が生じるのである。
それに対して、本実施形態においては、図６（ａ）に示すように、複数の貫通電極５を密集させて形成した電極群７を半導体装置内に９つ配置し、さらに、これらの電極群７を互いに等間隔で配置している。このように、複数の電極群７を等間隔で配置することによって、半導体装置側面においてアンダーフィルの注入口となる電極群７間の間隙が大きくなると共に、アンダーフィルの流入経路の断面積も半導体装置全体に亘って均等に拡がるため、アンダーフィルの注入を容易に行うことができる。
尚、本実施形態においては、電極群７の配置領域へのアンダーフィル充填は困難になるものの、半導体装置全体で見ると、大きい未充填領域の形成を防ぐことができ、アンダーフィルの充填率は向上するので、接着信頼性が向上した半導体装置を実現することができる。
また、本実施形態において、電極群７を縦方向及び横方向にそれぞれ３群ずつ配置する場合（図６（ａ））を示しているが、電極群７の総数が３つ以上であれば、本発明において電極群７の配置の仕方は特に限定されるものではなく、例えば、電極群７を縦方向及び横方向にそれぞれ１０群ずつ配置してもよい。或いは、電極群７を行列状に配置する代わりに、図６（ｂ）に示すように、電極群７を千鳥状に配列してもよい。尚、電極群７を等間隔で配置すると、アンダーフィルの充填が容易になるという効果が得られる。
（第５の実施形態）
図７（ａ）は、本発明の第５の実施形態に係る半導体装置における電極群の平面構成を示す図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態を変形したものであって、以下に記載する事項以外については基本的に第１の実施形態と同じである。
ところで、貫通電極は、フォトリソグラフィーによる貫通穴パターン転写工程やエッチングによる貫通穴形成工程等といったプロセスを経て形成されるが、貫通電極を密集して配置しようとする場合、プロセス条件によっては貫通穴の形状に問題が生じることがある。例えば、プラズマを用いたドライエッチングによって密集した貫通穴を形成する場合、エッチング条件によっては密集したパターンの周縁部でエッチングと側壁保護膜形成とのバランスが崩れて、貫通穴形状に不良が生じることがある。
そこで、図７（ａ）に示す本実施形態の電極群においては、電気的接続のために用いる複数個の貫通電極（真正貫通電極）６０を電極群中心部に配置すると共に、半導体装置内の配線とは電気的に接続されていない擬似貫通電極６１を電極群周縁部に配置する。言い換えると、複数個の真正貫通電極６０の周辺に擬似貫通電極６１を配置する。この構成においては、プロセス条件の調整によって、プロセス起因の形状不良等の発生を電極群周縁部に配置された擬似貫通電極に吸収させることができるので、電気的接続に用いられる真正貫通電極６０については正常な形状で形成することが可能となる。これにより、真正貫通電極６０の信頼性を向上させることが可能となる。
尚、擬似貫通電極６１の材料としては、真正貫通電極６０と同様に、Ｃｕ、Ａｌ、Ｗ又はポリシリコン等を用いてもよいし、或いは、ＳｉＯ2 等の絶縁物を用いてもよい。また、擬似貫通電極６１の材料として、前述の金属材料や他の熱伝導性の良い材料を用いることによって、半導体装置の放熱性を向上させることもできる。
ところで、擬似貫通電極は、電気的接続の用途を主目的としたものではないため、仮に、導電性材料を用いた擬似貫通電極を単独で電気的接続に用いたとしても、抵抗値が高いことなどが原因となって、性能的に十分ではない可能性がある。しかしながら、単一の電極群内において、例えば、電源線の低抵抗化を目的として、電源線を構成する真正貫通電極（以下、真正電源貫通電極という）に対して、当該電源線を構成するように擬似貫通電極を補助的に配置してもよい（以下、このような用途を目的とする擬似貫通電極を「補助貫通電極」と称する）。このように、同じ電極群内に存在する真正電源貫通電極と同じ電源電圧を補助貫通電極に印加にすることによって、当該電源線の抵抗を低下させることができるので、半導体装置に供給される電源電圧の低下を防止することができる。また、プロセス条件の調整によって、プロセス起因の形状不良等を電極群周縁部に発生させる場合には、補助貫通電極を電極群周縁部に配置すること、言い換えると、真正貫通電極を電極群周縁部に配置しないことが好ましい。このようにすると、形状不良等の問題が生じた場合にも、真正貫通電極の信頼性の低下を防止することができる。
尚、図７（ａ）に示す電極群においては、その周縁部に擬似貫通電極６１を配置したが、プロセス条件の調整により、電極群中心部にプロセス起因の不良等を生じさせる場合には、図７（ｂ）に示すように、電極群中心部に擬似貫通電極６１を配置してもよい。このようにすると、電気的接続に用いられる真正貫通電極６０を粗に配置できるため、半導体装置内において配線の引き回しを行いやすくなる。
また、応力の均衡を確保しながら、貫通電極を有する半導体装置をベース基板上に実装したり又は当該半導体装置と他の半導体装置とを積層するためには、当該半導体装置における各電極群を構成する貫通電極の数はほぼ同じであることが好ましい。従って、電極群を構成する真正貫通電極の個数が、同じ半導体装置内に配置された電極群毎に異なるような場合には、真正貫通電極の個数が比較的少ない電極群に擬似貫通電極を配置することにより、各電極群を構成する貫通電極の数がほぼ同じになるように調整することもできる。
（第６の実施形態）
図８（ａ）は、本発明の第６の実施形態に係る積層型半導体装置の断面図を示している。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置を少なくとも１つ含む複数の半導体装置を積層させた積層型半導体装置に関し、第１の実施形態と重複する記載については省略する。また、図８（ａ）において、説明を簡単にするために、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置の構成要素の一部を省略している。
図８（ａ）に示す積層型半導体装置２００においては、ベース基板１７上に、第１の実施形態で例示した、貫通電極を有する２つの半導体装置１００Ａ及び１００Ｂと、貫通電極を有していない半導体装置１０１とが積層されている。
半導体装置１００Ａは、半導体基板１Ａに設けられた活性素子領域（素子分離を含む）３Ａと、半導体基板１Ａを貫通する複数の貫通電極からなる電極群７Ａと、半導体基板１Ａの活性素子形成面上に形成された配線層（電極群７Ａと電気的に接続された配線と絶縁層とを含む）１９Ａとを有している。また、半導体装置１００Ａは、ベース基板１７上に、半導体基板１Ａの活性素子形成面の反対面がベース基板１７と対向するように実装されている。尚、ベース基板１７と半導体装置１００Ａとの間はアンダーフィル１５Ａによって封止されていると共に、ベース基板１７と半導体装置１００Ａの電極群７Ａとの電気的接続はハンダバンプ１６Ａによって確保されている。
半導体装置１００Ｂは、半導体基板１Ｂに設けられた活性素子領域（素子分離を含む）３Ｂと、半導体基板１Ｂを貫通する複数の貫通電極からなる電極群７Ｂと、半導体基板１Ｂの活性素子形成面上に形成された配線層（電極群７Ｂと電気的に接続された配線と絶縁層とを含む）１９Ｂとを有している。また、半導体装置１００Ｂは、半導体装置１００Ａ上に、配線層１９Ｂが半導体装置１００Ａと対向するように積層されている。尚、半導体装置１００Ａと半導体装置１００Ｂとの間はアンダーフィル１５Ｂによって封止されていると共に、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの配線層１９Ｂとの電気的接続はハンダバンプ１６Ｂによって確保されている。
半導体装置１０１は、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）１８と、半導体基板１Ｃの活性素子形成面上に形成された配線層（配線と絶縁層とを含む）１９Ｃとを有している。また、半導体装置１０１は、配線層１９Ｃが半導体装置１００Ｂと対向するように積層されている。尚、半導体装置１００Ｂと半導体装置１０１との間はアンダーフィル１５Ｃによって封止されていると共に、半導体装置１００Ｂの電極群１９Ｂと半導体装置１０１の配線層１９Ｃとの電気的接続はハンダバンプ１６Ｃによって確保されている。
以上に説明した本実施形態の積層型半導体装置によると、半導体装置間の電気的接続に貫通電極を用いているため、ワイヤーボンディングを用いた従来の積層型半導体装置と比べて、より配線長の短い小型の積層型半導体装置を実現することができる。また、本実施形態の積層型半導体装置によると、貫通電極を有する従来の半導体装置と比べて、より小型化が可能な第１の実施形態に係る半導体装置つまり本発明の貫通電極群を有する半導体装置１００Ａ及び１００Ｂを有するため、貫通電極を有する従来の半導体装置のみからなる積層型半導体装置と比べて、装置全体の大きさを縮小化することができる。
尚、積層形態が図８（ａ）に示す態様に限られないことは言うまでもなく、第１の実施形態に係る半導体装置１００（第２〜第５の実施形態の変形を加えたものを含む）を少なくとも１つ含んでいる全ての積層型半導体装置が本発明の概念に含まれる。
図８（ｂ）及び（ｃ）は、本実施形態の変形例に係る半導体装置の断面図を示している。尚、図８（ｂ）及び（ｃ）において、図８（ａ）に示す本実施形態の積層型半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図８（ｂ）に示す積層型半導体装置２０１においては、ベース基板１７上に、第１の実施形態で例示した、貫通電極を有する３つの半導体装置１００Ａ、１００Ｂ及び１００Ｃが積層されている。すなわち、積層型半導体装置２０１が有する全ての半導体装置が貫通電極を有する。その他、図８（ｂ）に示す積層型半導体装置２０１が図８（ａ）に示す積層型半導体装置２００と異なっている点は次の通りである。まず、半導体装置１００Ｂは、半導体装置１００Ａ上に、半導体基板１Ｂの活性素子形成面の反対面が半導体装置１００Ａと対向するように積層されている。また、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの電極群７Ｂとの電気的接続がハンダバンプ１６Ｂによって確保されている。さらに、半導体装置１００Ｃは、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）３Ｃと、半導体基板１Ｃを貫通する複数の貫通電極からなる電極群７Ｃと、半導体基板１Ｃの活性素子形成面上に形成された配線層（電極群７Ｃと電気的に接続された配線と絶縁層とを含む）１９Ｃとを有している。ここで、半導体装置１００Ｃは、半導体装置１００Ｂ上に、半導体基板１Ｃの活性素子形成面の反対面が半導体装置１００Ｂと対向するように積層されている。尚、半導体装置１００Ｂと半導体装置１００Ｃとの間はアンダーフィル１５Ｃによって封止されていると共に、半導体装置１００Ｂの配線層１９Ｂと半導体装置１００Ｃの電極群７Ｃとの電気的接続はハンダバンプ１６Ｃによって確保されている。
図８（ｃ）に示す積層型半導体装置２０２においては、ベース基板１７上に、貫通電極を有していない半導体装置１０２と、第１の実施形態で例示した、貫通電極を有する２つの半導体装置１００Ａ及び１００Ｂとが積層されている。その他、図８（ｃ）に示す積層型半導体装置２０２が図８（ａ）に示す積層型半導体装置２００と異なっている点は次の通りである。まず、半導体装置１０２は、半導体基板１Ｃに設けられた活性素子領域（素子分離を含む）１８と、半導体基板１Ｃの活性素子形成面上に形成された配線層（配線と絶縁層とを含む）１９Ｃと、配線層１９Ｃ上に形成された電極パッド１１とを有している。また、半導体装置１０２は、半導体基板１Ｃの活性素子形成面の反対面がベース基板１７に接するようにベース基板１７上に実装されている。尚、半導体装置１０２の電極パッド１１とベース基板１７との電気的接続はワイヤーボンディング２０によって確保されている。次に、半導体装置１００Ａは、半導体装置１０２上に、半導体基板１Ａの活性素子形成面の反対面が半導体装置１０２と対向するように積層されている。尚、半導体装置１０２と半導体装置１００Ａとの間はアンダーフィル１５Ａによって封止されていると共に、半導体装置１０２の配線層１９Ｃと半導体装置１００Ａの電極群７Ａとの電気的接続がハンダバンプ１６Ａによって確保されている。次に、半導体装置１００Ｂは、半導体装置１００Ａ上に、半導体基板１Ｂの活性素子形成面の反対面が半導体装置１００Ａと対向するように積層されている。また、半導体装置１００Ａの配線層１９Ａと半導体装置１００Ｂの電極群７Ｂとの電気的接続がハンダバンプ１６Ｂによって確保されている。
また、本実施形態においては、半導体装置同士の間の電気的接続、及び半導体装置とベース基板との間の電気的接続をハンダバンプによって確保すると共に、半導体装置同士の間、及び半導体装置とベース基板との間をアンダーフィルによって封止したが、本発明の概念はこれに限られるものではない。例えば、積層される半導体装置の貫通電極間を熱圧着や金属間結合等を利用して直接接合してもよいし、又は積層される半導体装置の貫通電極間を直接には接合せずに（貫通電極間に絶縁物や充填材を介在させて）当該貫通電極間を容量結合や電磁誘導結合等を利用して電気的に接続してもよい。
（第７の実施形態）
図９（ａ）及び（ｂ）は、本発明の第７の実施形態に係る積層型半導体装置の断面図及び平面図を示している。但し、図９（ｂ）に示す平面図は、本実施形態の積層型半導体装置３００を上面から見たときの貫通電極（電極群）の配置のみを抽出して示した図である。尚、本実施形態は、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置を少なくとも２つ含む複数の半導体装置を積層させた積層型半導体装置に関し、第１の実施形態と重複する記載については省略する。また、図９（ａ）及び（ｂ）に示す本実施形態の積層型半導体装置３００は、図８（ｂ）に示す第６の実施形態の変形例に係る積層型半導体装置２０１をさらに変形させたものであり、図９（ａ）及び（ｂ）において、図８（ｂ）に示す第６の実施形態の変形例に係る積層型半導体装置２０１と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
ところで、貫通電極により半導体装置間の電気的接続を取っている積層型半導体装置においては、その構造によって、外部から加えられた応力が貫通電極に集中し、その結果、各半導体装置に損傷が生じることがある。そのため、積層型半導体装置では外部応力の集中を防ぐ工夫が必要となる。
そこで、図９（ａ）及び（ｂ）に示す本実施形態の積層型半導体装置３００において、貫通電極を有する３つの半導体装置１００Ａ、１００Ｂ及び１００Ｃを積層する際に、各半導体装置１００Ａ、１００Ｂ及び１００Ｃに設けられた電極群７Ａ、７Ｂ及び７Ｃをそれぞれ平面的に異なる箇所に配置している。言い換えると、各半導体装置１００Ａ、１００Ｂ及び１００Ｃにおける各電極群７Ａ、７Ｂ及び７Ｃは互いにオーバーラップしないように配置されている。
この構成により、積層型半導体装置３００内において応力が特定の箇所に集中することを防ぐことができるので、積層型半導体装置３００が損傷する可能性を低減することができる。
以上、本発明をその好適な実施形態に基づいて説明してきたが、本発明は、前述の実施形態のみに限定されるものではなく、各実施形態の組み合わせも本発明の範囲に含まれることは言うまでもない。
本発明は、貫通電極を有する半導体装置に関し、複数の貫通電極を集めて電極群を構成することにより、貫通電極周辺に緩衝領域を設けた場合にも半導体装置の小型化を図りつつ活性素子の電気的特性を安定させることができ、非常に有用である。
１、１Ａ、１Ｂ、１Ｃ 半導体基板
２ａ 第１主表面
２ｂ 第２主表面
３ 活性素子領域
４Ａ、４Ｂ、４Ｃ 配線
５ 貫通電極
６ 緩衝領域
７、７Ａ、７Ｂ、７Ｃ 電極群
８ 不純物層
９ 素子分離
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 絶縁層
１１ 電極パッド
１２ プラグ
１３ ゲート電極
１４ ゲート絶縁膜
１５Ａ、１５Ｂ、１５Ｃ アンダーフィル
１６Ａ、１６Ｂ、１６Ｃ ハンダバンプ
１７ ベース基板
１８ 活性素子形成領域
１９Ａ、１９Ｂ、１９Ｃ 配線層
２０ ワイヤーボンディング
２１Ａ、２１Ｂ、２１Ｃ ビア
３０、３０ａ、３０ｂ、３０ｃ 信号貫通電極
３１、３１ａ、３１ｂ 電源貫通電極
３２、３２ａ、３２ｂ グランド貫通電極
６０ 真正貫通電極
６１ 擬似貫通電極（補助貫通電極）
１００、１００Ａ、１００Ｂ、１００Ｃ 半導体装置（貫通電極を有する半導体装置）
１０１ 貫通電極を有しない半導体装置
２００ 貫通電極を有する積層型半導体装置
２０１ 貫通電極を有する積層型半導体装置
２０２ 貫通電極を有する積層型半導体装置
３００ 貫通電極を有した積層型半導体装置

Claims (20)

  1. 基板を貫通する複数の貫通電極を有する半導体装置であって、
    前記複数の貫通電極は、３つ以上の電極群に分けて配置されており、
    前記各電極群は、二次元的に配列された３つ以上の貫通電極から構成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板の上面及び下面の少なくとも一方の上には配線層が形成されており、
    前記複数の貫通電極のうちの少なくとも１つと前記配線層とは電気的に接続されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記基板における前記各電極群の配置領域には活性素子が形成されていないことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記基板上に形成された活性素子と前記複数の貫通電極のそれぞれとの距離のうちの最小距離と比較して、前記各電極群内における貫通電極間最小距離の方が小さいことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記各電極群のうち配置面積が最小の電極群内における貫通電極間最大距離と比較して、前記各電極群間の距離のうちの最小距離の方が大きいことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記各電極群のうちの少なくとも１つの電極群は、互いに異なる電位を持つ２つ以上の貫通電極を含むことを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記各電極群のうちの少なくとも１つの電極群は、同じ電位を持つ２つ以上の貫通電極を含むことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記同じ電位を持つ２つ以上の貫通電極には同一の信号が入力されることを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記同じ電位を持つ２つ以上の貫通電極は同一の電源線を構成していることを特徴とする半導体装置。
  10. 請求項７に記載の半導体装置において、
    前記同じ電位を持つ２つ以上の貫通電極のうちの１つは、当該電極群の周縁部に配置されていることを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記各電極群のうちの少なくとも１つの電極群は、第１の電位を持つ第１の貫通電極と、前記第１の電位に対して相補な第２の電位を持ち且つ前記第１の貫通電極と隣り合う第２の貫通電極とを含むことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１の貫通電極は電源線を構成し、前記第２の貫通電極はグランド線を構成することを特徴とする半導体装置。
  13. 請求項１１に記載の半導体装置において、
    当該電極群は、信号が入力される第３の貫通電極をさらに含み、
    前記第３の貫通電極を取り囲むように前記第１の貫通電極と前記第２の貫通電極とが交互に配置されていることを特徴とする半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記各電極群は等間隔で配置されていることを特徴とする半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記各電極群のうちの少なくとも１つの電極群は、電気的接続に用いられない疑似貫通電極を含むことを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記疑似貫通電極は、当該電極群の周縁部に配置されていることを特徴とする半導体装置。
  17. 請求項１に記載の半導体装置において、
    前記各電極群のうちの少なくとも１つの電極群は、他の貫通電極の電気的接続を補助する補助貫通電極を含むことを特徴とする半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記補助貫通電極は、当該電極群の周縁部に配置されていることを特徴とする半導体装置。
  19. 複数の半導体装置を積層させた積層型半導体装置であって、
    前記複数の半導体装置のうち少なくとも１つは、請求項１〜１８のいずれか１項に記載の半導体装置であることを特徴とする積層型半導体装置。
  20. 複数の半導体装置を積層させた積層型半導体装置であって、
    前記複数の半導体装置のうち２つ以上は、請求項１〜１８のいずれか１項に記載の半導体装置であり、当該各半導体装置における前記各電極群は互いにオーバーラップしないように配置されていることを特徴とする積層型半導体装置。
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