KR20230118317A - 선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자 - Google Patents

선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자 Download PDF

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KR20230118317A
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Abstract

선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자에서, 기판의 소자 영역에 형성되는 금속 패턴이 구비된다. 상기 기판의 스크라이브 레인 영역에 형성되는 매크로 패턴 구조물을 포함한다. 상기 매크로 패턴 구조물은 복수의 타입의 매크로 패턴을 포함한다. 상기 각 타입의 매크로 패턴은 제1 사진 공정에 의해 형성되는 컬러 1 패턴 및 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함한다. 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평한 제1 방향으로 연장되는 도전 라인을 포함하고, 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평하고 상기 제1 방향과 수직한 제2 방향으로 번갈아 배치된다. 상기 매크로 패턴 구조물을 이용하여 금속 패턴의 선폭을 모니터링 할 수 있다.

Description

선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자{A SEMICONDUCTORDEVICE INCLUDING A MACRO PATTERN STRUCTURE FOR LINE WIDTH MONITORING}
본 발명은 선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자 및 상기 매크로 패턴 구조물을 이용한 선폭 모니터링 방법에 관련된 것이다. 보다 상세하게는, 더블 패터닝 공정에 의해 형성되는 금속 패턴의 선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자 및 상기 매크로 패턴 구조물을 이용한 선폭 모니터링 방법에 관한 것이다.
반도체 소자의 제조에서, 미세 패턴을 형성하기 위하여 더블 패터닝 공정이 사용되고 있다. 더블 패터닝 공정을 통해 형성된 미세 패턴의 경우, 이웃하는 패턴들의 선폭이 동일하지 않고 서로 비대칭되는 불량이 발생할 수 있다. 상기 선폭이 비대칭되는 불량을 용이하게 모니터링할 수 있는 방법이 요구되고 있다.
본 발명의 일 과제는 선폭 모니터링을 위한 매크로 패턴 구조물을 포함하는 반도체 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판의 소자 영역에 형성되는 금속 패턴이 구비된다. 상기 기판의 스크라이브 레인 영역에 형성되는 매크로 패턴 구조물을 포함한다. 상기 매크로 패턴 구조물은 복수의 타입의 매크로 패턴을 포함한다. 상기 각 타입의 매크로 패턴은 제1 사진 공정에 의해 형성되는 컬러 1 패턴 및 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함한다. 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평한 제1 방향으로 연장되는 도전 라인을 포함하고, 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평하고 상기 제1 방향과 수직한 제2 방향으로 번갈아 배치된다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판의 소자 영역에 형성되는 금속 패턴이 구비된다. 상기 기판의 스크라이브 레인 영역에 형성되는 매크로 패턴 구조물을 포함한다. 상기 매크로 패턴 구조물은 서로 다른 제1 내지 제5 타입의 매크로 패턴을 포함한다. 상기 제1 내지 제5 타입의 타입의 매크로 패턴은 제1 사진 공정에 의해 형성되는 컬러1 패턴 및 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함한다. 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평한 제1 방향으로 연장되는 도전 라인을 포함한다. 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평하고 상기 제1 방향과 수직한 제2 방향으로 번갈아 배치된다. 상기 제1 내지 제3 타입의 매크로 패턴에 포함되는 도전 라인은 상기 제1 방향으로 제1 길이를 가진다. 상기 제4 및 제5 타입의 매크로 패턴에서, 상기 컬러1 패턴에 해당되는 도전 라인은 제1 방향으로 상기 제1 길이보다 작은 제2 길이를 가지고, 상기 컬러2 패턴에 해당되는 도전 라인은 상기 제1 방향으로 상기 제1 길이를 가진다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 스텐다드 셀 영역 내에 구비되고, 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격되는 3개 또는 5개의 도전 라인을 포함하고, 상기 제1 방향으로 제1 길이를 가지는 1군 매크로 패턴이 구비된다. 상기 스텐다드 셀 영역 내에 구비되고, 제1 방향으로 연장되고 상기 제2 방향으로 이격되는 3개의 도전 라인을 포함하고, 상기 3개의 도전 라인 중 2개의 도전 라인은 상기 제1 방향으로 제1 길이보다 짧은 제2 길이를 갖는 2군 매크로 패턴을 포함한다. 상기 제1군 및 제2 군 매크로 패턴에 포함되는 도전 라인들은 각각 제1 사진 공정에 의해 형성되는 컬러1 패턴 또는 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴에 해당된다. 다.
상기 반도체 소자는 매크로 패턴 구조물이 구비된다. 상기 매크로 패턴 구조물을 이용하여 선폭을 모니터링함에 따라 기판의 소자 영역에 형성되는 금속 패턴의 선폭 불량 여부를 모니터링할 수 있다.
도 1은 반도체 소자에서 금속 패턴의 레이아웃의 일 예를 나타낸다.
도 2 내지 도 17은 더블 패터닝 공정을 통해 반도체 소자의 금속 패턴의 형성 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 18 내지 도 22는 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 각 타입의 매크로 패턴들을 나타내는 평면도이다.
도 23 내지 도 25는 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 각 타입의 매크로 패턴들에서 발생되는 불량을 나타내는 평면도이다.
도 26은 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 매크로 패턴 구조물을 포함하는 반도체 칩을 나타내는 평면도이다.
도 27 및 도 28은 예시적인 실시예에 따른 패턴의 선폭의 모니터링 방법을 설명한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 반도체 소자에서 금속 패턴의 레이아웃의 일 예를 나타낸다.
상기 반도체 소자는 로직 회로 소자일 수 있다.
도 1을 참조하면, 기판 상에는 로직 회로 소자들을 형성하기 위한 회로 패턴들(도시안됨)이 형성될 수 있다. 상기 회로 패턴들은 예를들어, 트랜지스터, 커패시터 등을 포함할 수 있다. 일 예로, 상기 회로 패턴에 포함되는 트랜지스터는 멀티 브릿지 채널(multi-bridge channel)트랜지스터를 포함할 수 있다. 다른 예로, 상기 회로 패턴에 포함되는 트랜지스터는 플레너형 트랜지스터, 매립 채널 어레이 (buried channel array) 트랜지스터, 핀 전계효과 트랜지스터 등을 포함할 수 있다.
상기 기판 상에, 상기 회로 패턴들을 덮는 층간 절연막(도시안됨)이 구비될 수 있다.
상기 층간 절연막 상에는 상기 회로 패턴들과 전기적으로 연결되는 금속 패턴들이 형성될 수 있다. 상기 금속 패턴들은 설계된 레이아웃을 따라 배치될 수 있다. 즉, 도 1에서는 금속 패턴의 레이아웃의 일 예를 나타내며, 이에 한정되지 않는다.
10nm이하의 미세한 선폭을 가지는 금속 패턴들을 형성하기 위하여, 상기 금속 패턴들은 더블 패터닝 공정을 통해 형성될 수 있다. 상기 층간 절연막 상에, 상기 금속 패턴들 사이를 채우는 금속간 절연막이 구비될 수 있다.
이하에서, 상기 금속 패턴들에 대해 설명한다.
상기 층간 절연막 상에, 상기 기판의 표면과 평행한 제1 방향으로 연장되는 파워 레일들(160)이 구비될 수 있다. 상기 파워 레일들(160)은 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 서로 마주하도록 배치될 수 있다. 상기 파워 레일(160)은 제1 선폭을 가질 수 있다.
서로 마주하게 배치되는 2개의 파워 레일(160)의 제2 방향의 사이의 영역은 도전 라인들이 배치되기 위한 도전 라인 영역일 수 있다. 상기 도전 라인 영역 내에는 상기 제1 방향으로 연장되는 도전 라인들이 배치될 수 있다.
상기 도전 라인 영역 내에는 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격된 5개의 행들을 포함할 수 있다. 즉, 상기 도전 라인 영역 내에는 하부에서 상부로 각각 배치되는 제1 내지 제5 행들(C1, C2, C3, C4, C5)이 포함될 수 있다. 각각의 행들 상에는 적어도 하나의 도전 라인이 배치될 수 있다. 상기 제1 내지 제5 행(C1, C2, C3, C4, C5)에는 각각 제1 군 도전 라인 내지 제5 군 도전 라인들(170, 172, 174, 176, 178)이 배치될 수 있다.
각 제1 군 내지 제5 군 도전 라인(170, 172, 174, 176, 178) 내에 복수의 도전 라인이 포함될 수 있으며, 상기 복수의 도전 라인들은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다.
상기 제1 군 도전 라인(170)에 포함되는 도전 라인을 제1 도전 라인이라 칭한다. 상기 제2 군 도전 라인(172)에 포함되는 도전 라인을 제2 도전 라인이라 칭한다. 상기 제3 군 도전 라인(174)에 포함되는 도전 라인을 제3 도전 라인이라 칭한다. 상기 제4 군 도전 라인(176)에 포함되는 도전 라인을 제4 도전 라인이라 칭한다. 상기 제5 군 도전 라인(178)에 포함되는 도전 라인을 제5 도전 라인이라 칭한다.
각각의 제1 내지 제5 도전 라인들이 상기 제1 방향으로 서로 이격되는 부위의 폭 및 위치는 금속 배선의 설계 레이아웃에 따라 달라질 수 있다.
각각의 상기 제1 내지 제5 도전 라인들은 동일한 선폭을 가질 수 있고, 제2 선폭(W2)을 가질 수 있다. 상기 제2 방향으로 서로 이웃하는 제1 내지 제5 도전 라인들 사이의 간격은 제2 선폭(W2)과 동일할 수 있다. 또한, 상기 파워 레일과 제1 도전 라인과의 제2 방향으로의 간격 및 상기 파워 레일과 상기 제5 도전 라인과의 제2 방향의 간격은 상기 제2 선폭(W2)과 동일할 수 있다. 이와 같이, 상기 제2 방향으로 서로 이웃하는 제1 내지 제5 도전 라인들은 상기 제2 선폭(W2)과 동일한 폭으로 서로 이격될 수 있다. 상기 제2 선폭(W2)은 상기 제1 선폭(W1)보다 작을 수 있다. 예시적인 실시예에서, 상기 제2 선폭(W2)은 10nm보다 작을 수 있고, 예를들어 3nm 내지 10nm일 수 있다.
10nm이하의 선폭을 가지는 제1 내지 제5 도전 라인들을 형성하기 위해서, 상기 제1 내지 제5 도전 라인들은 더블 패터닝 공정을 통해 형성될 수 있다.
홀수 행(C1, C3, C5)에 형성되는 도전 라인들, 즉 제1, 제3 및 제5 군 도전 라인(170, 174, 178)은 첫번째 사진 공정을 통해 형성되며 컬러1(color 1) 패턴으로 분류될 수 있다. 상기 파워 레일들(201)과 짝수 행(C2, C4)에 형성되는 도전 라인들, 즉 제2 및 제4 군 도전 라인(172, 176)은 두번째 사진 공정을 이용하여 형성되며 컬러2 패턴(color 2)으로 분류될 수 있다. 상기 컬러2 패턴은 상기 컬러1 패턴과 이웃하게 배치될 수 있다.
상기 컬러1 패턴(170, 174, 178)의 선폭이 목표 선폭보다 증가되면 컬러2 패턴(172, 176)의 선폭은 복표 선폭보다 감소될 수 있다. 반대로, 상기 컬러1 패턴(170, 174, 178)의 선폭이 목표 선폭보다 감소되면 컬러2 패턴(172, 176)의 선폭은 목표 선폭보다 증가될 수 있다. 상기 컬러1 패턴이 목표 선폭과 완전하게 동일한 선폭을 갖기가 어려우므로, 상기 컬러1 패턴(170, 174, 178) 및 컬러2 패턴(172, 176)의 선폭은 비대칭일 수 있다. 또한, 특정 부위에서 상기 컬러1 패턴(170, 174, 178)의 영향으로 상기 컬러2 패턴(172, 176)의 선폭이 크게 감소되는 경우, 상기 컬러2 패턴(172, 176)의 일부분이 끊어지는 불량이 발생될 수 있다.
이하에서는, 더블 패터닝 공정을 통해 금속 패턴들을 형성하는 방법 및 상기 금속 패턴들에 발생되는 불량에 대해 설명한다.
도 2 내지 도 17은 더블 패터닝 공정을 통해 반도체 소자의 금속 패턴의 형성 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 2, 4, 5, 6, 8, 10, 12, 13, 15 및 16은 단면도이고, 도 3, 7, 9, 11, 14 및 17은 평면도들이다. 이하에서는 도 1에 도시된 금속 패턴의 형성 방법에 대해 설명한다. 각 단면도는 도 1의 I-I' 라인의 단면도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 하부 구조물(도시안됨)을 형성한다. 상기 하부 구조물 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102) 상에 금속간 절연막(110)을 형성한다. 상기 층간 절연막(102) 및 금속간 절연막(110) 사이의 계면에 식각 저지막(도시안됨)이 더 구비될 수도 있다.
상기 금속간 절연막(110) 상에, 제1 마스크막(120)을 형성한다.
상기 제1 마스크막(120) 상에 제1 사진 공정을 통해 제1 포토레지스트 패턴(122)을 형성한다. 상기 제1 포토레지스트 패턴(122)은 컬러1 패턴을 형성하기 위하여 제공되는 식각 마스크일 수 있다.
상기 제1 포토레지스트 패턴(122)에는 제1 트렌치(124)를 포함할 수 있다. 상기 제1 트렌치(124)는 상기 컬러1 패턴이 형성될 부위 및 상기 컬러1 패턴의 양 측의 이격 공간에 해당하는 부위에 형성될 수 있다. 따라서, 상기 제1 포토레지스트 패턴(122)의 제1 트렌치(124)의 제2 방향의 내부폭은 상기 제2 선폭(W2)의 3배가 될 수 있다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(122)을 식각 마스크로 사용하여 제1 마스크막(120)을 식각하여 제1 마스크 패턴(120a)을 형성한다. 상기 제1 마스크 패턴(120a)에는 상기 제1 트렌치(124)와 대향하는 위치에 제2 트렌치(126)가 포함될 수 있다.
이 후, 상기 제1 포토레지스트 패턴(122)을 제거한다.
도 5를 참조하면, 상기 제1 마스크 패턴(120a) 및 금속간 절연막(110) 표면 상에 컨포멀하게 스페이서막(130)을 형성한다. 상기 스페이서막(130)은 제2 선폭(W2)과 동일한 두께를 가지도록 형성될 수 있다. 예시적인 실시예에서, 상기 스페이서막은 원자층 적층방법을 통해 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 스페이서막(130)을 이방성 식각하여 상기 제1 마스크 패턴(120a)의 측벽 상에 스페이서(130a)를 형성한다. 즉, 상기 제2 트렌치(126)의 내부 측벽 상에 상기 스페이서(130a)가 형성될 수 있다. 상기 스페이서(130a)는 상기 제2 선폭(W2)을 가질 수 있다. 상기 스페이서는 상기 제1 마스크 패턴(120a)과 식각 선택비를 가지는 물질로 형성할 수 있다. 상기 스페이서(130a)는 상기 컬러1 패턴을 형성하기 위한 맨드럴(mandral)로 제공될 수 있다.
상기 제2 트렌치(126)의 내부 측벽 상에 스페이서(130a)가 형성됨에 따라, 상기 스페이서(130a) 사이에는 상기 제2 트렌치(126)에 비해 내부폭이 감소된 제3 트렌치(128)가 형성될 수 있다. 상기 제3 트렌치(128)의 내부폭은 상기 제2 선폭(W2)과 동일할 수 있다. 상기 제3 트렌치(128)는 상기 컬러1 패턴이 형성되는 부위로 제공될 수 있다. 즉, 상기 제3 트렌치는 상기 제1, 제3 및 제5 군 도전 라인(도 1, 170, 174, 178)이 형성되는 부위에 대응하여 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 제3 트렌치(128)를 채우면서 상기 제1 마스크 패턴(120a) 상에 제2 마스크막을 형성한다.
상기 제1 마스크 패턴(120a)이 노출되도록 상기 제2 마스크막을 평탄화할 수 있다. 따라서, 상기 제3 트렌치(128) 내에 상기 제2 마스크 패턴(132)을 형성할 수 있다. 일부 예시적인 실시예에서, 상기 제2 마스크막을 평탄화하는 공정은 생략될 수도 있다.
상기 제2 마스크막은 상기 제1 마스크 패턴(120a) 및 상기 스페이서(130a)와 식각 선택비를 가지는 물질로 형성할 수 있다.
도 10 및 도 11을 참조하면, 상기 제1 마스크 패턴(120a), 제2 마스크 패턴(132) 및 스페이서(130a) 상에 제2 사진 공정을 통해 제2 포토레지스트 패턴(140)을 형성한다. 상기 제2 포토레지스트 패턴(140)은 컬러2 패턴을 형성하기 위하여 제공될 수 있다.
상기 제2 포토레지스트 패턴(140)에는 컬러2 패턴이 형성되는 부위에 제4 트렌치(142a, 142b)가 포함될 수 있다. 예를들어, 상기 제4 트렌치(142a, 142b)는 파워 레일이 형성될 부위 및 상기 제2 및 제4 군 도전 라인이 형성될 부위에 대응하여 위치할 수 있다. 상기 제2 포토레지스트 패턴(140)은 적어도 상기 제2 마스크 패턴(132)의 상부를 덮을 수 있다. 즉, 상기 제2 포토레지스트 패턴(140)은 적어도 컬러1 패턴이 형성되는 부위의 상부를 덮을 수 있다.
상기 파워 레일이 형성될 부위의 제4 트렌치(142b)는 상기 제1 선폭을 가질 수 있다. 상기 제2 및 제4 군 도전 라인이 형성될 부위의 제4 트렌치(142a)는 상기 제2 선폭보다는 크고 상기 제2 선폭의 3배보다는 작은 내부 폭을 가질 수 있다. 상기 제2 및 제4 군 도전 라인이 형성될 부위의 제4 트렌치(142a)의 적어도 일 측벽은 상기 스페이서(130a) 상부면 상에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 및 제4 군 도전 라인이 형성될 부위의 제4 트렌치(142a)의 양 측벽은 상기 스페이서(130a) 상부면 상에 위치할 수 있다. 따라서, 상기 제4 트렌치(142a) 하부에는 상기 스페이서(130a) 사이에 위치하는 제1 마스크 패턴(120a)이 노출될 수 있다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(140)을 식각 마스크로 사용하여 상기 제1 마스크 패턴(120a)을 식각하여 제3 마스크 패턴(120b)을 형성한다.
상기 식각 공정에서, 상기 스페이서(130a)는 거의 식각되지 않도록 공정을 수행할 수 있다. 또한, 상기 제2 마스크 패턴(132)은 상기 제2 포토레지스트 패턴(140)에 의해 덮혀 있으므로, 식각되지 않을 수 있다.
따라서, 상기 금속간 절연막(110) 상에는 제3 마스크 패턴(120b), 제2 마스크 패턴(132) 및 스페이서(130a)가 형성될 수 있다.
상기 제3 마스크 패턴(120b)에는 제5 트렌치(144a, 144b)가 형성될 수 있다. 상기 제5 트렌치(144a, 144b)는 상기 파워 레일이 형성될 부위 및 제2 및 제4 군 도전 라인이 형성될 부위에 각각 위치할 수 있다.
이 후, 상기 제2 포토레지스트 패턴(140)을 제거한다.
도 13 및 도 14를 참조하면, 상기 제2 마스크 패턴(132)을 제거한다. 따라서, 상기 제2 마스크 패턴(132)이 형성된 부위에 제6 트렌치(146a)가 형성될 수 있다. 상기 제6 트렌치(146a) 내에는 상기 제1, 제3 및 제5 군 도전 라인이 형성될 수 있다.
상기 제2 및 제4 군 도전 라인이 형성될 부위의 제5 트렌치(144a)는 상기 제2 폭을 가질 수 있다. 한편, 상기 파워 레일이 형성될 부위의 제5 트렌치(144b)는 상기 제1 폭을 가질 수 있다.
설명한 것과 같이, 상기 제2 및 제4 군 도전 라인은 상기 스페이서 (130a)사이 부위에 형성되므로, 컬러2 패턴의 선폭은 상기 스페이서(130a) 사이의 폭에 의해 결정될 수 있다. 예를들어, 상기 컬러1 패턴을 형성하기 위한 제2 트렌치(126)의 내부폭이 증가되면 상기 컬러1 패턴의 선폭이 증가될 수 있다. 또한, 상기 컬러1 패턴의 선폭이 목표 선폭보다 증가되면, 상기 스페이서(130a) 사이의 폭은 감소되므로 상기 컬러2 패턴의 선폭이 목표 선폭보다 감소될 수 있다. 반대로, 상기 컬러1 패턴의 선폭이 목표 선폭보다 감소되면, 상기 스페이서(130a) 사이의 폭이 증가되므로, 상기 컬러2 패턴의 선폭이 목표 선폭보다 증가될 수 있다. 만약, 상기 컬러2 패턴의 선폭이 감소되면, 상기 컬러2 패턴의 일부분이 끊어지는 불량이 발생될 수도 있다.
실제 공정에서 상기 컬러1 패턴의 선폭 및 컬러2 패턴의 선폭이 완전히 동일하게 형성되기가 어렵다. 그러므로, 상기 컬러1 패턴의 선폭 및 컬러2 패턴의 선폭은 서로 비대칭으로 형성될 수 있다.
도 15를 참조하면, 상기 제3 마스크 패턴 및 스페이서를 식각 마스크로 이용하여 상기 금속간 절연막(110)을 식각한다. 따라서, 상기 금속간 절연막(110) 내에 제7 트렌치들(150)이 형성될 수 있다. 상기 식각 공정에서, 상기 제3 마스크 패턴 및 스페이서도 일부 식각되어 두께가 감소될 수 있다.
상기 제7 트렌치들(150)은 상기 파워 레일 및 제1 내지 제5 행 도전 라인이 형성될 부위에 각각 형성될 수 있다.
도 16 및 도 17을 참조하면, 상기 제7 트렌치(150) 내부를 채우면서 상기 제3 마스크 패턴 및 스페이서 상에 금속막을 형성한다. 상기 금속간 절연막의 상부면이 노출되도록 상기 금속막을 평탄화함으로써 금속 패턴들(160, 170, 172, 174, 176, 178)을 형성한다.
상기 금속 패턴들(160, 170, 172, 174, 176, 178)은 상기 파워 레일(160) 및 제1 내지 제5 군 도전 라인(170, 172, 174, 176, 178)을 포함할 수 있다.
상기 공정을 통해 형성된 금속 패턴들은 각 선폭들이 허용 범위를 벗어나는 선폭 불량이 발생될 수 있다. 그러므로, 상기 금속 패턴들을 형성한 이 후에는 상기 금속 패턴들에 선폭 불량이 발생되었는지 여부를 확인하게 위한 검사 공정이 필요할 수 있다. 그런데, 상기 검사 공정은 실재 로직 회로와 연결되는 금속 패턴들에서 직접 진행하기는 어렵다. 때문에, 상기 로직 회로 소자의 칩 내에는 상기 금속 패턴들의 불량 여부를 모니터링하는데 적합한 대표 패턴인 매크로 패턴들이 포함될 수 있다.
이하에서는, 상기 금속 패턴들의 불량 여부를 모니터링하는데 적합한 매크로 패턴들에 대해 설명하고자 한다.
도 18 내지 도 22는 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 각 타입의 매크로 패턴들을 나타내는 평면도이다.
도 18 내지 도 22는 제1 내지 제5 타입의 매크로 패턴들을 각각 나타낸다.
상기 매크로 패턴들은 로직 회로 소자에서 파워 레일 사이의 도전 라인 영역에 위치하는 컬러1 패턴의 선폭 및 컬러2 패턴의 선폭이 서로 비대칭이 됨에 따라 발생하는 선폭 불량을 모니터링하고 선폭 불량이 발생되지 않도록 하기 위하여 제공될 수 있다. 따라서, 상기 매크로 패턴들은 도전 라인 영역에서 적어도 하나의 컬러1 패턴과 각각의 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함할 수 있다.
상기 각 매크로 패턴들은 유닛 스텐다드 셀(unit standard cell) 영역(S) 내에 위치할 수 있다. 상기 컬러1 패턴 및 컬러2 패턴의 선폭 불량을 모니터링하기 위한 매크로 패턴들의 조합은 5가지일 수 있다. 따라서, 상기 매크로 패턴들은 제1 타입 매크로 패턴 내지 제5 타입 매크로 패턴을 포함할 수 있다. 상기 제1 내지 제5 타입의 매크로 패턴들은 서로 이격되면서 일 방향으로 나란하게 배치될 수 있다. 상기 제1 내지 제5 타입의 매크로 패턴들은 유닛 스텐다드 셀 영역(S) 내에 형성되는 도전 라인들의 배치가 서로 다를 수 있다.
도 18 내지 도 22를 참조하면, 상기 각 타입의 매크로 패턴은 상기 제1 방향으로 연장되는 2개의 파워 레일들(210)이 구비될 수 있다. 상기 파워 레일들(210)은 상기 제2 방향으로 이격되고, 서로 마주하게 배치될 수 있다. 서로 마주하게 배치되는 2개의 파워 레일(210)의 제2 방향의 사이의 영역은 도전 라인들이 배치되기 위한 도전 라인 영역일 수 있다. 상기 도전 라인 영역 내에는 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격된 5개의 행들(C1~C5)이 포함될 수 있다. 상기 도전 라인 영역 내에는 하부에서 상부로 각각 배치되는 제1 내지 제5 행들이 포함될 수 있다. 각 행들에는 선택적으로 하나의 도전 라인이 배치될 수 있다. 상기 제1 행 내지 제5 행에 형성되는 도전 라인을 각각 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)이라 할 수 있다. 즉, 상기 제1 행에 형성되는 도전 라인을 제1 도전 라인(220)이라 하고, 상기 제5 행에 형성되는 도전 라인을 제5 도전 라인(228)이라 한다. 홀수행에 형성되는 제1, 제3 및 제5 도전 라인들(220, 224, 228)은 컬러1 패턴일 수 있다. 짝수행에 형성되는 제2 및 제4 도전 라인들(222, 226)은 컬러2 패턴일 수 있다.
상기 각 타입의 매크로 패턴에서, 상기 파워 레일은 제1 방향으로 제1 길이(L1)를 가질 수 있다. 상기 제1 길이(L1)는 유닛 스텐다드 셀 영역(S)의 제1 방향의 길이와 동일할 수 있다. 상기 파워 레일은 상기 제1 선폭을 가질 수 있다.
상기 각 타입의 매크로 패턴에서, 상기 각 도전 라인들(220, 222, 224, 226, 228)은 상기 제2 선폭을 가질 수 있다. 또한, 상기 제2 방향으로 인접하는 도전 라인들(220, 222, 224, 226, 228)은 상기 제2 방향으로 제2 선폭과 동일한 간격으로 이격될 수 있다. 즉, 상기 각 도전 라인들(220, 222, 224, 226, 228)은 로직 회로 소자의 금속 패턴들의 최소 선폭 및 최소 간격과 동일한 선폭 및 간격으로 배치될 수 있다.
도 18을 참조하면, 제1 타입의 매크로 패턴(200a)은 상기 제1 내지 제5 행들(C1~C5) 모두에 도전 라인이 배치된 패턴이며, 밀집 패턴(dense pattern)으로 칭할 수 있다. 즉, 상기 제1 타입의 매크로 패턴(200a)은 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)을 포함할 수 있다. 상기 제1 타입의 매크로 패턴(200a)에서, 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)은 제1 방향으로 상기 제1 길이를 가질 수 있다. 상기 제1 타입의 매크로 패턴(200a)에서, 상기 파워 레일(210)과 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)은 제1 방향으로 동일한 길이를 가질 수 있다.
상기 제1 타입의 매크로 패턴(200a)은 컬러1 패턴 및 컬러2 패턴이 상기 제2 선폭과 동일한 간격으로 제2 방향으로 이격되면서 서로 번갈아 반복하여 배치되는 로직 회로 소자의 금속 패턴들을 대표할 수 있다.
상기 제1 타입의 매크로 패턴(200a)의 상기 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)의 선폭에 불량이 발생되면, 이와 유사한 배치를 가지는 부위의 로직 회로 소자의 금속 패턴들에도 불량이 발생된 것으로 판단할 수 있다. 따라서, 상기 제1 타입의 매크로 패턴(200a)의 상기 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)의 선폭을 모니터링함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다. 즉, 상기 제1 타입의 매크로 패턴(200a)에 의해 컬러1 패턴 및 컬러2 패턴이 밀집하여 반복 배치될 때의 선폭 불량 여부를 모니터링할 수 있다.
도 19를 참조하면, 제2 타입의 매크로 패턴(200b)은 홀수행(C1, C3, C5) 중 2개의 행에 배치된 도전 라인 및 짝수행(C2, C4) 중 1개의 행에 배치된 도전 라인을 포함할 수 있다. 상기 제2 타입의 매크로 패턴(200b)에 포함되는 3개의 도전 라인은 상기 제2 선폭과 동일한 간격으로 제2 방향으로 이격될 수 있다. 즉, 상기 제2 타입의 매크로 패턴(200b)에 포함되는 3개의 도전 라인은 상기 제2 방향으로 서로 이웃하게 배치될 수 있다. 상기 제2 타입의 매크로 패턴(200b)에 포함되는 각각의 도전 라인들은 상기 제1 길이를 가질 수 있다.
예시적인 실시예에서, 상기 제2 타입의 매크로 패턴(200b)은 제1 내지 제3 도전 라인들(220, 222, 224)을 포함할 수 있다. 일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 제2 타입의 매크로 패턴은 제3 내지 제5 도전 라인들(224, 226, 228)을 포함할 수 있다. 이는 도 19에 도시된 제2 타입의 매크로 패턴으로부터 상, 하 반전된 형태이며, 도 19에 도시된 제2 타입의 매크로 패턴과 실질적으로 동일한 배치로 간주할 수 있다. 때문에, 상기 제2 타입의 매크로 패턴이 제3 내지 제5 도전 라인들(224, 226, 228)을 포함하는 것과 상기 제2 타입의 매크로 패턴이 제1 내지 제3 도전 라인들(220, 222, 224)을 포함하는 것은 동일한 타입의 매크로 패턴으로 인정될 수 있다.
상기 제2 타입의 매크로 패턴(200b)은 일부의 행에만 도전 라인이 구비되므로, 세미 밀집 패턴(semi-dense pattern)으로 칭할 수 있다.
상기 제2 타입의 매크로 패턴(200b)은 2개의 컬러1 패턴 및 1개의 컬러2 패턴이 제2 선폭과 동일한 간격으로 이격되어 서로 이웃하게 배치되는 로직 회로 소자의 금속 패턴들을 대표할 수 있다. 상기 제2 타입의 매크로 패턴(200b)의 상기 제1 내지 제3 도전 라인(220, 222, 224)의 선폭에 불량이 발생되면, 이와 유사한 배치를 가지는 부위의 로직 회로 소자의 금속 패턴들에도 불량이 발생된 것으로 판단할 수 있다. 따라서, 상기 제2 타입의 매크로 패턴의 상기 제1 내지 제3 도전 라인(220, 222, 224)의 선폭을 모니터링함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다. 즉, 상기 제2 타입의 매크로 패턴(200b)에 의해 2개의 컬러1 패턴 및 그사이에 컬러2 패턴이 배치될 때의 선폭 불량 여부를 모니터링할 수 있다.
도 20을 참조하면, 상기 제3 타입의 매크로 패턴(200c)은 홀수행(C1, C3, C5) 중 1개의 행에 배치된 도전 라인 및 짝수행(C2, C4) 중 2개의 행에 배치된 도전 라인을 포함할 수 있다. 상기 제3 타입의 매크로 패턴(200c)에 포함되는 3개의 도전 라인은 상기 제2 선폭과 동일한 간격으로 상기 제2 방향으로 이격될 수 있다. 즉, 상기 제3 타입의 매크로 패턴(200c)에 포함되는 3개의 도전 라인은 상기 제2 방향으로 서로 이웃하게 배치될 수 있다. 상기 제3 타입의 매크로 패턴(200c)에 포함되는 각각의 도전 라인들은 상기 제1 길이를 가질 수 있다. 예시적인 실시예에서, 상기 제3 타입의 매크로 패턴(200c)은 제2 내지 제4 도전 라인들(222, 224, 226)을 포함할 수 있다. 상기 제3 타입의 매크로 패턴은 일부의 행에만 도전 라인이 구비되므로, 세미 밀집 패턴(semi-dense pattern)으로 칭할 수 있다.
상기 제3 타입의 매크로 패턴(200c)은 1개의 컬러1 패턴 및 2개의 컬러2 패턴이 제2 선폭과 동일한 간격으로 이격되어 서로 이웃하게 배치되는 로직 회로 소자의 금속 패턴들을 대표할 수 있다. 상기 제3 타입의 매크로 패턴(200c)의 상기 제2 내지 제4 도전 라인(222, 224, 226)의 선폭에 불량이 발생되면, 이와 유사한 배치를 가지는 부위의 로직 회로 소자의 금속 패턴들에도 불량이 발생된 것으로 판단할 수 있다. 따라서, 상기 제3 타입의 매크로 패턴(200c)의 상기 제2 내지 제4 도전 라인(222, 224, 226)의 선폭을 모니터링함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다. 즉, 상기 제3 타입의 매크로 패턴(200c)에 의해 1개의 컬러1 패턴 및 그 양 측에 2개의 컬러2 패턴이 배치될 때의 선폭 불량 여부를 모니터링할 수 있다.
상기 제1 내지 제3 타입의 매크로 패턴(200a, 200b, 200c)에 포함되는 각 도전 라인들은 상기 제1 길이를 가질 수 있다. 상기 제1 내지 제3 타입의 매크로 패턴(200a, 200b, 200c)에 포함되는 각 도전 라인들(220, 222, 224, 226, 228) 및 파워 라인들(210)은 서로 동일한 길이를 가지면서 서로 평행하게 배치될 수 있다. 따라서, 상기 제1 내지 제3 타입의 매크로 패턴(200a, 200b, 200c)은 제1 길이 타입으로 분류할 수 있다. 상기 제1 길이 타입의 매크로 패턴들(200a, 200b, 200c)은 3개 또는 5개의 도전 라인을 포함할 수 있다.
상기 제1 내지 제3 타입의 매크로 패턴(200a, 200b, 200c)에 포함되는 컬러1 패턴의 선폭 및 컬러2 패턴의 선폭을 모니터링함으로써, 컬러1 패턴 및 컬러2 패턴의 개수 및 배치에 따른 금속 패턴들의 선폭 불량을 감지할 수 있다.
도 21을 참조하면, 제4 타입의 매크로 패턴(200d)은 홀수행(C1, C3, C5) 중 2개의 행에 배치된 도전 라인 및 짝수행(C2, C4) 중 1개의 행에 배치된 도전 라인을 포함할 수 있다. 상기 제4 타입의 매크로 패턴(200d)에 포함되는 3개의 도전 라인은 상기 제2 선폭과 동일한 간격으로 상기 제2 방향응로 이격될 수 있다. 즉, 상기 제4 타입의 매크로 패턴(200d)에 포함되는 3개의 도전 라인은 상기 제2 방향으로 서로 이웃하게 배치될 수 있다.
상기 제4 타입의 매크로 패턴(200d)에서, 짝수행에 배치된 1개의 도전 라인은 상기 제1 길이(L1)를 가질 수 있다. 상기 제4 타입의 매크로 패턴(200d)에서, 홀수행에 배치된 2개의 도전 라인은 상기 제1 길이(L1)보다 짧은 제2 길이(L2)를 가질 수 있다. 상기 홀수행에 배치된 2개의 도전 라인들의 일 단부는 상기 유닛 스텐다드 셀 영역 내에 위치할 수 있다. 상기 홀수행에 배치된 각각의 도전 라인에서, 상기 유닛 스텐다드 셀 영역 내에 위치하는 각 단부들은 상기 제2 방향으로 서로 나란하게 배치되지 않고 적어도 일부분이 서로 교차하도록 배치될 수 있다.
예시적인 실시예에서, 상기 제4 타입의 매크로 패턴(200d)은 제1 내지 제3 도전 라인들(220a, 222, 224a)을 포함할 수 있다. 이 경우, 상기 제2 도전 라인(222)은 상기 제1 길이를 가질 수 있다. 상기 제1 도전 라인 및 제3 도전 라인들(220a, 224a)은 상기 제2 길이를 가질 수 있다.
또한, 상기 제1 도전 라인(220a)은 상기 제1 방향의 양 단에 각각 제1 단부 및 제2 단부를 포함하고, 상기 제1 도전 라인(220a)의 제1 단부는 상기 유닛 스텐다드 셀 영역의 오른쪽 가장자리에 위치할 수 있다. 상기 제3 도전 라인(224a)은 상기 제1 방향의 양 단에 각각 제1 단부 및 제2 단부를 포함하고, 상기 제3 도전 라인(224a)의 제1 단부는 상기 유닛 스텐다드 셀 영역의 왼쪽 가장자리에 위치할 수 있다. 상기 제1 도전 라인(220a)의 제2 단부와 상기 제3 도전 라인(224a)의 제2 단부는 상기 제2 방향으로 서로 나란하게 배치되지 않고 적어도 일부분이 서로 교차하도록 배치될 수 있다.
상기 제2 도전 라인(222)은 상기 제1 도전 라인(220a)과 대향하는 부위 및 상기 제1 도전 라인(220a)과 대향하지 않는 부위를 각각 포함할 수 있다. 상기 제2 도전 라인(222)은 상기 제3 도전 라인(224a)과 대향하는 부위 및 상기 제3 도전 라인(224a)과 대향하지 않는 부위를 각각 포함할 수 있다.
상기 제1 도전 라인(220a)의 제2 단부와 상기 제3 도전 라인(224a)의 제2 단부가 서로 교차되는 부위에는, 상기 제1 내지 제3 도전 라인들(220a, 222, 224a)이 제2 방향으로 상기 제2 선폭만큼 이격되면서 배치될 수 있다. 또한, 상기 제1 도전 라인(220a)의 제2 단부와 상기 제3 도전 라인(224a)의 제2 단부가 서로 교차되지 않는 부위에는, 상기 제1 및 제2 도전 라인(220a, 222)이 제2 방향으로 이격되게 제2 선폭만큼 배치되거나 또는 상기 제2 및 제3 도전 라인(222, 224a)이 제2 방향으로 이격되게 배치될 수 있다.
상기 제4 타입의 매크로 패턴(200d)은 컬러2 패턴 양 측에 각각 배치되는 컬러1 패턴들의 단부가 서로 나란하게 배치되지 않고 교차하는 로직 회로 소자의 금속 패턴들을 대표할 수 있다. 상기 제4 타입의 매크로 패턴(200d)의 상기 제1 내지 제3 도전 라인(220a, 222, 224a)의 선폭에 불량이 발생되면, 이와 유사한 배치를 가지는 부위의 로직 회로 소자의 금속 패턴들에도 불량이 발생된 것으로 판단할 수 있다. 따라서, 상기 제4 타입의 매크로 패턴의 상기 제1 내지 제3 도전 라인(220a, 222, 224a)의 선폭을 모니터링함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다. 즉, 제4 타입의 매크로 패턴(200d)은 컬러1 패턴의 단부의 선폭의 영향에 따른 컬러2 패턴의 선폭 불량 여부를 모니터링하는데 사용할 수 있다.
도 22를 참조하면, 상기 제5 타입의 매크로 패턴(200e)은 홀수행(C1, C3, C5) 중 2개의 행에 배치된 도전 라인 및 짝수행(C2, C4) 중 1개의 행에 배치된 도전 라인을 포함할 수 있다. 상기 제5 타입의 매크로 패턴(200e)에 포함되는 3개의 도전 라인은 상기 제2 선폭과 동일한 간격으로 이격될 수 있다. 즉, 상기 제5 타입의 매크로 패턴(200e)에 포함되는 3개의 도전 라인은 상기 제2 방향으로 서로 이웃하게 배치될 수 있다.
상기 제5 타입의 매크로 패턴(200e)에서, 짝수행에 배치된 1개의 도전 라인은 상기 제1 길이를 가질 수 있다. 상기 제5 타입의 매크로 패턴(200e)에서, 홀수행에 배치된 2개의 도전 라인은 상기 제1 길이보다 짧은 제2 길이를 가질 수 있다. 상기 홀수행에 배치된 각각의 도전 라인들의 일 단부는 상기 유닛 스텐다드 셀 영역 내부에 위치할 수 있다. 상기 홀수행에 배치된 각각의 도전 라인들에서, 상기 유닛 스텐다드 셀 영역 내부에 위치하는 각 단부들은 상기 제2 방향으로 서로 나란하게 배치될 수 있다. 예를들어, 상기 홀수행에 배치된 각각의 도전 라인들은 서로 동일한 길이를 가지고, 양 단부가 제2 방향으로 서로 나란하게 되도록 배치될 수 있다.
예시적인 실시예에서, 상기 제5 타입의 매크로 패턴(200e)은 제1 내지 제3 도전 라인들(220b, 222, 224b)을 포함할 수 있다. 이 경우, 상기 제2 도전 라인(222)은 상기 제1 길이를 가질 수 있다. 상기 제1 도전 라인(220b) 및 제3 도전 라인(224b)은 상기 제2 길이를 가질 수 있다.
상기 제1 도전 라인(220b)은 상기 제1 방향의 양 단에 각각 제1 단부 및 제2 단부를 포함하고, 상기 제1 도전 라인(220b)의 제1 단부는 상기 유닛 스텐다드 셀 영역의 왼쪽 가장자리에 위치할 수 있다. 상기 제3 도전 라인(224b)은 상기 제1 방향의 양 단에 각각 제1 단부 및 제2 단부를 포함하고, 상기 제3 도전 라인(224b)의 제1 단부는 상기 유닛 스텐다드 셀 영역의 왼쪽 가장자리에 위치할 수 있다. 상기 제1 도전 라인(220b)의 제1 단부와 상기 제3 도전 라인(224b)의 제1 단부는 상기 제2 방향으로 서로 나란하게 배치될 수 있다. 또한, 상기 제1 도전 라인(220b)의 제2 단부와 상기 제3 도전 라인(224b)의 제2 단부는 상기 유닛 스텐다드 셀 영역 내부에 위치할 수 있다. 제1 도전 라인(220b)의 제2 단부와 상기 제3 도전 라인(224b)의 제2 단부는 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
상기 제2 도전 라인(222)은 상기 제1 및 제3 도전 라인(220b, 224b)과 대향하는 부위 및 상기 제1 및 제3 도전 라인(220b, 224b)과 대향하지 않는 부위를 각각 포함할 수 있다.
상기 제1 내지 제3 도전 라인들(220b, 222, 224b)이 서로 대향하는 부위에서는 상기 제1 내지 제3 도전 라인들(220b, 222, 224b)이 제2 방향으로 서로 이격되면서 배치될 수 있다. 또한, 상기 제1 도전 라인(220b)의 제2 단부와 상기 제3 도전 라인(224b)의 제2 단부가 서로 교차되지 않는 부위에는, 상기 제1 및 제2 도전 라인(220b, 222)이 서로 제2 선폭을 가지면서 이격되게 배치되거나 또는 상기 제2 및 제3 도전 라인(222, 224b)이 서로 제2 선폭을 가지면서 이격되게 배치될 수 있다.
상기 제5 타입의 매크로 패턴(200e)은 컬러2 패턴 양 측에 각각 배치되는 컬러1 패턴들의 단부가 서로 나란하게 배치되는 로직 회로 소자의 금속 패턴들을 대표할 수 있다. 상기 제5 타입의 매크로 패턴(200e)의 상기 제1 내지 제3 도전 라인(220b, 222, 224b)의 선폭에 불량이 발생되면, 이와 유사한 배치를 가지는 부위의 로직 회로 소자의 금속 패턴들에도 불량이 발생된 것으로 판단할 수 있다. 따라서, 상기 제5 타입의 매크로 패턴(200e)의 상기 제1 내지 제3 도전 라인(220b, 222, 224b)의 선폭을 모니터링함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다. 즉, 제5 타입의 매크로 패턴(200e)은 컬러1 패턴의 단부의 선폭의 영향에 따른 컬러2 패턴의 선폭 불량 여부를 모니터링하는데 사용할 수 있다.
상기 제4 타입의 매크로 패턴(200d) 및 제5 타입의 매크로 패턴(200e)에 포함되는 컬러1 패턴들은 상기 제2 길이를 가질 수 있다. 이와 같이, 상기 제4 및 제5 타입의 매크로 패턴(200d, 200e)에 포함되는 컬러1 패턴들은 상기 유닛 스텐다드 셀 영역의 폭보다 작은 길이를 가지므로, 상기 제4 및 제5 타입의 매크로 패턴(200d, 200e)은 제2 길이 타입으로 분류할 수 있다. 상기 제2 길이 타입의 매크로 패턴들(200d, 200e)은 3개의 도전 라인을 포함할 수 있다.
상기 제4 및 제5 타입의 매크로 패턴(200d, 200e)에 포함되는 컬러1 패턴의 선폭 및 컬러 2 패턴의 선폭을 모니터링함으로써, 컬러1 패턴의 단부의 위치에 따른 금속 패턴들의 선폭 불량을 감지할 수 있다.
상기 제1 내지 제5 타입의 매크로 패턴들(200a, 200b, 200c, 200d, 200e)은 컬러1 패턴의 선폭 및 컬러2 패턴의 선폭이 서로 비대칭이 됨에 따라 발생하는 선폭 불량을 모니터링하기 위한 대표 패턴으로 제공될 수 있다.
상기 제1 내지 제5 타입의 매크로 패턴들은 금속 패턴들을 형성하는것 이외에도 반도체 소자를 이루는 다양한 패턴들을 형성할 시에 선폭 모니터링을 위하여 제공될 수 있다. 일 예로, 상기 제1 내지 제5 타입의 매크로 패턴들은 멀티 브릿지 채널(multi-bridge channel)트랜지스터를 형성하기 위한 공정에서 각 패턴들의 선폭 모니터링을 위하여 제공될 수도 있다.
도 23 내지 도 25는 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 각 타입의 매크로 패턴들에서 발생되는 불량을 나타내는 평면도이다.
도 23은 제1 타입의 매크로 패턴에서 발생되는 불량을 나타낸다.
도 23을 참조하면, 상기 로직 소자 제조 공정에서, 컬러1 패턴의 선폭이 다소 크게 패터닝되는 불량이 발생될 수 있다.
이 경우, 상기 제1 타입의 매크로 패턴(200a)에서 컬러1 패턴인 상기 제1, 제3 및 제5 도전 라인(220, 224, 228)은 목표한 제2 선폭보다 더 넓은 선폭을 가질 수 있다. 이 경우, 컬러2 패턴인 상기 제2 및 제4 도전 라인(222, 226)은 목표한 제2 선폭보다 작은 선폭을 가질 수 있다.
상기 제1 타입의 매크로 패턴(200a)에서, 상기 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)의 선폭을 각각 측정할 수 있다. 이 때, 상기 제1 내지 제5 도전 라인(220, 222, 224, 226, 228)의 선폭이 각각 허용 선폭 범위를 벗어나는 경우 불량이 발생된 것으로 판정할 수 있다.
또한, 상기 제2 타입의 매크로 패턴(200b)에서도 컬러1 패턴인 상기 제1 및 제3 도전 라인(220, 224)은 목표한 제2 선폭보다 더 넓은 선폭을 가질 수 있다. 이 경우, 컬러2 패턴인 상기 제2 도전 라인(222)은 목표한 제2 선폭보다 작은 선폭을 가질 수 있다.
상기 제2 타입의 매크로 패턴(200b)에서, 상기 제1 내지 제3 도전 라인(220, 222, 224)의 선폭을 각각 측정할 수 있다. 이 때, 상기 제1 내지 제3 도전 라인(220, 222, 224)의 선폭이 각각 허용 선폭 범위를 벗어나는 경우 불량이 발생된 것으로 판정할 수 있다.
한편, 상기 제3 타입의 매크로 패턴(200c)에서는, 1개의 컬러1 패턴의 양 측에 각각 컬러2 패턴이 형성될 때의 선폭 변화를 확인할 수 있다. 상기 제3 타입의 매크로 패턴(200c)에서는, 상기 컬러2 패턴의 일 측에만 상기 컬러1 패턴이 구비되므로, 상기 컬러2 패턴은 상기 컬러1 패턴의 사이에 위치하지 않을 수 있다. 그러므로, 상기 컬러2 패턴의 선폭은 상기 제2 선폭보다 다소 클 수 있다.
상기 제2 내지 제4 도전 라인(222, 224, 226)의 선폭을 각각 측정할 수 있다. 이 때, 상기 제2 내지 제4 도전 라인(222, 224, 226)의 선폭이 각각 허용 선폭 범위를 벗어나는 경우 불량이 발생된 것으로 판정할 수 있다.
상기 제1 내지 제3 타입의 매크로 패턴(200a, 200b, 200c)에 포함되는 도전 라인들의 선폭을 측정함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다.
도 24는 제4 타입의 매크로 패턴에서 발생되는 불량을 나타낸다.
도 24를 참조하면, 상기 로직 소자 제조 공정에서, 컬러1 패턴의 제1단부 부위에서 선폭이 다소 크게 패터닝되는 불량이 발생될 수 있다.
이 경우, 상기 제4 타입의 매크로 패턴(200d)에서, 컬러1 패턴인 상기 제1 및 제3 도전 라인(220a, 222, 224a)의 제1 단부 부위에서는 목표한 제2 선폭보다 더 넓은 선폭을 가질 수 있다. 상기 제1 도전 라인(220a)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위는 국부적으로 목표한 제2 선폭보다 작은 선폭을 가질 수 있다.
상기 제1 도전 라인(220a)의 제1 단부 부위의 선폭이 지나치게 커지게 되면, 상기 제1 도전 라인(220a)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위에서 상기 제2 도전 라인(222)이 끊어지는 불량이 발생될 수 있다.
또한, 상기 제3 도전 라인(224a)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위는 국부적으로 목표한 제2 선폭보다 작은 선폭을 가질 수 있다. 상기 제3 도전 라인(224a)의 제1 단부 부위의 선폭이 지나치게 커지게 되면, 상기 제3 도전 라인(224a)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위에서 상기 제2 도전 라인(222)이 끊어지는 불량이 발생될 수 있다. 따라서, 상기 제2 도전 라인(222)의 저항이 증가되거나 단선되는 불량이 발생될 수 있다.
상기 제4 타입의 매크로 패턴(200d)에서, 상기 제1 내지 제3 도전 라인(220a, 222, 224a)의 선폭을 각각 측정할 수 있다. 이 때, 상기 제2 도전 라인(222)의 선폭은 상기 제1 및 제3 도전 라인(220a, 224a)의 제1 단부와 대향하는 부위에서 각각 측정할 수 있다. 상기 제1 내지 제3 도전 라인(220a, 222, 224a)의 선폭이 각각 허용 선폭 범위를 벗어나는 경우 불량이 발생된 것으로 판정할 수 있다.
상기 제4 타입의 매크로 패턴(200d)에 포함되는 도전 라인들의 선폭을 측정함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다.
도 25는 제5 타입의 매크로 패턴에서 발생되는 불량을 나타낸다.
도 25를 참조하면, 상기 로직 소자 제조 공정에서, 컬러1 패턴의 제1단부 부위에서 선폭이 다소 크게 패터닝되는 불량이 발생될 수 있다.
이 경우, 상기 제5 타입의 매크로 패턴(200e)에서, 컬러1 패턴인 상기 제1 및 제3 도전 라인(220b, 224b)의 제1 단부 부위에서는 목표한 제2 선폭보다 더 넓은 선폭을 가질 수 있다.
이 경우, 상기 제1 및 제3 도전 라인(220b, 224b)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위는 국부적으로 목표한 제2 선폭보다 작은 선폭을 가질 수 있다. 상기 제1 및 제3 도전 라인(220b, 224b) 중 적어도 하나의 제1 단부 부위의 선폭이 지나치게 커지게 되면, 상기 제1 및 제3 도전 라인(220b, 224b)의 제1 단부 부위와 대향하는 상기 제2 도전 라인(222) 부위에서 상기 제2 도전 라인(222)이 끊어지는 불량이 발생될 수 있다. 따라서, 상기 제2 도전 라인(222)의 저항이 증가되거나 단선되는 불량이 발생될 수 있다.
상기 제5 타입의 매크로 패턴(200e)에서, 상기 제1 내지 제3 도전 라인(220b, 222, 224b)의 선폭을 각각 측정할 수 있다. 이 때, 상기 제2 도전 라인(222)의 선폭은 상기 제1 및 제3 도전 라인(220b, 224b)의 제1 단부와 대향하는 부위에서 측정할 수 있다. 상기 제1 내지 제3 도전 라인(220b, 222, 224b)의 선폭이 각각 허용 선폭 범위를 벗어나는 경우 불량이 발생된 것으로 판정할 수 있다.
상기 제5 타입의 매크로 패턴(200e)에 포함되는 도전 라인들의 선폭을 측정함으로써, 로직 회로 소자의 금속 패턴들의 선폭 불량을 감지할 수 있다.
도 26은 예시적인 실시예에 따른 패턴의 선폭을 모니터링하기 위한 매크로 패턴 구조물을 포함하는 반도체 칩을 나타내는 평면도이다.
도 26을 참조하면, 상기 반도체 칩의 기판 상에는 로직 소자 패턴들이 형성되기 위한 소자 영역들(10)이 배치될 수 있다. 상기 소자 영역들(10)을 둘러싸는 스크라이브 레인 영역(12)이 배치될 수 있다.
상기 소자 영역들(10) 내에는 로직 회로 소자들을 형성하기 위한 회로 패턴들 및 상기 회로 패턴들과 전기적으로 연결되는 금속 패턴들이 형성될 수 있다.
상기 스크라이브 레인 영역(12) 내에는 상기 제1 내지 제5 타입의 매크로 패턴들로 구성된 매크로 패턴 구조물(14)이 각각 배치될 수 있다. 예시적인 실시예에서, 상기 매크로 패턴 구조물(14)은 서로 이격되면서 일렬로 나란히 배치된 상기 제1 내지 제5 타입의 매크로 패턴들을 포함할 수 있다.
상기 매크로 패턴 구조물(14)은 상기 스크라이브 레인 영역(12) 내에 규칙적으로 반복 배치될 수 있다. 상기 매크로 패턴 구조물(14)은 상기 스크라이브 레인 영역(12) 내의 다양한 부위에 각각 배치될 수 있다. 따라서, 상기 반도체 칩내의 각 위치별로 금속 패턴의 불량이 발생하는 경향성을 파악할 수 있다.
도 27 및 도 28은 예시적인 실시예에 따른 패턴의 선폭의 모니터링 방법을 설명한다.
상기 로직 회로 소자의 제조에서, 소자 영역에 회로 패턴들과 전기적으로 연결되는 금속 패턴들이 형성되는 동안, 상기 제1 내지 제5 타입의 매크로 패턴들(200a, 200b, 200c, 200d, 200e)이 함께 형성될 수 있다. 그리고, 상기 금속 패턴들과 상기 제1 내지 제5 타입의 매크로 패턴들(200a, 200b, 200c, 200d, 200e)을 형성하는 과정 중에, 선폭의 모니터링 공정 및 피드백이 수행됨으로써 상기 금속 패턴들에 발생되는 불량을 감소시킬 수 있다. 선폭의 모니터링 공정은 상기 제1 내지 제5 타입의 매크로 패턴(200a, 200b, 200c, 200d, 200e)이 형성되기 위한 부위에서 각각 수행될 수 있다. 상기 선폭의 모니터링 공정은 선폭의 계측 및 허용 범위를 벗어나는지 확인하는 과정을 포함할 수 있다.
구체적으로, 도 27을 참조하면, 먼저 상기 컬러1 패턴을 형성하기 위한 제1 사진 공정에서 제1 트렌치를 포함하는 제1 포토레지스트 패턴을 형성한다.(S10) 상기 제1 포토레지스트 패턴의 제1 트렌치들의 선폭(즉, 내부폭)을 계측한다. (S12)이 후, 상기 제1 트렌치들의 선폭이 허용 범위를 벗어나는지를 확인한다. (S14)
상기 제1 트렌치들의 선폭이 허용 범위를 벗어나는 경우, 상기 제1 포토레지스트 패턴을 제거하고, 다시 제1 사진 공정을 수행할 수 있다. (S16) 이 후, 동일한 방법으로 제1 트렌치에 대해 선폭의 모니터링 공정을 수행한다.
상기 제1 트렌치들의 선폭이 허용 범위를 벗어나지 않으면, 후속 공정인 식각 공정을 진행한다. 즉, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 제1 마스크막을 식각함으로써, 제1 마스크 패턴을 형성한다. (S18)
다음에, 상기 제1 마스크 패턴에 포함되는 제2 트렌치들의 선폭을 계측한다. (S20) 이 후, 상기 제2 트렌치들의 선폭이 허용 범위를 벗어나는지를 확인한다. (S22)
상기 제2 트렌치들의 선폭이 허용 범위를 벗어는 경우, 식각 공정 조건을 조절한다. (S24) 한편, 상기 제2 트렌치들의 선폭이 허용 범위를 벗어나지 않으면, 후속 공정을 진행한다.
즉, 도 27을 참조하면, 상기 제1 마스크 패턴의 표면 및 금속간 절연막 상에 컨포멀하게 스페이서막을 형성한다.(S30) 상기 스페이서막이 형성되면, 상기 제2 트렌치 내부 측벽에 상기 스페이서막이 형성됨에 따라 상기 제2 트렌치의 내부폭이 감소될 수 있다.
다음에, 상기 스페이서막이 형성된 상태의 제2 트렌치의 선폭(즉, 내부폭)을 계측한다.(S32) 이 후, 상기 제2 트렌치들의 선폭이 허용 범위를 벗어나는지를 확인한다. (S34)
상기 제2 트렌치들의 선폭이 허용 범위를 벗어나면 상기 스페이서막의 증착 공정 조건을 조절한다.(S36) 상기 제2 트렌치들의 선폭이 허용 범위를 벗어나지 않으면, 후속 공정을 진행한다.
즉, 상기 스페이서막을 이방성 식각함으로써, 상기 제2 트렌치의 측벽 상에 스페이서를 형성한다.(S38) 따라서, 상기 스페이서 사이에 제3 트렌치를 형성한다. 상기 제3 트렌치의 선폭을 계측한다. (S40) 상기 제3 트렌치들의 선폭이 허용 범위를 벗어나는 경우, 스페이서막의 식각 공정 조건을 조절할 수 있다. (S44)
상기 제3 트렌치들의 선폭이 허용 범위를 벗어나지 않으면, 컬러2 패턴들을 형성하기 위한 후속 공정들을 진행할 수 있다.
이와 같이, 상기 선폭의 모니터링은 컬러2 패턴의 선폭에 영향을 미칠 수 있는 각 단계에서 수행될 수 있다. 상기 선폭의 모니터링은 상기 제1 내지 제5 타입의 매크로 패턴들(200a, 200b, 200c, 200d, 200e)이 형성되는 부위에서 수행될 수 있다.
상기 선폭 모니터링은 상기 컬러1 패턴 형성을 위한 제1 포토레지스트 패턴 형성 시, 상기 제2 마스크 패턴 형성 시, 스페이서막 형성 시 및 스페이서 형성 시에 각각 수행될 수 있다.
설명한 것과 같이, 상기 제1 내지 제5 타입의 매크로 패턴들(200a, 200b, 200c, 200d, 200e)의 컬러1 패턴에서 선폭 불량이 발생되었는지를 모니터링할 수 있다. 상기 선폭 모니터링을 수행함에 따라, 상기 각 금속 배선들의 선폭이 비대칭되게 형성되는 것을 방지할 수 있다.
120a : 제1 마스크 패턴 132a : 제2 마스크 패턴
120b : 제3 마스크 패턴 122 : 제1 포토레지스트 패턴
124 : 제1 트렌치 126 : 제2 트렌치
128 : 제3 트렌치 130a : 스페이서
140 : 제2 포토레지스트 패턴 142a, 142b : 제4 트렌치
144a, 144b : 제5 트렌치 144a, 144b : 제6 트렌치
150 : 제7 트렌치
200a, 200b, 200c : 제1 내지 제3 타입의 매크로 패턴
200d, 200e : 제4 및 제5 타입의 매크로 패턴
220, 222, 224, 226, 228 : 제1 내지 제5 도전 라인

Claims (10)

  1. 기판의 소자 영역에 형성되는 금속 패턴; 및
    상기 기판의 스크라이브 레인 영역에 형성되는 매크로 패턴 구조물을포함하고,
    상기 매크로 패턴 구조물은 복수의 타입의 매크로 패턴을 포함하고,
    상기 각 타입의 매크로 패턴은 제1 사진 공정에 의해 형성되는 컬러 1 패턴 및 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함하고,
    상기 컬러1 패턴 및 컬러 2 패턴은 상기 기판과 수평한 제1 방향으로 연장되는 도전 라인을 포함하고, 상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평하고 상기 제1 방향과 수직한 제2 방향으로 번갈아 배치되는 반도체 소자.
  2. 제1항에 있어서, 각 타입의 매크로 패턴은 유닛 스텐다드 셀 영역 내에 위치하고, 상기 일부의 타입의 매크로 패턴에서 상기 도전 라인은 상기 제1 방향으로 상기 스텐다드 셀 영역의 길이와 동일한 길이인 제1 길이를 가지는 반도체 소자.
  3. 제1항에 있어서, 각 타입의 매크로 패턴은 유닛 스텐다드 셀 영역 내에 위치하고, 일부의 타입의 매크로 패턴에서 상기 컬러1 패턴에 해당하는 도전 라인들의 제1 방향의 일단부는 상기 유닛 스텐다드 셀 영역의 내에 위치하는 반도체 소자.
  4. 제3항에 있어서, 상기 일부의 타입의 매크로 패턴에서 상기 컬러1 패턴에 해당되는 도전 라인은 상기 유닛 스텐다드 셀 영역의 제1 방향의 길이인 제1 길이보다 더 짧은 제2 길이를 가지고, 상기 컬러2 패턴에 해당되는 도전 라인은 상기 제1 길이를 가지는 반도체 소자.
  5. 제3항에 있어서, 상기 일부의 타입의 매크로 패턴에서 상기 컬러1 패턴에 해당되는 도전 라인은 2개가 구비되고, 상기 도전 라인의 일단부는 상기 제2 방향으로 나란하지 않게 서로 교차하여 배치되는 반도체 소자.
  6. 제3항에 있어서, 상기 일부의 타입의 매크로 패턴에서 상기 컬러1 패턴에 해당되는 도전 라인은 2개가 구비되고, 상기 컬러1 패턴에 해당되는 도전 라인의 일단부는 상기 제2 방향으로 나란하게 배치되는 반도체 소자.
  7. 제1항에 있어서, 각 타입의 매크로 패턴은 서로 마주하게 배치되고 상기 제1 방향으로 연장되는 파워 레일을 더 포함하고,
    상기 파워 레일의 사이의 영역 내에 복수의 도전 라인이 배치되는 반도체 소자.
  8. 제1항에 있어서, 상기 매크로 구조물은 제1 내지 제5 타입의 매크로 패턴을 포함하고,
    상기 제1 내지 제3 타입의 매크로 패턴에서, 상기 제1 방향으로 연장되는 도전 라인은 상기 제1 방향으로 제1 길이를 가지고,
    상기 제4 및 제5 타입의 매크로 패턴에서, 상기 제1 방향으로 연장되고 상기 컬러1 패턴에 해당되는 도전 라인은 상기 제1 방향으로 상기 제1 길이보다 작은 제2 길이를 가지고, 상기 컬러2 패턴에 해당되는 도전 라인은 상기 제1 방향으로 상기 제1 길이를 가지는 반도체 소자.
  9. 제1항에 있어서, 상기 매크로 패턴 구조물은 상기 기판의 스크라이브 레인 영역에 균일하게 반복적으로 배치되는 반도체 소자.
  10. 기판의 소자 영역에 형성되는 금속 패턴; 및
    상기 기판의 스크라이브 레인 영역에 형성되는 매크로 패턴 구조물을포함하고,
    상기 매크로 패턴 구조물은 서로 다른 제1 내지 제5 타입의 매크로 패턴을 포함하고,
    상기 제1 내지 제5 타입의 타입의 매크로 패턴은 제1 사진 공정에 의해 형성되는 컬러1 패턴 및 상기 컬러1 패턴과 이웃하게 배치되는 컬러2 패턴을 포함하고,
    상기 컬러1 패턴 및 컬러 2 패턴은 상기 기판과 수평한 제1 방향으로 연장되는 도전 라인을 포함하고,
    상기 컬러1 패턴 및 컬러2 패턴은 상기 기판과 수평하고 상기 제1 방향과 수직한 제2 방향으로 번갈아 배치되고,
    상기 제1 내지 제3 타입의 매크로 패턴에 포함되는 도전 라인은 상기 제1 방향으로 제1 길이를 가지고,
    상기 제4 및 제5 타입의 매크로 패턴에서, 상기 컬러1 패턴에 해당되는 도전 라인은 제1 방향으로 상기 제1 길이보다 작은 제2 길이를 가지고, 상기 컬러2 패턴에 해당되는 도전 라인은 상기 제1 방향으로 상기 제1 길이를 가지는 반도체 소자.
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