JP2021040125A - 集積回路素子 - Google Patents

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memory cell
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Chan-Ho Kim
燦 鎬 金
東 求 姜
Dong-Ku Kang
東 求 姜
邊　大　錫
Daishaku Hen
大 錫 邊
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Abstract

【課題】向上された集積度、及び縮小されたチップサイズを有しながら、配線構造の信頼性を向上させることができる構造を有する集積回路素子を提供する。
【解決手段】本発明による集積回路素子は、メモリスタック部及びメモリセル配線部を囲むメモリセル絶縁部を有するメモリ構造物、周辺回路基板上に形成された周辺回路領域と周辺回路領域とメモリ構造物との間に配置された周辺回路配線部とを有する周辺回路構造物、メモリスタック部と垂直方向にオーバーラップされる第１領域においてメモリセル配線部と周辺回路配線部との境界に沿って配置された複数の導電性ボンディング構造物、並びにメモリセル絶縁部と前記垂直方向にオーバーラップされる第２領域においてメモリセル絶縁部及び周辺回路基板の内の一つを貫通し周辺回路配線部に含まれた下部導電パターンまで垂直方向に延長される貫通電極を含む。
【選択図】 図６

Description

本発明は、集積回路素子に関し、特に、ＣＯＰ（ｃｅｌｌ ｏｖｅｒ ｐｅｒｉｐｈｅｒｙ）構造の不揮発性メモリ素子を含む集積回路素子に関する。
情報通信装置の多機能化により、メモリ素子を含む集積回路素子が大容量化及び高集積化されており、メモリセルの大きさがだんだんと縮小され、メモリ素子の動作及び電気的接続のために、メモリ素子に含まれる動作回路及び配線構造も複雑になっている。
それにより、集積度を向上させながら、電気的特性にすぐれる構造のメモリ素子を含む集積回路素子の開発が課題となっている。
特開２０１１−５４２６７号公報
本発明は上記従来のメモリ素子を含む集積回路素子における課題に鑑みてなされたものであって、本発明の目的は、向上された集積度、及び縮小されたチップサイズを有しながら、配線構造の信頼性を向上させることができる構造を有する集積回路素子を提供することにある。
上記目的を達成するためになされた本発明による集積回路素子は、メモリスタック部と、前記メモリスタック部に電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記メモリスタック部及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置された複数の下部導電パターンを含み、前記メモリセル配線部にボンディングされる周辺回路配線部と、を含む周辺回路構造物と、前記メモリスタック部と垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に沿って配置され、前記複数の上部導電パターンの内から選択される複数の第１上部導電パターンと前記複数の下部導電パターンの内から選択される複数の第１下部導電パターンとのボンディング結果物からなる複数の導電性ボンディング構造物と、前記メモリセル絶縁部と前記垂直方向にオーバーラップされる第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記複数の下部導電パターンの内から選択される第２下部導電パターンまで前記垂直方向に延長される貫通電極と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による集積回路素子は、第１水平方向に長く延長される複数のビットラインを含むメモリスタック部と、前記複数のビットラインに電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記メモリスタック部及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置された複数の下部導電パターンを含み、前記メモリセル配線部にボンディングされている周辺回路配線部と、を含む周辺回路構造物と、前記メモリスタック部と垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に配置され、前記複数の上部導電パターンの内から選択される第１上部導電パターンと前記複数の下部導電パターンの内から選択される第１下部導電パターンとのボンディング結果物からなる導電性ボンディング構造物と、前記第１領域から水平方向に離隔された第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記垂直方向に延長される複数の貫通電極と、を有し、前記複数の貫通電極は、前記第２領域において、前記第１水平方向に沿って一列に配置された複数の第１貫通電極を含むことを特徴とする。
また、上記目的を達成するためになされた本発明による集積回路素子は、半導体層と、前記半導体層上に形成されたメモリスタック部と、前記メモリスタック部と垂直方向にオーバーラップされ前記メモリスタック部に電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記半導体層、前記メモリスタック部、及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置され前記メモリセル配線部にボンディングされている周辺回路配線部と、を含む周辺回路構造物と、前記メモリスタック部と前記垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に沿って配置されてＣｕを含む複数の導電性ボンディング構造物と、前記メモリセル絶縁部と前記垂直方向にオーバーラップされる第２領域において、前記周辺回路配線部内に配置され、Ａｌ、Ｗ、及びＣｕの内から選択される少なくとも１つの金属を含む複数の下部導電パターンと、前記第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記複数の下部導電パターンの内の１つの下部導電パターンに接する貫通電極と、を有することを特徴とする。
本発明に係る集積回路素子によれば、メモリ構造物が、周辺回路構造物上部に配置されたＣＯＰ（ｃｅｌｌ ｏｖｅｒ ｐｅｒｉｐｈｅｒｙ）構造を有することにより、集積回路素子の水平方向面積が縮小され、集積度が向上するという効果がある。
本発明の実施形態による集積回路素子の概略構成を示すブロック図である。 本発明の実施形態による集積回路素子の概略的な構造について説明するための斜視図である。 本発明の他の実施形態による集積回路素子の概略的な構造について説明するための斜視図である。 本発明の実施形態による集積回路素子に含まれ得るメモリセルアレイの一部構成要素の例示的な構造を示す平面図である。 図４ＡのＡ１−Ａ１’線断面及びＡ２−Ａ２’線断面の一部構成を示す断面図である。 本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。 本発明の技術的思想によるさらに他の実施形態による集積回路素子の一部構成要素を分解して図示した平面図である。 本発明の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明の他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。 本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。 本発明の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の他の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の他の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。 本発明の他の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。
次に、本発明に係る集積回路素子を実施するための形態の具体例を図面を参照しながら説明する。
図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は、省略する。
図１は、本発明の実施形態による集積回路素子の概略構成を示すブロック図である。
図１を参照すると、集積回路素子１０は、メモリセルアレイ２０及び周辺回路３０を含む。
メモリセルアレイ２０は、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）を含む。
複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、それぞれ複数のメモリセルを含む。
メモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して、周辺回路３０に接続される。
周辺回路３０は、ロウデコーダ３２、ページバッファ３４、データ入出力回路３６、及び制御ロジック３８を含む。
図１には示していないが、周辺回路３０は、入出力インターフェース、カラムロジック、電圧生成部、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダなどをさらに含み得る。
ロウデコーダ３２、ページバッファ３４、データ入出力回路３６、及び制御ロジック３８のような素子、及び／又は他の素子を含む周辺回路３０は、ロジック回路を含むハードウェアのようなプロセッシング回路、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせ、又はそれらの組み合わせを含み得る。
例えば、プロセッシング回路は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＳＯＣ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）、プログラマブルロジックユニット、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などをさらに含んでもよいが、それらに限定されるものではない。
メモリセルアレイ２０は、ビットラインＢＬを介して、ページバッファ３４に接続され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介して、ロウデコーダ３２に接続される。
メモリセルアレイ２０において、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）に含まれた複数のメモリセルは、それぞれフラッシュメモリセルでもある。
メモリセルアレイ２０は、三次元メモリセルアレイを含んでもよい。
三次元メモリセルアレイは、複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、基板上に垂直に積層された複数のワードラインＷＬにそれぞれ接続されたメモリセルを含む。
例示的な実施形態において、メモリセルアレイ２０は、図４Ａ及び図４Ｂを参照して後述するメモリスタックＭＳを含む。
周辺回路３０は、集積回路素子１０の外部から、アドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信し、集積回路素子１０の外部にある装置とデータＤＡＴＡを送受信する。
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答し、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）の内の少なくとも一つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。
ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬに、メモリ動作遂行のための電圧を伝達する。
ページバッファ３４は、ビットラインＢＬを介して、メモリセルアレイ２０に接続される。
ページバッファ３４は、プログラム動作時には、書き込みドライバとして動作し、メモリセルアレイ２０に保存するデータＤＡＴＡによる電圧を、ビットラインＢＬに印加し、読み取り動作時には、感知増幅器として動作し、メモリセルアレイ２０に保存されたデータＤＡＴＡを感知する。
ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作する。
データ入出力回路３６は、データラインＤＬｓを介して、ページバッファ３４とも接続される。
データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレス（Ｃ＿ＡＤＤＲ）に基づいて、プログラムデータＤＡＴＡをページバッファ３４に提供する。
データ入出力回路３６は、読み取り動作時、制御ロジック３８から提供されるカラムアドレス（Ｃ＿ＡＤＤＲ）に基づいて、ページバッファ３４に保存された読み取りデータＤＡＴＡを、メモリコントローラに提供する。
データ入出力回路３６は、入力されるアドレス又は命令語を、制御ロジック３８又はロウデコーダ３２に伝達する。
集積回路素子１０の周辺回路３０は、ＥＳＤ（ｅｌｅｃｔｒｏ ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）回路及びプルアップ／プルダウンドライバ（ｐｕｌｌ−ｕｐ／ｐｕｌｌ−ｄｏｗｎ ｄｒｉｖｅｒ）をさらに含んでもよい。
制御ロジック３８は、メモリコントローラから、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。
制御ロジック３８は、ロウアドレス（Ｒ＿ＡＤＤＲ）をロウデコーダ３２に提供し、カラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路３６に提供する。
制御ロジック３８は、制御信号ＣＴＲＬに応答し、集積回路素子１０内で使用される各種内部制御信号を生成する。
例えば、制御ロジック３８は、プログラム動作又は消去動作のようなメモリ動作遂行時、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節する。
図２は、本発明の実施形態による集積回路素子の概略的な構造について説明するための斜視図である。
集積回路素子１００は、図１に例示した集積回路素子１０の具体的な具現例でもある。
図２を参照すると、集積回路素子１００は、垂直方向（Ｚ方向）にオーバーラップされているメモリ構造物ＭＳＴ及び周辺回路構造物ＰＳＴを含む。
メモリ構造物ＭＳＴは、メモリセルアレイ２０（図１）を含むメモリスタック部ＭＳＰと、メモリスタック部ＭＳＰに電気的に接続可能になるように構成されたメモリセル配線部Ｃ６０と、メモリスタック部ＭＳＰ及びメモリセル配線部Ｃ６０を囲むメモリセル絶縁部Ｃ７０と、を含む。
メモリセル絶縁部Ｃ７０は、周辺回路構造物ＰＳＴと垂直にオーバーラップされる位置において、メモリスタック部ＭＳＰの少なくとも２個サイドを囲むように配置される。
図２には、メモリセル絶縁部Ｃ７０がメモリスタック部ＭＳＰのＸ方向での両側サイドと、Ｙ方向での両側サイドとを覆うように、メモリスタック部ＭＳＰの４個サイドを囲むリング（ｒｉｎｇ）形状を有する場合を例示しているが、本発明の実施形態において、図２に例示したものに限定されるものではない。
メモリセル絶縁部Ｃ７０は、メモリスタック部ＭＳＰのＸ方向両側サイドの内の少なくとも一つと、Ｙ方向での両側サイドの内の少なくとも一つとを囲むように配置される。
周辺回路構造物ＰＳＴは、周辺回路基板ＳＵＢ、周辺回路基板ＳＵＢ上に順次に形成された周辺回路領域Ｐ３０、及び周辺回路配線部Ｐ８０を含む。
周辺回路領域Ｐ３０は、図１を参照して説明した周辺回路３０を含み得る。
周辺回路配線部Ｐ８０は、周辺回路基板ＳＵＢと周辺回路領域Ｐ３０とに含まれた周辺回路３０に電気的に接続可能になるように構成される。
周辺回路領域Ｐ３０は、メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０を挟んで、メモリスタック部ＭＳＰから垂直方向（Ｚ方向）に離隔されている。
集積回路素子１００は、メモリ構造物ＭＳＴが、周辺回路構造物ＰＳＴ上部に配置されたＣＯＰ（ｃｅｌｌ ｏｖｅｒ ｐｅｒｉｐｈｅｒｙ）構造を有することにより、集積回路素子１００の水平方向面積が縮小され、集積度が向上する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０は、それぞれ複数の導電パターンと、複数の導電パターンの内、垂直方向に隣接した２個の導電パターンを相互接続するための複数のコンタクトプラグを含む。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０は、ボンディングによって相互に接している。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０それぞれの複数の導電パターンは、メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０を相互ボンディングするための複数のボンディング用導電パターンを含む。
メモリセル配線部Ｃ６０に含まれたボンディング用導電パターンと、周辺回路配線部Ｐ８０に含まれたボンディング用導電パターンとがボンディングされた結果物である複数の導電性ボンディング構造物が、メモリセル配線部Ｃ６０と周辺回路配線部Ｐ８０との境界に沿って配置される。
メモリセル絶縁部Ｃ７０と周辺回路配線部Ｐ８０との境界には、導電性ボンディング構造物が配置されなくともよい。
集積回路素子１００は、メモリセル絶縁部Ｃ７０を垂直方向に貫通する複数の貫通電極ＴＨＶを含む。
複数の貫通電極ＴＨＶは、それぞれメモリセル絶縁部Ｃ７０を貫通する第１部分ＴＨＶＡと、周辺回路配線部Ｐ８０の一部を貫通する第２部分ＴＨＶＢと、を含む。
複数の貫通電極ＴＨＶは、それぞれ周辺回路配線部Ｐ８０に含まれた複数の導電パターンの内から選択される一つの導電パターンに接続され、１つの導電パターンを介して、周辺回路領域Ｐ３０にある周辺回路３０（図１）に接続される。
複数の貫通電極ＴＨＶと、周辺回路領域Ｐ３０にある周辺回路３０（図１）との電気的接続経路には、メモリセル配線部Ｃ６０に含まれたボンディング用導電パターンと、周辺回路配線部Ｐ８０に含まれたボンディング用導電パターンとのボンディング結果物である導電性ボンディング構造物が存在しなくともよい。
従って、複数の貫通電極ＴＨＶと、周辺回路領域Ｐ３０にある周辺回路３０（図１）との電気的接続経路において、導電性ボンディング構造物による抵抗増大を防止することができる。
図３は、本発明の他の実施形態による集積回路素子２００の概略的な構造について説明するための斜視図である。
集積回路素子２００は、図１に例示した集積回路素子１０の他の具体的な具現例でもある。
図３を参照すると、集積回路素子２００は、図２に例示した集積回路素子１００とほぼ同一の構成を有する。
ただし、集積回路素子２００は、図２に例示した複数の貫通電極ＴＨＶの代わりに、複数の貫通電極ＴＳＶを含む。
複数の貫通電極ＴＳＶは、メモリ構造物ＭＳＴは貫通せず、周辺回路構造物ＰＳＴのみを貫通する。
複数の貫通電極ＴＳＶは、周辺回路構造物ＰＳＴ内において、メモリセル絶縁部Ｃ７０と垂直にオーバーラップされる位置に配置される。
複数の貫通電極ＴＳＶは、それぞれ周辺回路基板ＳＵＢを貫通する第１部分ＴＳＶＡと、周辺回路領域Ｐ３０を貫通する第２部分ＴＳＶＢと、周辺回路配線部Ｐ８０の一部を貫通する第３部分ＴＳＶＣとを含む。
例示的な実施形態において、複数の貫通電極ＴＳＶは、それぞれ周辺回路配線部Ｐ８０に含まれた複数の導電パターンの内から選択される１つの導電パターンに接続される。
複数の貫通電極ＴＳＶは、それぞれ１つの導電パターンを介して、周辺回路領域Ｐ３０にある周辺回路３０（図１）に接続される。
複数の貫通電極ＴＳＶと、周辺回路領域Ｐ３０にある周辺回路３０（図１）との電気的接続経路には、メモリセル配線部Ｃ６０に含まれたボンディング用導電パターンと、周辺回路配線部Ｐ８０に含まれたボンディング用導電パターンとのボンディング結果物である導電性ボンディング構造物が存在しなくともよい。
従って、複数の貫通電極ＴＳＶと、周辺回路領域Ｐ３０にある周辺回路３０（図１）との電気的接続経路において、導電性ボンディング構造物による抵抗増大を根本的に遮断することができる。
例示的な実施形態において、集積回路素子は、貫通電極ＴＨＶ及び貫通電極ＴＳＶをいずれも含むことにより、周辺回路配線部Ｐ８０が貫通電極ＴＨＶに接続された周辺回路配線部Ｐ８０に含まれる複数の導電パターンの内から選択される少なくとも１つの導電パターン、及び貫通電極ＴＳＶに接続された周辺回路配線部Ｐ８０に含まれる複数の導電パターンの内から選択される少なくとも１つの導電パターンを含んでもよい。
図４Ａは、図１に例示したメモリセルアレイ２０の一部構成要素の例示的な構造を示す平面図であり、図４Ｂは、図４ＡのＡ１−Ａ１’線に沿った断面及びＡ２−Ａ２’線に沿った断面の一部構成を示す断面図である。
図４Ａ及び図４Ｂを参照すると、メモリセルアレイ２０は、メモリセル領域ＭＥＣ及び接続領域ＣＯＮを有する半導体層１０２を含む。
半導体層１０２は、図４ＢのＸ−Ｙ平面に沿う水平方向に延長される主面（ｍａｉｎ ｓｕｒｆａｃｅ）１０２Ｍを有する。
半導体層１０２は、単結晶半導体又は多結晶半導体からなる。
半導体層１０２は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含んでもよい。
接続領域ＣＯＮは、メモリセル領域ＭＥＣのエッジ側に隣接するようにも配置される。
図４Ａ及び図４Ｂには、メモリセル領域ＭＥＣの一側に配置された接続領域ＣＯＮだけを図示しているが、メモリセル領域ＭＥＣの第１水平方向（Ｘ方向）両側に、それぞれ接続領域ＣＯＮが配置してもよい。
半導体層１０２上には、メモリセル領域ＭＥＣ及び接続領域ＣＯＮにわたって延長されたメモリスタックＭＳが形成される。
メモリスタックＭＳは、メモリセル領域ＭＥＣに配置された複数のワードラインＷＬと、接続領域ＣＯＮに配置され、複数のワードラインＷＬに一体に接続された複数のパッド領域１１２と、を含む。
複数のワードラインＷＬは、半導体層１０２の主面１０２Ｍに平行な水平方向に延長され、垂直方向（Ｚ方向）に相互にオーバーラップされる。
複数のパッド領域１１２は、接続領域ＣＯＮにおいて、階段型接続部１１０を構成する。
複数のワードラインＷＬは、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとを含む。
メモリセル領域ＭＥＣにおいて、垂直方向（Ｚ方向）に相互にオーバーラップされる複数のワードラインＷＬの積層数は、少なくとも４８層、６４層、又は９６層でもあるが、複数のワードラインＷＬの積層数は、上記例示したものに限定されるものではない。
複数のワードラインカット領域ＷＬＣが、半導体層１０２の主面１０２Ｍに平行な第１水平方向（Ｘ方向）に延長される。
複数のワードラインカット領域ＷＬＣは、第２水平方向（Ｙ方向）において、複数のワードラインＷＬそれぞれの幅を限定する。
半導体層１０２には、複数の共通ソース領域（図示せず）がＸ方向に沿って延長されるように形成される。
一部実施形態において、複数の共通ソース領域は、ｎ型不純物が高濃度にドーピングされた不純物領域である。
複数の共通ソース領域は、垂直型メモリセルに電流を供給するソース領域として機能する。
複数の共通ソース領域上において、複数の共通ソースパターンＣＳＰがＸ方向に沿っても延長される。
複数の共通ソースパターンＣＳＰは、ワードラインカット領域ＷＬＣの一部を充填するように形成される。
ワードラインカット領域ＷＬＣ内において、共通ソースパターンＣＳＰは、絶縁スペーサ１２０によって包囲される。
絶縁スペーサ１２０は、酸化膜、窒化膜、又はそれらの組み合わせからなる。
Ｙ方向に隣接する２本のストリング選択ラインＳＳＬは、ストリング選択ラインカット領域ＳＳＬＣを挟んで相互離隔される。
ストリング選択ラインカット領域ＳＳＬＣは、絶縁膜１２２によって充填される。
絶縁膜１２２は、酸化膜、窒化膜、又はそれらの組み合わせからなる。
複数のワードラインＷＬ、及び複数のパッド領域１１２は、それぞれ金属、金属シリサイド、不純物がドーピングされた半導体、又はそれらの組み合わせからなる。
例えば、複数のワードラインＷＬは、それぞれＷ、Ｎｉ、Ｃｏ、Ｔａのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、不純物がドーピングされたポリシリコン、又はそれらの組み合わせを含み得る。
半導体層１０２と接地選択ラインＧＳＬとの間、そして複数のワードラインＷＬそれぞれの間には、複数の絶縁膜１２４が介在される。
複数の絶縁膜１２４において、半導体層１０２に最も近い絶縁膜１２４は、他の絶縁膜１２４よりさらに薄い膜厚を有し得る。
複数の絶縁膜１２４において、半導体層１０２から最も遠い絶縁膜１２４は、ストリング選択ラインＳＳＬの上面を覆う。
複数の絶縁膜１２４は、シリコン酸化物、シリコン窒化物、又はＳｉＯＮからなる。
メモリセル領域ＭＥＣにおいて、複数のチャネル構造物１３０が、複数のワードラインＷＬ、及び複数の絶縁膜１２４を貫通し、垂直方向（Ｚ方向）に延長される。
複数のチャネル構造物１３０は、Ｘ方向及びＹ方向に沿い、所定の間隔で間に置き、相互離隔されて配列される。
複数のチャネル構造物１３０は、それぞれゲート誘電膜１３２、チャネル領域１３４、埋め込み絶縁膜１３６、及びドレイン領域１３８を含む。
チャネル領域１３４は、ドーピングされたポリシリコン、及び／又はドーピングされていないポリシリコンを含み得る。
チャネル領域１３４は、シリンダ形状を有する。
チャネル領域１３４の内部空間は、埋め込み絶縁膜１３６によって充填される。
埋め込み絶縁膜１３６は、絶縁物質からなる。
例えば、埋め込み絶縁膜１３６は、シリコン酸化物、シリコン窒化物、ＳｉＯＮ、又はそれらの組み合わせからなる。
ドレイン領域１３８は、不純物がドーピングされたポリシリコン、金属、導電性金属窒化物、又はそれらの組み合わせからなる。
ドレイン領域１３８を構成することができる金属の例として、Ｗ、Ｎｉ、Ｃｏ、Ｔａなどを挙げることができる。
複数のドレイン領域１３８は、絶縁膜１３７によって相互絶縁される。
絶縁膜１３７は、酸化膜、窒化膜、又はそれらの組み合わせからなる。
メモリセル領域ＭＥＣにおいて、複数のワードラインＷＬ上、及び複数のチャネル構造物１３０上には、複数のビットラインＢＬが配置される。
複数のビットラインＢＬは、相互平行に配置され、Ｙ方向に沿って長く延長される。
複数のチャネル構造物１３０と、複数のビットラインＢＬとの間には、複数のビットラインコンタクトパッド１４２が介在する。
ドレイン領域１３８は、ビットラインコンタクトパッド１４２を介して、複数のビットラインＢＬの内、対応する１本のビットラインＢＬに接続される。
複数のビットラインコンタクトパッド１４２は、絶縁膜１４３によって相互絶縁される。
複数のビットラインＢＬは、絶縁膜１４５によって相互絶縁される。
複数のビットラインコンタクトパッド１４２、及び複数のビットラインＢＬは、それぞれ金属、金属窒化物、又はそれらの組み合わせからなる。
例えば、複数のビットラインコンタクトパッド１４２、及び複数のビットラインＢＬは、それぞれＷ、Ｔｉ、Ｔａ、Ｃｕ、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、ＷＮ、又はそれらの組み合わせからなる。
絶縁膜１４３及び絶縁膜１４５は、それぞれ酸化膜、窒化膜、又はそれらの組み合わせからなる。
接続領域ＣＯＮにおいて、半導体層１０２と絶縁膜１３７との間には、階段型接続部１１０を覆う絶縁膜１１４が配置される。
絶縁膜１１４は、複数のパッド領域１１２を覆う。
接続領域ＣＯＮにおいて、複数のコンタクトプラグ１１６が階段型接続部１１０に接続される。
複数のコンタクトプラグ１１６は、複数のパッド領域１１２から、絶縁膜（１１４、１３７、１４３）を貫通し、垂直方向（Ｚ方向）に沿って延長される。
複数のコンタクトプラグ１１６上には、複数の配線層ＭＡが形成される。
複数の配線層ＭＡは、複数のコンタクトプラグ１１６に接続される。
複数の配線層ＭＡは、それぞれ複数のコンタクトプラグ１１６を介して、ワードラインＷＬに電気的に接続可能になるように構成される。
複数の配線層ＭＡは、複数のビットラインＢＬと同一レベルに形成される。
ここで、用語「レベル」は、半導体層１０２の主面１０２Ｍから、垂直方向（Ｚ方向又は−Ｚ方向）に沿った距離を意味する。
接続領域ＣＯＮにおいて、複数の配線層ＭＡは、絶縁膜１４５によって相互絶縁される。
複数のコンタクトプラグ１１６、及び複数の配線層ＭＡは、それぞれＷ、Ｔｉ、Ｔａ、Ｃｕ、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、ＷＮ、又はそれらの組み合わせからなる。
図５Ａは、本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。
集積回路素子３００Ａは、図２に例示した集積回路素子１００とほぼ同一構成を有する。
集積回路素子３００Ａは、複数の貫通電極ＴＨＶを含む。
ただし、複数の貫通電極ＴＨＶは、メモリ構造物ＭＳＴに含まれたメモリスタック部ＭＳＰの４個サイドを囲むようにも配置される。
複数の貫通電極ＴＨＶの内の一部である複数の貫通電極ＴＨＶ１は、メモリスタック部ＭＳＰに含まれた複数のビットラインＢＬの延長方向（Ｙ方向）に沿い、一列に配置される。
複数の貫通電極ＴＨＶの内の他の一部である複数の貫通電極ＴＨＶ２は、メモリスタック部ＭＳＰに含まれた複数のビットラインＢＬの幅方向（Ｘ方向）に沿い、一列に配置される。
図５Ｂは、本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。
集積回路素子３００Ｂは、図５Ａに例示した集積回路素子３００Ａとほぼ同一構成を有する。
ただし、集積回路素子３００Ｂにおいて、複数の貫通電極ＴＨＶは、メモリ構造物ＭＳＴに含まれたメモリスタック部ＭＳＰの３つのサイドを囲むように配置される。
図５Ａ及び図５Ｂには、メモリ構造物ＭＳＴのメモリスタック部ＭＳＰの少なくとも３つのサイドを囲むように配置されている構成を例示しているが、本発明の実施形態において、図５Ａ及び図５Ｂに例示したものに限定されるものではない。
例えば、複数の貫通電極ＴＨＶは、メモリスタック部ＭＳＰの１つのサイド又は２つのサイドを囲むようにも配置され得る。
図６は、本発明の実施形態による集積回路素子の概略構成について説明するための断面図である。
図６を参照すると、集積回路素子４００Ａは、相互ボンディング結合されたメモリ構造物Ｍ４Ａ及び周辺回路構造物Ｐ４Ａを含む。
メモリ構造物Ｍ４Ａは、メモリスタック部ＭＳＰと、メモリセル配線部Ｃ６０と、メモリスタック部ＭＳＰ、及びメモリセル配線部Ｃ６０を囲むメモリセル絶縁部Ｃ７０と、を含む。
メモリスタック部ＭＳＰは、メモリスタックＭＳを含む。
メモリスタックＭＳに関連する詳細な構成は、図４Ａ及び図４Ｂを参照して説明した通りである。
図６には、図面の簡略化のために、メモリスタックＭＳの一部構成の図示が省略されている。
メモリセル配線部Ｃ６０は、メモリスタック部ＭＳＰのメモリスタックＭＳに電気的に接続可能になるように構成された複数の上部導電パターン（Ｍ１５２、Ｂ１６２）を含む。
複数のビットラインＢＬと上部導電パターンＭ１５２との間、及び複数の配線層ＭＡと上部導電パターンＭ１５２との間には、複数のコンタクトプラグＣ１５４が配置され、上部導電パターンＭ１５２と上部導電パターンＢ１６２との間には、複数のコンタクトプラグＣ１６４が配置される。
メモリセル絶縁部Ｃ７０は、酸化膜、窒化膜、ポリマー膜、又はそれらの組み合わせからなる。
メモリセル絶縁部Ｃ７０は、メモリスタックＭＳを覆う絶縁膜１１４と一体に接続される。
周辺回路構造物Ｐ４Ａは、周辺回路基板ＳＵＢ、周辺回路基板ＳＵＢ上に順次に形成された周辺回路領域Ｐ３０、及び周辺回路配線部Ｐ８０を含む。
周辺回路基板ＳＵＢは、メモリスタック部ＭＳＰと垂直方向（Ｚ方向）にオーバーラップされる第１領域Ａ１と、メモリセル絶縁部Ｃ７０と垂直方向（Ｚ方向）にオーバーラップされる第２領域Ａ２と、を含む。
周辺回路基板ＳＵＢは、Ｘ−Ｙ平面に沿う水平方向に延長される主面ＳＭを有する。
例示的な実施形態において、周辺回路基板ＳＵＢは、Ｓｉ、Ｇｅ、又はＳｉＧｅを含み得る。
他の例示的な実施形態において、周辺回路基板ＳＵＢは、ポリシリコン膜、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造、又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造を含み得る。
周辺回路領域Ｐ３０には、図１を参照して説明した周辺回路３０が形成される。
周辺回路領域Ｐ３０は、周辺回路基板ＳＵＢの活性領域上に形成された複数のトランジスタＴＲを含む。
複数のトランジスタＴＲは、それぞれゲートＰＧと、ゲートＰＧの両側において、周辺回路基板ＳＵＢの活性領域内に形成されたソース／ドレイン領域（図示せず）を含む。
周辺回路基板ＳＵＢとゲートＰＧとの間に，ゲート絶縁膜２０４が介在し、ゲートＰＧの両側壁は、絶縁スペーサ２１０によって覆われる。
複数のトランジスタＴＲ上に、複数のコンタクトプラグ２２０が接続される。
周辺回路領域Ｐ３０は、抵抗、キャパシタのような単位素子をさらに含み得る。
周辺回路配線部Ｐ８０は、周辺回路領域Ｐ３０とメモリ構造物Ｍ４Ａとの間に配置される。
周辺回路配線部Ｐ８０は、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
多層配線構造の層数は、図６に例示しているものに限定されるものではなく、必要によっては、多様な層数の多層配線構造を有することができる。
複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）と、複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）との内の少なくとも一部は、周辺回路領域Ｐ３０にある複数のトランジスタＴＲに電気的に接続される。
複数のコンタクトプラグ２２０、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）は、それぞれ金属、導電性金属窒化物、金属シリサイド、又はそれらの組み合わせからなる。
例示的な実施形態において、複数のコンタクトプラグ２２０、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）は、それぞれＷ、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｉ、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイド、又はそれらの組み合わせを含み得る。
例えば、複数のコンタクトプラグ２２０、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）は、それぞれＷ、Ａｌ、又はＣｕからなる金属パターンと、金属パターンを囲む導電性バリア膜とを含み得る。
導電性バリア膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせからなる。
周辺回路領域Ｐ３０及び周辺回路配線部Ｐ８０に含まれた導電領域は、層間絶縁膜２９０によって覆われる。
層間絶縁膜２９０は、シリコン酸化物、シリコン窒化物、ＳｉＯＮ、又はＳｉＯＣＮを含み得る。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８０は、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と周辺回路配線部Ｐ８０との境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
複数の導電性ボンディング構造物ＢＳは、それぞれメモリセル配線部Ｃ６０に含まれた上部導電パターンＢ１６２と、周辺回路配線部Ｐ８０に含まれた下部導電パターンＢ２７２とのボンディング結果物からなる。
複数の導電性ボンディング構造物ＢＳそれぞれを構成する上部導電パターンＢ１６２と下部導電パターンＢ２７２は、それらの間を区分する境界なしに、相互一体に結合された構造を有することができる。
半導体層１０２の背面１０２Ｂと、メモリセル絶縁部Ｃ７０の背面Ｃ７０Ｂは、絶縁膜４３０によって覆われる。
絶縁膜４３０は、シリコン酸化膜、シリコン窒化膜、又はポリマー膜からなる。
絶縁膜４３０上には、導電性パッド４４０が形成される。
導電性パッド４４０は、絶縁膜４３０を挟んで、メモリ構造物Ｍ４Ａと離隔される。
導電性パッド４４０は、メモリ構造物Ｍ４Ａの外部において、Ｘ−Ｙ平面に沿う水平方向に延長される。
導電性パッド４４０は、メモリスタックＭＳと垂直方向（Ｚ方向）にオーバーラップされる部分を含まなくともよい。
例示的な実施形態において、導電性パッド４４０は、第１導電膜及び第２導電膜の積層構造を含み得る。
第１導電膜は、Ｔｉ、Ｃｕ、Ｎｉ、Ａｕ、ＮｉＶ、ＮｉＰ、ＴｉＮｉ、ＴｉＷ、ＴａＮ、Ａｌ、Ｐｄ、ＣｒＣｕ、又はそれらの組み合わせからなる。
例えば、第１導電膜は、Ｃｒ／Ｃｕ／Ａｕ積層構造、Ｃｒ／ＣｒＣｕ／Ｃｕ積層構造、ＴｉＷＣｕ化合物、ＴｉＷＣｕ／Ｃｕ積層構造、Ｎｉ／Ｃｕ積層構造、ＮｉＶ／Ｃｕ積層構造、Ｔｉ／Ｎｉ積層構造、Ｔｉ／ＮｉＰ積層構造、ＴｉＷＮｉＶ化合物、Ａｌ／Ｎｉ／Ａｕ積層構造、Ａｌ／ＮｉＰ／Ａｕ積層構造、Ｔｉ／ＴｉＮｉ／ＣｕＮｉ化合物の積層構造、Ｔｉ／Ｎｉ／Ｐｄ積層構造、Ｎｉ／Ｐｄ／Ａｕ積層構造、又はＮｉＰ／Ｐｄ／Ａｕ積層構造からなる。
第２導電膜は、Ｎｉ、Ｃｕ、Ａｌ、又はそれらの組み合わせからなる。
第２領域Ａ２には、絶縁膜４３０及びメモリセル絶縁部Ｃ７０を貫通し、周辺回路配線部Ｐ８０まで垂直方向（Ｚ方向）に延長された貫通電極ＴＨＶ４が配置される。
貫通電極ＴＨＶ４は、周辺回路配線部Ｐ８０に含まれた層間絶縁膜２９０の一部を貫通し、下部導電パターンＭ２６２まで延長される。
貫通電極ＴＨＶ４の一端部は、下部導電パターンＭ２６２に接し、貫通電極ＴＨＶ４の他端部は、導電性パッド４４０に接する。
貫通電極ＴＨＶ４は、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、ＷＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、及びＺｎの内から選択される少なくとも１つの金属を含み得る。
例示的な実施形態において、貫通電極ＴＨＶ４は、Ｗからなる金属膜と、金属膜を囲む導電性バリア膜と、を含む。
導電性バリア膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせからなる。
図６には、１個の貫通電極ＴＨＶ４が例示されているが、集積回路素子４００Ａは、第２領域Ａ２から、絶縁膜４３０及びメモリセル絶縁部Ｃ７０を貫通し、周辺回路配線部Ｐ８０まで垂直方向（Ｚ方向）に延長される複数の貫通電極ＴＨＶ４を含んでもよい。
複数の貫通電極ＴＨＶ４は、図５Ａ又は図５Ｂを参照し、複数の貫通電極ＴＨＶについて説明したように、メモリスタック部ＭＳＰに含まれた複数のビットラインＢＬの延長方向（Ｙ方向）に沿って一列に配置される複数の貫通電極ＴＨＶ１と、複数のビットラインＢＬの幅方向（Ｘ方向）に沿って一列に配置される複数の貫通電極ＴＨＶ２と、を含み得る。
周辺回路配線部Ｐ８０において、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、互いに異なるレベルに形成される。
ここで、用語「レベル」は、周辺回路基板ＳＵＢの主面ＳＭから、垂直方向（Ｚ方向又は−Ｚ方向）に沿った距離を意味する。
周辺回路基板ＳＵＢの主面ＳＭから、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２までの最短距離は、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２までの最短距離より長くなる。
導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、メモリセル配線部Ｃ６０と周辺回路配線部Ｐ８０との境界４１０に沿って配置され、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２は、メモリセル配線部Ｃ６０と周辺回路配線部Ｐ８０との境界４１０から、周辺回路基板ＳＵＢに近くなる方向に離隔される。
貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、互いに異なる金属を含み得る。
例示的な実施形態において、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２は、Ａｌを含み、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、Ｃｕを含み得る。
貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、垂直方向（Ｚ方向）断面形状が互いに異なり得る。
例示的な実施形態において、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ２６２は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が狭くなる断面形状を有し、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有する。
貫通電極ＴＨＶ４と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路には、導電性ボンディング構造物ＢＳが存在しなくともよい。
従って、貫通電極ＴＨＶ４と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路において、導電性ボンディング構造物ＢＳによる抵抗増大を防止することができる。
特に、貫通電極ＴＨＶ４が、図１を参照して説明したデータ入出力回路３６、ＥＳＤ回路、プルアップ／プルダウンドライバのように、データ、アドレス又は命令を入出力するために使用される回路、又は抵抗に敏感な回路に接続される場合、貫通電極ＴＨＶ４を経由する電気的接続経路での抵抗を低減させることにより、集積回路素子４００Ａの信頼性を向上させることができる。
図７は、本発明の他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図７を参照すると、集積回路素子４００Ｂは、図６を参照して説明した集積回路素子４００Ａとほぼ同一構成を有する。
ただし、集積回路素子４００Ｂは、絶縁膜４３０上に形成された導電性パッド４５０を含む。
導電性パッド４５０は、図６を参照して説明した導電性パッド４４０とほぼ同一構成を有する。
ただし、導電性パッド４５０は、メモリスタックＭＳと垂直方向（Ｚ方向）にオーバーラップされる部分を含む。
従って、導電性パッド４５０が、メモリ構造物Ｍ４Ａより水平方向外側に延長される面積を狭めることができ、それにより、導電性パッド４５０によるチップの平面サイズ増大を抑制することができる。
従って、集積回路素子４００Ｂを含むチップの平面サイズを縮小させることに寄与することができる。
図８は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図８を参照すると、集積回路素子４００Ｃは、図６を参照して説明した集積回路素子４００Ａとほぼ同一構成を有する。
ただし、集積回路素子４００Ｃの周辺回路構造物Ｐ４Ｃは、周辺回路配線部Ｐ８４を含む。
周辺回路配線部Ｐ８４は、複数の下部導電パターン（Ｍ２５２、Ｍ４６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８４は、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と、周辺回路配線部Ｐ８４との境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＨＶ４が、絶縁膜４３０及びメモリセル絶縁部Ｃ７０を貫通し、周辺回路配線部Ｐ８４まで垂直方向（Ｚ方向）に延長される。
貫通電極ＴＨＶ４は、周辺回路配線部Ｐ８４に含まれた下部導電パターンＭ４６２まで延長される。
貫通電極ＴＨＶ４の一端部は、下部導電パターンＭ４６２に接する。
貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ４６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、互いに異なるレベルに形成される。
周辺回路基板ＳＵＢの主面ＳＭから、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２までの最短距離は、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ４６２までの最短距離より長くなる。
貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ４６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、同一金属を含み得る。
例示的な実施形態において、貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ４６２と、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、それぞれＣｕを含み得る。
貫通電極ＴＨＶ４の一端部に接する下部導電パターンＭ４６２と、導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、それぞれメモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有する。
図９は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図９を参照すると、集積回路素子４００Ｄは、図８を参照して説明した集積回路素子４００Ｃとほぼ同一構成を有する。
ただし、集積回路素子４００Ｄは、絶縁膜４３０上に形成された導電性パッド４５０を含む。
導電性パッド４５０は、メモリスタックＭＳと垂直方向（Ｚ方向）にオーバーラップされる部分を含む。
図１０は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１０を参照すると、集積回路素子５００Ａは、図６を参照して説明した集積回路素子４００Ａとほぼ同一構成を有する。
ただし、集積回路素子５００Ａの周辺回路構造物Ｐ５Ａは、周辺回路配線部Ｐ８５Ａを含む。
周辺回路配線部Ｐ８５Ａは、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２、Ｂ５７４）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８５Ａは、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と、周辺回路配線部Ｐ８５Ａとの境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＨＶ５が、絶縁膜４３０及びメモリセル絶縁部Ｃ７０を貫通し、周辺回路配線部Ｐ８５Ａまで垂直方向（Ｚ方向）に延長される。
貫通電極ＴＨＶ５は、周辺回路配線部Ｐ８５Ａに含まれた下部導電パターンＢ５７４まで延長される。
貫通電極ＴＨＶ５の一端部は、下部導電パターンＢ５７４に接し、貫通電極ＴＨＶ５の他端部は、導電性パッド４４０に接する。
貫通電極ＴＨＶ５に関連するさらに詳細な構成は、図６を参照して貫通電極ＴＨＶ４について説明したものとほぼ同一である。
下部導電パターンＢ５７４及び下部導電パターンＢ２７２は、同一レベルに形成され得る。
周辺回路基板ＳＵＢの主面ＳＭから、下部導電パターンＢ２７２までの最短距離と、下部導電パターンＢ５７４までの最短距離は、およそ同一であるか、あるいは近似し得る。
下部導電パターンＢ５７４及び下部導電パターンＢ２７２は、同一金属を含み得る。
例示的な実施形態において、下部導電パターンＢ５７４及び下部導電パターンＢ２７２は、それぞれＣｕを含み得る。
下部導電パターンＢ５７４及び下部導電パターンＢ２７２は、それぞれメモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有する。
貫通電極ＴＨＶ５と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路には、導電性ボンディング構造物ＢＳが存在しなくともよい。
従って、貫通電極ＴＨＶ５と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路において、導電性ボンディング構造物ＢＳによる抵抗増大を防止することができる。
図１１は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１１を参照すると、集積回路素子５００Ｂは、図１０を参照して説明した集積回路素子５００Ａとほぼ同一構成を有する。
ただし、集積回路素子５００Ｂは、絶縁膜４３０上に形成された導電性パッド４５０を含む。
導電性パッド４５０は、メモリスタックＭＳと垂直方向（Ｚ方向）にオーバーラップされる部分を含む。
図１２は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１２を参照すると、集積回路素子５００Ｃは、図６を参照して説明した集積回路素子４００Ａとほぼ同一構成を有する。
ただし、集積回路素子５００Ｃの周辺回路構造物Ｐ５Ｃは、周辺回路配線部Ｐ８５Ｃを含む。
周辺回路配線部Ｐ８５Ｃは、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２、Ｍ５７４）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８５Ｃは、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と周辺回路配線部Ｐ８５Ｃとの境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＨＶ５が、絶縁膜４３０及びメモリセル絶縁部Ｃ７０を貫通し、周辺回路配線部Ｐ８５Ｃまで垂直方向（Ｚ方向）に延長される。
貫通電極ＴＨＶ５は、周辺回路配線部Ｐ８５Ｃに含まれた下部導電パターンＭ５７４まで延長される。
貫通電極ＴＨＶ５の一端部は、下部導電パターンＭ５７４に接する。
下部導電パターンＭ５７４と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、同一レベルに形成される。
周辺回路基板ＳＵＢの主面ＳＭから、下部導電パターンＢ２７２までの最短距離と、下部導電パターンＭ５７４までの最短距離は、およそ同一であるか、あるいは近似し得る。
下部導電パターンＭ５７４及び下部導電パターンＢ２７２は、同一金属を含み得る。
例示的な実施形態において、下部導電パターンＭ５７４及び下部導電パターンＢ２７２は、それぞれＣｕを含み得る。
下部導電パターンＭ５７４及び下部導電パターンＢ２７２は、垂直方向（Ｚ方向）断面形状が互いに異なり得る。
例示的な実施形態において、下部導電パターンＭ５７４は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が狭くなる断面形状を有し、下部導電パターンＢ２７２は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有する。
図１３は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１３を参照すると、集積回路素子５００Ｄは、図１２を参照して説明した集積回路素子５００Ｃとほぼ同一構成を有する。
ただし、集積回路素子５００Ｄは、絶縁膜４３０上に形成された導電性パッド４５０を含む。
導電性パッド４５０は、メモリスタックＭＳと垂直方向（Ｚ方向）にオーバーラップされる部分を含む。
図６〜図１３に例示した集積回路素子（４００Ａ、４００Ｂ、４００Ｃ、４００Ｄ、５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ）は、それぞれ図５Ａに例示した集積回路素子３００Ａ、又は図５Ｂに例示した集積回路素子３００Ｂの一部であり得る。
図１４Ａは、本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。
集積回路素子６００Ａは、図３に例示した集積回路素子２００とほぼ同一構成を有する。
集積回路素子６００Ａは、メモリ構造物ＭＳＴは貫通せず、周辺回路構造物ＰＳＴのみを貫通する複数の貫通電極ＴＳＶを含む。
複数の貫通電極ＴＳＶは、周辺回路構造物ＰＳＴの周辺回路基板ＳＵＢ及び周辺回路領域Ｐ３０を完全に貫通し、周辺回路配線部Ｐ８０を一部貫通するように、垂直方向（Ｚ方向）に延長される。
ただし、複数の貫通電極ＴＳＶは、周辺回路構造物ＰＳＴの４つのサイドを囲むように配置される。
複数の貫通電極ＴＳＶの内の一部である複数の貫通電極ＴＳＶ１は、メモリスタック部ＭＳＰに含まれた複数のビットラインＢＬの延長方向（Ｙ方向）に沿い、一列に配置される。
複数の貫通電極ＴＳＶの内の他の一部である複数の貫通電極ＴＳＶ２は、メモリスタック部ＭＳＰに含まれた複数のビットラインＢＬの幅方向（Ｘ方向）に沿い、一列に配置される。
複数の貫通電極ＴＳＶに関連するさらに詳細な構成は、図３を参照して説明したものとほぼ同一である。
図１４Ｂは、本発明のさらに他の実施形態による集積回路素子の一部構成要素を分解して示す平面図である。
集積回路素子６００Ｂは、図１４Ａに例示した集積回路素子６００Ａとほぼ同一構成を有する。
ただし、集積回路素子６００Ｂにおいて、複数の貫通電極ＴＳＶは、周辺回路構造物ＰＳＴの３つのサイドを囲むように配置される。
図１４Ａ及び図１４Ｂには、複数の貫通電極ＴＳＶが、周辺回路構造物ＰＳＴの少なくとも３つのサイドを囲むように配置されている構成を例示しているが、本発明の実施形態において、図１４Ａ及び図１４Ｂに例示したものに限定されるものではない。
例えば、複数の貫通電極ＴＳＶは、周辺回路構造物ＰＳＴの１つのサイド又は２つのサイドを囲むようにも配置され得る。
図１５は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１５を参照すると、集積回路素子７００Ａは、図６を参照して説明した集積回路素子４００Ａとほぼ同一構成を有する。
ただし、集積回路素子７００Ａは、周辺回路基板ＳＵＢの背面ＳＢを覆う絶縁膜７３０を含む。
絶縁膜７３０上には、導電性パッド７４０が形成される。
導電性パッド７４０は、絶縁膜７３０を挟んで、周辺回路基板ＳＵＢと離隔される。
集積回路素子７００Ａにおいて、周辺回路構造物Ｐ７Ａの周辺回路配線部Ｐ８７Ａは、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
第２領域Ａ２には、絶縁膜７３０、周辺回路基板ＳＵＢ及び周辺回路領域Ｐ３０を貫通し、周辺回路配線部Ｐ８７Ａまで垂直方向（Ｚ方向）に延長された貫通電極ＴＳＶ７が配置される。
貫通電極ＴＳＶ７は、周辺回路配線部Ｐ８７Ａに含まれた下部導電パターンＭ２６２まで延長される。
貫通電極ＴＳＶ７の一端部は、下部導電パターンＭ２６２に接し、貫通電極ＴＳＶ７の他端部は、導電性パッド７４０に接する。
絶縁膜７３０、導電性パッド７４０、及び貫通電極ＴＳＶ７に関連するさらに詳細な構成は、図６を参照して絶縁膜４３０、導電性パッド４４０、及び貫通電極ＴＨＶ４について説明したものとほぼ同一である。
図１５には、第２領域Ａ２に、１個の貫通電極ＴＳＶ７が例示されているが、集積回路素子７００Ａは、第２領域Ａ２から、絶縁膜７３０、周辺回路基板ＳＵＢ、及び周辺回路領域Ｐ３０を貫通し、周辺回路配線部Ｐ８７Ａまで垂直方向（Ｚ方向）に延長された複数の貫通電極ＴＳＶ７を含み得る。
複数の貫通電極ＴＳＶ７は、図１４Ａ又は図１４Ｂを参照し、複数の貫通電極ＴＳＶについて説明したように、複数のビットラインＢＬの延長方向（Ｙ方向）に沿って一列に配置される複数の貫通電極ＴＳＶ１と、複数のビットラインＢＬの幅方向（Ｘ方向）に沿って一列に配置される複数の貫通電極ＴＳＶ２と、を含み得る。
貫通電極ＴＳＶ７の一端部に接する下部導電パターンＭ２６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、互いに異なるレベルに形成され得、互いに異なる金属を含み得る。
また、下部導電パターンＭ２６２は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が狭くなる断面形状を有し、下部導電パターンＢ２７２は、メモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有し得る。
貫通電極ＴＳＶ７と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路には、導電性ボンディング構造物ＢＳが存在しなくともよい。
従って、貫通電極ＴＳＶ７と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路において、導電性ボンディング構造物ＢＳによる抵抗増大を防止することができる。
また、貫通電極ＴＳＶ７は、メモリ構造物Ｍ４Ａは貫通せず、周辺回路構造物Ｐ７Ａを貫通するように構成されているので、メモリスタックＭＳにおいてにおいて、集積度向上のために、ワードラインＷＬの積層数が増加し、ワードラインＷＬに接続されるコンタクトの数、及び配線の数が増加して、メモリスタックＭＳの垂直方向の高さ増大と関係なく、貫通電極ＴＳＶ７の垂直方向長さが一定に維持される。
従って、ワードラインＷＬの積層数が増加し、メモリスタックＭＳの垂直方向の高さが高くなっても、データ、アドレス又は命令を入出力するために使用される回路、又は抵抗に敏感な回路から、外部に接続される電気的接続経路において、一定抵抗値を維持することができる。
図１６は、本発明のさらに他の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１６を参照すると、集積回路素子７００Ｂは、図１５を参照して説明した集積回路素子７００Ａとほぼ同一構成を有する。
ただし、集積回路素子７００Ｂにおいて、周辺回路構造物Ｐ７Ｂの周辺回路配線部Ｐ８７Ｂは、複数の下部導電パターン（Ｍ２５２、Ｍ７６２、Ｂ２７２）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８７Ｂは、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と、周辺回路配線部Ｐ８７Ｂとの境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＳＶ７の一端部は、下部導電パターンＭ７６２に接する。
貫通電極ＴＳＶ７の一端部に接する下部導電パターンＭ７６２と、複数の導電性ボンディング構造物ＢＳを構成する下部導電パターンＢ２７２は、互いに異なるレベルに形成される。
下部導電パターンＭ７６２及び下部導電パターンＢ２７２は、同一金属を含み得る。
下部導電パターンＭ７６２及び下部導電パターンＢ２７２は、それぞれメモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有し得る。
図１７は、本発明の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１７を参照すると、集積回路素子８００Ａは、図１５を参照して説明した集積回路素子７００Ａとほぼ同一構成を有する。
ただし、集積回路素子８００Ａにおいて、周辺回路構造物Ｐ８Ａの周辺回路配線部Ｐ８８Ａは、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｍ２６４、Ｂ２７２、Ｂ８７４）、及び複数のコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８８Ａは、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と、周辺回路配線部Ｐ８８Ａとの境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＳＶ８が、絶縁膜７３０、周辺回路基板ＳＵＢ及び周辺回路領域Ｐ３０を貫通し、周辺回路配線部Ｐ８８Ａまで垂直方向（Ｚ方向）に延長される。
貫通電極ＴＳＶ８の一端部は、下部導電パターンＢ８７４に接する。
貫通電極ＴＳＶ８に関連するさらに詳細な構成は、図６を参照して貫通電極ＴＨＶ４について説明したものとほぼ同一である。
下部導電パターンＢ８７４及び下部導電パターンＢ２７２は、同一レベルに形成される。
下部導電パターンＢ８７４及び下部導電パターンＢ２７２は、同一金属を含み得る。
下部導電パターンＢ８７４及び下部導電パターンＢ２７２は、それぞれメモリ構造物Ｍ４Ａに近くなるほど、Ｘ−Ｙ平面に沿う水平方向の幅が広くなる断面形状を有する。
貫通電極ＴＳＶ８と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路には、導電性ボンディング構造物ＢＳが存在しなくともよい。
従って、貫通電極ＴＳＶ８と、周辺回路領域Ｐ３０にある周辺回路との電気的接続経路において、導電性ボンディング構造物ＢＳによる抵抗増大を防止することができる。
また、貫通電極ＴＳＶ８は、メモリ構造物Ｍ４Ａは貫通せず、周辺回路構造物Ｐ８Ａを貫通するように構成されているので、メモリスタックＭＳにおいて、集積度向上のために、ワードラインＷＬの積層数が増加し、ワードラインＷＬに接続されるコンタクトの数及び配線の数が増加しても、メモリスタックＭＳの垂直方向の高さ増大と関係なく、貫通電極ＴＳＶ８の垂直方向長さが一定に維持される。
従って、ワードラインＷＬの積層数が増加し、メモリスタックＭＳの垂直方向の高さが高くなっても、データ、アドレス又は命令を入出力するために使用される回路、又は抵抗に敏感な回路から、外部に接続される電気的接続経路において、一定抵抗値を維持することができる。
図１８は、本発明の実施形態による集積回路素子の概略構成について説明するための断面図である。
図１８を参照すると、集積回路素子８００Ｂは、図１７を参照して説明した集積回路素子８００Ａとほぼ同一構成を有する。
ただし、集積回路素子８００Ｂにおいて、周辺回路構造物Ｐ８Ｂの周辺回路配線部Ｐ８８Ｂは、複数の下部導電パターン（Ｍ２５２、Ｍ２６２、Ｂ２７２、Ｍ５７４）及びコンタクトプラグ（Ｃ２５４、Ｃ２６４、Ｃ２７４）を含む多層配線構造を有する。
メモリセル配線部Ｃ６０及び周辺回路配線部Ｐ８８Ｂは、相互ボンディングされる。
第１領域Ａ１において、相互ボンディングされたメモリセル配線部Ｃ６０と、周辺回路配線部Ｐ８８Ｂとの境界４１０に沿い、複数の導電性ボンディング構造物ＢＳが配置される。
第２領域Ａ２において、貫通電極ＴＳＶ８の一端部は、下部導電パターンＭ５７４に接する。
下部導電パターンＭ５７４に関連するさらに詳細な説明は図１２を参照して説明した通りである。
図１５〜図１８を参照して説明した集積回路素子（７００Ａ、７００Ｂ、８００Ａ、８００Ｂ）は、それぞれ図１４Ａに例示した集積回路素子６００Ａ、又は図１４Ｂに例示した集積回路素子６００Ｂの一部を構成し得る。
図１９Ａ〜図１９Ｄは、本発明の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。
図１９Ａ〜図１９Ｄを参照し、図６に例示した集積回路素子４００Ａの製造方法について説明する。
図１９Ａを参照すると、基板９１０上にメモリスタック部ＭＳＰ、メモリセル配線部Ｃ６０、及びメモリセル絶縁部Ｃ７０を含むメモリ構造物Ｍ４Ａを形成する。
基板９１０は、シリコンからなる。
例示的な実施形態において、半導体層１０２は、基板９１０上に、蒸着工程によって形成されたポリシリコンからなる。
他の例示的な実施形態において、半導体層１０２は、基板９１０と一体に形成されたシリコン膜からなる。
図１９Ｂを参照すると、周辺回路基板ＳＵＢ上に、周辺回路領域Ｐ３０及び周辺回路配線部Ｐ８０が積層された周辺回路構造物Ｐ４Ａを形成した後、周辺回路構造物Ｐ４Ａの周辺回路配線部Ｐ８０と、メモリ構造物Ｍ４Ａのメモリセル配線部Ｃ６０及びメモリセル絶縁部Ｃ７０とが互いに対向するように、周辺回路基板ＳＵＢ及び基板９１０を整列させる。
図１９Ｃを参照すると、メモリセル配線部Ｃ６０及びメモリセル絶縁部Ｃ７０と、周辺回路配線部Ｐ８０とのボンディング工程を実行し、複数の導電性ボンディング構造物ＢＳを形成する。
例示的な実施形態において、ボンディング工程を実行するために、メモリセル配線部Ｃ６０及びメモリセル絶縁部Ｃ７０と、周辺回路配線部Ｐ８０とが互いに対面する状態で接触させた後、圧力をかけながら熱処理する。
熱処理は、約１８０℃〜３００℃の温度で実行される。
相互接触された上部導電パターンＢ１６２及び下部導電パターンＢ２７２それぞれを構成する金属が、ボンディング工程中、熱処理によってリフローされながら、相互接触された上部導電パターンＢ１６２及び下部導電パターンＢ２７２がそれらの間で境界なしに一体に結合され、導電性ボンディング構造物ＢＳが形成される。
図１９Ｄを参照すると、図１９Ｃの結果物から、基板９１０をグラインディング（ｇｒｉｎｄｉｎｇ）によって除去し、半導体層１０２及びメモリセル絶縁部Ｃ７０を露出させ、半導体層１０２の背面１０２Ｂと、メモリセル絶縁部Ｃ７０の背面Ｃ７０Ｂとを覆う絶縁膜４３０を形成する。
その後、第２領域Ａ２において、絶縁膜４３０、メモリセル絶縁部Ｃ７０、及び層間絶縁膜２９０の一部を貫通し、下部導電パターンＭ２６２を露出させる貫通ホールＴＶＨを形成する。
その後、貫通ホールＴＶＨを充填する貫通電極ＴＨＶ４を形成し、絶縁膜４３０上に導電性パッド４４０を形成し、図６に例示した集積回路素子４００Ａを製造する。
図２０Ａ〜図２０Ｃは、本発明の他の実施形態による集積回路素子の製造方法について説明するために工程順序に沿って示す概略断面図である。
図２０Ａ〜図２０Ｃを参照し、図１５に例示した集積回路素子７００Ａの製造方法について説明する。
図２０Ａを参照すると、図１９Ａを参照して説明したような方法で、基板９１０上にメモリ構造物Ｍ４Ａを形成した後、図１９Ｂを参照して説明したものと類似した方法で、周辺回路基板ＳＵＢ上に、周辺回路領域Ｐ３０及び周辺回路配線部Ｐ８７Ａが積層された周辺回路構造物Ｐ７Ａを形成し、周辺回路構造物Ｐ７Ａの周辺回路配線部Ｐ８７Ａと、メモリ構造物Ｍ４Ａのメモリセル配線部Ｃ６０、及びメモリセル絶縁部Ｃ７０とが互いに対向するように、周辺回路基板ＳＵＢ及び基板９１０を整列させる。
図２０Ｂを参照すると、図１９Ｃを参照して説明したものと類似した方法で、メモリセル配線部Ｃ６０及びメモリセル絶縁部Ｃ７０と、周辺回路配線部Ｐ８７Ａとのボンディング工程を実行する。
図２０Ｃを参照すると、その後、図２０Ｂの結果物から、基板９１０をグラインディングによって除去し、周辺回路基板ＳＵＢの背面ＳＢを覆う絶縁膜７３０を形成した後、第２領域Ａ２において、絶縁膜７３０、周辺回路基板ＳＵＢ及び周辺回路領域Ｐ３０を貫通し、周辺回路配線部Ｐ８７Ａに含まれた下部導電パターンＭ２６２を露出させる貫通ホールＴＳＨを形成する。
その後、貫通ホールＴＳＨを充填する貫通電極ＴＳＶ７を形成し、絶縁膜７３０上に導電性パッド７４０を形成し、図１５に例示した集積回路素子７００Ａを製造する。
図１９Ａ〜図１９Ｄ、及び図２０Ａ〜図２０Ｃを参照し、図６に例示した集積回路素子４００Ａ、及び図１５に例示した集積回路素子７００Ａの製造方法について説明したが、本発明の実施形態の範囲内において、多様な変形及び変更を加え、図１９Ａ〜図１９Ｄ、及び図２０Ａ〜図２０Ｃを参照して説明したものから、図２、図３、図５Ａ、図５Ｂ、図７〜図１３、図１４Ａ、図１４Ｂ、図１６〜図１８に例示した集積回路素子、そしてそれらと類似した構造を有する多様な集積回路素子を製造することができるということは、当業者であるならば、周知なことであろう。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０、１００、２００、３００Ａ、３００Ｂ、４００Ａ 集積回路素子
２０ メモリセルアレイ
３０ 周辺回路
３２ ロウデコーダ
３４ ページバッファ
３６ データ入出力回路
３８ 制御ロジック
１０２ 半導体層
１１２ パッド領域
１１４、１２２、１２４、１３７、１４３、１４５、４３０ 絶縁膜
１１６ コンタクトプラグ
１２０ 絶縁スペーサ
１３０ チャネル構造物
１３２ ゲート誘電膜
１３４ チャネル領域
１３６ 埋め込み絶縁膜
１３８ ドレイン領域
１４２ ビットラインコンタクトパッド
２０４ ゲート絶縁膜
２１０ 絶縁スペーサ
２２０、Ｃ１５４、Ｃ１６４、Ｃ２５４、Ｃ２６４、Ｃ２７４ コンタクトプラグ
２９０ 層間絶縁膜
４１０ 境界
４４０ 導電性パッド
ＢＳ 導電性ボンディング構造物
Ｃ６０ メモリセル配線部
Ｃ７０ メモリセル絶縁部
ＣＯＮ 接続領域
Ｍ１５２、Ｂ１６２ 上部導電パターン
Ｍ２５２、Ｍ２６２、Ｂ２７２、Ｍ４６２、Ｂ５７４、Ｍ５７４、Ｍ７６２、Ｂ８７４ 下部導電パターン
Ｍ４Ａ、ＭＳＴ メモリ構造物
ＭＥＣ メモリセル領域
ＭＳ メモリスタック
ＭＳＰ メモリスタック部
ＳＵＢ 周辺回路基板
Ｐ４Ａ、ＰＳＴ 周辺回路構造物
Ｐ３０ 周辺回路領域
Ｐ８０ 周辺回路配線部
ＰＧ ゲート
ＴＨＶ、ＴＨＶ４、ＴＨＶ５、ＴＳＶ、ＴＳＶ７、ＴＳＶ８ 貫通電極
ＴＨＶＡ、ＴＳＶＡ 第１部分
ＴＨＶＢ、ＴＳＶＢ 第２部分
ＴＲ トランジスタ
ＴＳＶＣ 第３部分

Claims (20)

  1. メモリスタック部と、前記メモリスタック部に電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記メモリスタック部及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、
    周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置された複数の下部導電パターンを含み、前記メモリセル配線部にボンディングされる周辺回路配線部と、を含む周辺回路構造物と、
    前記メモリスタック部と垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に沿って配置され、前記複数の上部導電パターンの内から選択される複数の第１上部導電パターンと前記複数の下部導電パターンの内から選択される複数の第１下部導電パターンとのボンディング結果物からなる複数の導電性ボンディング構造物と、
    前記メモリセル絶縁部と前記垂直方向にオーバーラップされる第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記複数の下部導電パターンの内から選択される第２下部導電パターンまで前記垂直方向に延長される貫通電極と、を有することを特徴とする集積回路素子。
  2. 前記貫通電極は、前記メモリセル絶縁部を貫通し、前記第２下部導電パターンまで延長されることを特徴とする請求項１に記載の集積回路素子。
  3. 前記貫通電極は、前記周辺回路基板及び前記周辺回路領域を貫通し、前記第２下部導電パターンまで延長されることを特徴とする請求項１に記載の集積回路素子。
  4. 前記第１下部導電パターンと前記第２下部導電パターンは、互いに異なるレベルに配置されることを特徴とする請求項１に記載の集積回路素子。
  5. 前記第１下部導電パターンと前記第２下部導電パターンは、互いに同一レベルに配置されることを特徴とする請求項１に記載の集積回路素子。
  6. 前記第１下部導電パターンと前記第２下部導電パターンは、互いに異なる金属を含むことを特徴とする請求項１に記載の集積回路素子。
  7. 前記第１下部導電パターンと前記第２下部導電パターンは、同一金属を含むことを特徴とする請求項１に記載の集積回路素子。
  8. 前記第１下部導電パターン及び前記第２下部導電パターンは、それぞれ前記メモリ構造物に近くなるほど、水平方向の幅が広くなる形状を有することを特徴とする請求項１に記載の集積回路素子。
  9. 前記第１下部導電パターンは、前記メモリ構造物に近くなるほど、水平方向の幅が広くなる形状を有し、
    前記第２下部導電パターンは、前記メモリ構造物に近くなるほど、前記水平方向の幅が狭くなる形状を有することを特徴とする請求項１に記載の集積回路素子。
  10. 前記貫通電極に接し、前記メモリ構造物の外部から水平方向に延長される導電性パッドをさらに有し、
    前記導電性パッドは、前記メモリスタック部と前記垂直方向にオーバーラップされる部分を含むことを特徴とする請求項１に記載の集積回路素子。
  11. 前記貫通電極に接し、前記周辺回路構造物の外部から水平方向に延長される導電性パッドをさらに有し、
    前記導電性パッドは、前記周辺回路基板を挟んで、前記周辺回路領域から離隔されていることを特徴とする請求項１に記載の集積回路素子。
  12. 第１水平方向に長く延長される複数のビットラインを含むメモリスタック部と、前記複数のビットラインに電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記メモリスタック部及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、
    周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置された複数の下部導電パターンを含み、前記メモリセル配線部にボンディングされている周辺回路配線部と、を含む周辺回路構造物と、
    前記メモリスタック部と垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に配置され、前記複数の上部導電パターンの内から選択される第１上部導電パターンと前記複数の下部導電パターンの内から選択される第１下部導電パターンとのボンディング結果物からなる導電性ボンディング構造物と、
    前記第１領域から水平方向に離隔された第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記垂直方向に延長される複数の貫通電極と、を有し、
    前記複数の貫通電極は、前記第２領域において、前記第１水平方向に沿って一列に配置された複数の第１貫通電極を含むことを特徴とする集積回路素子。
  13. 前記複数の貫通電極は、前記第２領域において、前記第１水平方向に直交する第２水平方向に沿って一列に配置された複数の第２貫通電極をさらに含むことを特徴とする請求項１２に記載の集積回路素子。
  14. 前記複数の貫通電極は、前記複数の下部導電パターンの内から選択される第２下部導電パターンに接する１つの貫通電極を含み、
    前記１つの貫通電極は、前記メモリセル絶縁部を貫通し、前記第２下部導電パターンまで延長されることを特徴とする請求項１２に記載の集積回路素子。
  15. 前記複数の貫通電極は、前記複数の下部導電パターンの内から選択される第２下部導電パターンに接する１つの貫通電極を含み、
    前記１つの貫通電極は、前記周辺回路基板及び前記周辺回路領域を貫通し、前記第２下部導電パターンまで延長されることを特徴とする請求項１２に記載の集積回路素子。
  16. 前記周辺回路基板から前記第１下部導電パターンまでの第１最短距離は、前記周辺回路基板から前記第２下部導電パターンまでの第２最短距離より長いことを特徴とする請求項１５に記載の集積回路素子。
  17. 前記周辺回路基板から前記第１下部導電パターンまでの第１最短距離と、前記周辺回路基板から前記第２下部導電パターンまでの第２最短距離は、同一であることを特徴とする請求項１５に記載の集積回路素子。
  18. 前記第１下部導電パターンと前記第２下部導電パターンは、互いに異なる金属を含むことを特徴とする請求項１５に記載の集積回路素子。
  19. 半導体層と、前記半導体層上に形成されたメモリスタック部と、前記メモリスタック部と垂直方向にオーバーラップされ前記メモリスタック部に電気的に接続可能になるように構成された複数の上部導電パターンを含むメモリセル配線部と、前記半導体層、前記メモリスタック部、及び前記メモリセル配線部を囲むメモリセル絶縁部と、を含むメモリ構造物と、
    周辺回路基板と、前記周辺回路基板上に形成された周辺回路領域と、前記周辺回路領域と前記メモリ構造物との間に配置され前記メモリセル配線部にボンディングされている周辺回路配線部と、を含む周辺回路構造物と、
    前記メモリスタック部と前記垂直方向にオーバーラップされる第１領域において、前記メモリセル配線部と前記周辺回路配線部との境界に沿って配置されてＣｕを含む複数の導電性ボンディング構造物と、
    前記メモリセル絶縁部と前記垂直方向にオーバーラップされる第２領域において、前記周辺回路配線部内に配置され、Ａｌ、Ｗ、及びＣｕの内から選択される少なくとも１つの金属を含む複数の下部導電パターンと、
    前記第２領域において、前記メモリセル絶縁部及び前記周辺回路基板の内の一つを貫通し、前記複数の下部導電パターンの内の１つの下部導電パターンに接する貫通電極と、を有することを特徴とする集積回路素子。
  20. 前記複数の下部導電パターンは、前記複数の導電性ボンディング構造物を構成する第１下部導電パターンと、前記貫通電極に接する第２下部導電パターンと、を含み、
    前記第１下部導電パターンは、前記メモリ構造物に近くなるほど、水平方向の幅が広くなる形状を有し、
    前記第２下部導電パターンは、前記メモリ構造物に近くなるほど、前記水平方向の幅が狭くなる形状を有することを特徴とする請求項１９に記載の集積回路素子。
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