CN114361177A - 具有模制结构的半导体存储器装置 - Google Patents

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Abstract

提供了一种半导体存储器装置。所述半导体存储器装置包括：模制结构，包括堆叠在第一基底上的栅电极；沟道结构，穿透模制结构的第一区域，以与栅电极交叉；第一贯穿结构，穿透模制结构的第二区域；以及第二贯穿结构，穿透模制结构的第三区域。模制结构还包括：存储器单元块，在第一方向上延伸，并且在第二方向上间隔开；以及虚设块，在第一方向上延伸，并且设置在存储器单元块之间。存储器单元块和虚设块中的每个包括布置在第一方向上的单元区域和延伸区域。第一区域是存储器单元块中的一个存储器单元块的单元区域，第二区域是存储器单元块中的所述一个存储器单元块的延伸区域，并且第三区域是虚设块的延伸区域。

Description

具有模制结构的半导体存储器装置
技术领域
发明构思通常涉及半导体存储器装置和制造半导体装置的方法。更具体地，发明构思涉及包括阶梯延伸区域的半导体存储器装置和制造半导体装置的方法。
背景技术
为了满足消费者对优异性能和廉价价格的需求，期望增大半导体装置的集成密度。在半导体存储器装置中，由于半导体存储器装置的集成密度是决定产品的价格的重要因素，因此特别期望增大集成密度。
在二维半导体装置或平面半导体装置的情况下，集成密度主要由单位存储器单元占据的面积决定。因此，集成密度很大程度上受到精细图案形成的水平的影响。然而，由于需要极高价格的设备来使精细图案进一步小型化，因此虽然二维半导体装置的集成密度已经增大但仍会受到限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的实施例提供了表现出改善的集成密度和更大的整体可靠性的半导体存储器装置和制造半导体装置的方法。
在一个实施例中，发明构思提供了一种半导体存储器装置，所述半导体存储器装置包括：模制结构，包括堆叠在第一基底上的栅电极；沟道结构，穿透模制结构的第一区域，以与栅电极交叉；第一贯穿结构，穿透模制结构的第二区域；以及第二贯穿结构，穿透模制结构的第三区域。模制结构还包括：存储器单元块，在第一方向上延伸，并且在第二方向上间隔开；虚设块，在第一方向上延伸，并且设置在存储器单元块之间。存储器单元块和虚设块中的每个包括在第一方向上布置的单元区域和延伸区域，第一区域是存储器单元块中的一个存储器单元块的单元区域，第二区域是存储器单元块中的所述一个的存储器单元块的延伸区域，并且第三区域是虚设块的延伸区域。
在另一实施例中，本发明构思提供了一种半导体存储器装置，所述半导体存储器装置包括：第一模制结构，堆叠在第一基底上；上金属线，设置在第一模制结构上；第二基底，设置在第一基底下方，并且包括外围电路元件；以及下金属线，设置在外围电路元件上。第一模制结构包括第一存储器单元块和第一虚设块，第一虚设块包括单元区域和延伸区域，延伸区域包括在第一方向布置的接触区域和延伸贯穿区域，并且第一延伸贯穿通路穿透延伸贯穿区域以将上金属线和下金属线连接，由此来自外围电路元件中的一个外围电路元件的目标信号传输到上金属线。
在另一实施例中，发明构思提供了一种半导体存储器装置，所诉半导体存储器装置包括：模制结构，堆叠在第一基底上，并且彼此间隔开，其中，模制结构中的每个模制结构包括交替堆叠的栅电极和第一绝缘图案；块切割区域，在第一方向上延伸，并且将模制结构分离为存储器单元块和虚设块，其中，存储器单元块和虚设块中的每个包括单元区域和延伸区域；沟道结构，在存储器单元块和虚设块的单元区域中穿透模制结构中的一个模制结构；贯穿结构，在存储器单元块的延伸区域中穿透模制结构中的所述一个模制结构；延伸贯穿结构，在虚设块的延伸区域中穿透模制结构中的所述一个模制结构；第二基底，包括与模制结构分别对应的外围电路元件；以及下金属线，设置在外围电路元件与第一基底之间，其中，延伸贯穿结构的一端连接到上金属线，并且延伸贯穿结构的另一端连接到下金属线中的一条下金属线，以将目标信号传输到外围电路元件中的每个外围电路元件。
附图说明
在参照附图考虑特定示例性实施例时，发明构思的上述和其它方面以及特征将变得更清楚，在附图中：
图1是示出根据发明构思的实施例的半导体存储器装置的框图；
图2是在一个示例中进一步示出图1的半导体存储器装置的部分电路图；
图3是在一个示例中进一步示出图1的存储器单元阵列的平面图(或俯视图)，图4是在一个示例中进一步示出图1的外围电路的平面图；
图5是进一步示出图3和图4的平面的平面图，图6是进一步示出图5中所示的区域‘A’的平面图，图7是进一步示出图6中所示的区域‘B’的透视图；
图8是示出进一步示出图6中所示的区域‘R1’的布局的平面图，图9是沿着图8的线A-A截取的剖视图。
图10是示出进一步示出图6中所示的区域‘R2’的布局的平面图，图11和图12分别是沿着图10中的线B-B截取的剖视图；以及
图13和图14分别是进一步示出图11和图12中所示的区域‘R3’的剖视图。
具体实施方式
在整个书面描述和附图中，同样的附图标记和标签用于指示同样或相似的元件和/或特征。在整个书面描述中，可以使用特定几何术语以使与本明构思的特定实施例有关的元件、组件和/或特征之间的相对关系突出。本领域技术人员将认识的是，这种几何术语本质上是相对的，在描述关系中是任意的并且/或者涉及所示实施例的方面(多个方面)。几何术语可以包括例如：高度/宽度；垂直(竖直)/水平；顶部/底部；较高/较低；更近/更远；更厚/更薄；近/远；上面/下面；下方/上方；上(部)/下(部)；中心/侧；周围；覆盖/支撑等。
在下文中，将参照附图描述发明构思的特定实施例。
图1是根据发明构思的实施例的半导体存储器装置10的框图。
参照图1，半导体存储器装置10通常包括存储器单元阵列20和外围电路30。
存储器单元阵列20可以包括多个存储器单元块(例如，BLK1至BLKn，其中，‘n’是大于1的正整数)。这里，存储器单元块BLK1至BLKn中的每个可以分别包括多个存储器单元。存储器单元块BLK1至BLKn可以通过位线BL、字线WL、至少一条串选择线SSL和至少一条地选择线GSL中的至少一条而不同地连接到外围电路30。
在这方面，存储器单元块BLK1至BLKn可以通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到行解码器33。此外，存储器单元块BLK1至BLKn可以通过位线BL连接到页缓冲器35。
外围电路30可以从外部源(多个外部源)(诸如存储器控制器、处理器或其它外部电路)接收一或更多个地址ADDR、一或更多个命令CMD和一或更多个控制信号CTRL。外围电路30也可以与外部源传送(例如，传输并且/或者接收)数据DATA。在特定实施例中，外围电路30可以包括控制逻辑37、行解码器33和页缓冲器35。
尽管图1中未具体示出，但是外围电路30可以进一步且不同地包括一系列常规理解的电路，诸如输入/输出(I/O)电路、产生操作半导体存储器装置10所需的各种电压的电压生成器、检测并且/或者校正传送到存储器单元阵列20/从存储器单元阵列20传送的数据中的错误(多个错误)的错误校正电路等。
在这方面，控制逻辑37可以连接到行解码器33、I/O电路和电压生成器，使得控制逻辑37能够控制半导体存储器装置10的整体操作。例如，控制逻辑37可以响应于控制信号而生成在半导体存储器装置10中使用的各种内部控制信号。控制逻辑37还可以调整在存储器操作(诸如编程(或写入)操作、读取操作和擦除操作)的执行期间选择性地施加到字线WL和位线BL的各种电压电平。
行解码器33可以用于响应于接收的地址而选择存储器单元块BLK1至BLKn中的一个或更多个。此外，行解码器33可以从选择的存储器单元块中选择至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。以该方式，行解码器33可以将与存储器操作相关的各种电压传送到选择的存储器单元块的字线WL。
页缓冲器35可以通过位线BL连接到存储器单元阵列20。页缓冲器35可以交替地作为写入驱动器或作为读出放大器来操作。也就是说，在编程操作期间，页缓冲器35可以作为写入驱动器来操作，以将与待存储在存储器单元阵列20中的写入数据对应的电压施加到位线BL。可选地，在读取操作期间，页缓冲器35可以作为感测放大器来操作，以感测存储在存储器单元阵列20中的读取数据。
图2是在一个示例中进一步示出图1的存储器单元阵列20的部分电路图。
参照图2，存储器单元阵列20可以包括共源极线(多条共源极线)CSL、位线BL和单元串CSTR。
位线BL可以二维地布置(即，布置在通过第一水平方向(例如，‘X方向’)和第二水平方向(例如，‘Y方向’)限定的水平平面中)。这里，例如，位线BL可以在Y方向上间隔开，并且在第一方向X上延伸。单元串CSTR可以在垂直方向(例如，‘Z方向’)上延伸，并且并联连接到位线BL中的每条。单元串CSTR可以共同连接到共源极线CSL。也就是说，单元串CSTR可以置于位线BL中的一条与共源极线CSL中的一条之间。
共源极线CSL也可以二维地布置。例如，共源极线CSL可以在X方向上间隔开，并且在Y方向上延伸。相同的电压可以施加到共源极线CSL。可选地，不同的电压可以在被单独地控制时施加到共源极线CSL。
在一些实施例中，单元串CSTR中的每个可以包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST以及置于地选择晶体管GST与串选择晶体管SST之间的存储器单元晶体管MCT。存储器单元晶体管MCT中的每个可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。
共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，地选择线GSL1和GSL2、多条字线WL1至WLn和串选择线SSL1至SSL3可以置于共源极线CSL与位线BL之间。
地选择线GSL1和GSL2可以用作地选择晶体管GST的栅电极。多条字线WL1至WLn可以用作存储器单元晶体管MCT的栅电极。串选择线SSL1至SSL3可以用作串选择晶体管SST的栅电极。
在一些实施例中，一条地选择线(例如，第一地选择线GSL1)可以对应于两条串选择线(例如，串选择线SSL1和SSL2)。例如，连接到第一串选择线SSL1和第二串选择线SSL2的单元串CSTR可以共同连接到第一地选择线GSL1。
图3是在一个示例中进一步示出图1的存储器单元阵列20的平面图(或俯视图)，图4是在一个示例中进一步示出图1的外围电路30的平面图。
这里，假设图1的半导体存储器装置10包括第一基底100和第二基底200，其中，存储器单元阵列20基本设置在第一基底100上(例如，参见图3)，而外围电路30基本设置在第二基底200上(例如，参见图4)。在一些实施例中，第一基底100可以垂直地设置在第二基底200上。
参照图3，第一基底100可以包括模制结构(mold structure)MS(例如，参见图6和图9)。模制结构中的每个可以基本设置在单个平面中，并且可以包括多个存储器单元块。在一些实施例中，第一基底100可以实施为水平半导体层。将参照图6和随后的附图以一些附加的细节描述模制结构的一个示例。
第一基底100可以包括一个或更多个衬底(mat)，其中，一个或更多个模制结构可以安装在每个衬底上。在图3中，例如，示出了四(4)个衬底的矩形布置，例如，MAT1、MAT2、MAT3和MAT4。为了清楚说明，将仅示出安装在衬底上的单个模制结构，然而，发明构思的范围不限于此。
在与图3中所示的实施例相似的一些实施例中，四个平面(例如，PL1、PL2、PL3和PL4，此后统称为PL1至PL4)中的每个可以包括在X方向上由第一延伸区域EXT1和第二延伸区域EXT2在相对的侧上括起来的单元区域CELL。将参照图6和随后的附图以一些附加细节描述第一延伸区域EXT1和第二延伸区域EXT2的一个示例。
参照图4，第二基底200可以包括一个或更多个子外围区域(例如，PL11、PL12、PL13和PL14，此后统称为PL11至PL14)的布置、一个或更多个传输晶体管(pass transistor)(例如，PT1、PT2、PT3和PT4，此后统称为PT1至PT4)以及行解码器XDEC和输出垫(pad，又被称为“焊盘”)OPERI。在一些实施例中，第二基底200可以实施为外围逻辑结构层，并且在一些实施例中，外围电路30可以相对针对存储器单元阵列20的每一平面实施，例如，图4中示出的子外围区域PL11至PL14与图3中示出的平面PL1至PL4彼此对应。
子外围区域PL11至PL14中的每个可以包括一个或更多个内部外围电路IPERI(例如，IPERI1、IPERI2、IPERI3和IPERI4，此后统称为IPERI1至IPERI4)、一个或更多个页缓冲器PB(例如，PB1、PB2、PB3和PB4，之后统称为PB1至PB4)以及一个或更多个GPBD结构GPBD(例如，GPBD1、GPBD2、GPBD3和GPBD4)。这里，内部外围电路IPERI可以包括控制逻辑37的一部分、电压生成器的一部分、电荷泵、振荡器等。
在一些实施例中，根据传输晶体管PT1至PT4相对于子外围区域PL11至PL14的布置，传输晶体管PT1至PT4中的一个可以沿着衬底(例如，MAT1至MAT4)中的每个的一侧设置。例如，传输晶体管PT1可以沿着子外围区域PL14的与MAT4对应的一侧设置，而传输晶体管PT2可以设置在子外围区域PL14的与MAT4对应的另一侧上。
在一些实施例中，行解码器XDEC(例如，图1的行解码器33)可以设置在水平设置(例如，在X方向上)的相邻的衬底的组之间(例如，包括MAT1和MAT3的第一组之间和/或包括MAT2和MAT4的第二组之间)。
因此，在一些实施例中，传输晶体管PT1和PT3以及传输晶体管PT2和PT4可以根据块单元而不同地连接到存储器单元阵列的衬底。
在一些实施例中，行解码器XDEC可以通过传输晶体管PT1到PT4将信号传输到第一基底100的存储器单元阵列20、内部外围电路IPERI、页缓冲器和/或GPBD结构。传输晶体管PT1至PT4可以连接到内部外围电路IPERI、页缓冲器和GPBD结构的I/O输出端子，并且可以将信号连接到与另一衬底对应的外围电路，或者将I/O信号从页缓冲器传输到输出垫OPERI。
在一些实施例中，源自外围电路元件的信号可以通过外围电路布线PW(例如，参见图9)和延伸贯穿通路传输到上金属线(例如，“上布线”)。可选地，共源极线信号可以传输到相邻的块的地选择晶体管的源极线。可选地，电源信号可以被虚设块和单元块共享。
图5是进一步示出图3和图4的平面PL4的平面图，图6是进一步示出图5中所示的区域‘A’的平面图，图7是进一步示出图6中所示的区域‘B’的透视图。
如前面关于图3说明的，第一基底100的顶表面可以包括由第一延伸区域EXT1和第二延伸区域EXT2(例如，在X方向上)水平括起来的单元区域CELL。这里，假设X方向是字线延伸的方向，并且第一延伸区域EXT1和第二延伸区域EXT2设置在单元区域CELL的相对的两侧上。
参照图1、图3、图4、图5和图6，包括单元区域CELL以及第一延伸区域EXT1和第二延伸区域EXT2的半导体存储器装置10还可以包括块分离区域WLC，块分离区域WLC可以用于通过物理切割单元区域CELL以及第一延伸区域EXT1和第二延伸区域EXT2的部分来指定存储器单元块BLK1至BLKn。在这方面，块分离区域WLC可以在X方向上延伸，以切割单元区域CELL以及第一延伸区域EXT1和第二延伸区域EXT2。
如前面说明的，存储器单元阵列20包括以各种方式布置在单元区域CELL中的存储器单元。例如，将在下文中附加地描述的沟道结构CH、位线BL等可以用于形成单元区域CELL。
每个延伸区域EXT(例如，第一延伸区域EXT1和第二延伸区域EXT2之中的每个)可以设置为接近单元区域CELL。在一些实施例中，单元区域CELL和延伸区域EXT可以在块分离区域WLC延伸的方向(例如，X方向)上布置。
在这方面，延伸区域EXT可以包括与邻近于第二基底200的行解码器XDEC的第一传输晶体管PT1对应的第一延伸区域EXT1和与单元区域CELL的相对侧上的第二传输晶体管PT2对应的第二延伸区域EXT2。
在一些实施例中，参照图5、图6和图7，形成在第一基底100上的存储器单元块BLK1至BLKn可以包括至少一个虚设块。在一些实施例中，虚设块可以包括顶部虚设块TD、底部虚设块BD、共源极线分接虚设块CSLTD和位线贯穿结构虚设块BLTD中的至少一个。
在一些实施例中，虚设块可以设置在存储器单元块BLK1至BLKn(即，通用单元块)中的相邻的存储器单元块之间并且/或者设置在通用单元块外部。与通用单元块的存储器单元块相比，虚设块也可以被块分离区域WLC切割。例如，图6的共源极线分接虚设块CSLTD可以设置在相邻的通用单元块BLK2和BLK3之间，并且底部虚设块BD可以设置在通用单元块的底表面上(例如，第一存储器单元块BLK1下方和第四平面PL4的边缘区域中)。
这里，顶部虚设块TD和底部虚设块BD可以是在一个模制结构MS的边缘区域中(例如，在第四平面PL4中，而不是在第一延伸区域EXT1和第二延伸区域EXT2中)在X方向上延伸的至少一个虚设块。
共源极线分接虚设块CSLTD可以是与用于将存储器单元块连接到第四平面PL4中的共源极线CSL的分接块相邻的虚设块。共源极线分接虚设块CSLTD可以在X方向上跨第一基底100上的与第二基底200的内部外围电路IPERI对应的单元区域CELL以及第一延伸区域EXT1和第二延伸区域EXT2延伸。
位线贯穿结构虚设块BLTD是与形成用于将存储器单元块的位线BL连接到子外围区域PL14中的页缓冲器PB4的位线贯穿结构的区域相邻的区域。位线贯穿结构虚设块BLTD可以在X方向上跨第一基底100上的与子外围区域PL14中的第二基底200的页缓冲器PB对应的单元区域CELL以及第一延伸区域EXT1和第二延伸区域EXT2延伸。
在延伸区域EXT中，地选择线GSL、字线WL1至WLn和串选择线SSL可以以如图7中所示的阶梯形式垂直堆叠。
在这方面，延伸区域EXT可以包括接触区域CNR以及贯穿区域THR和STHR。这里，可以沿着块分离区域WLC延伸的方向(例如，X方向)交替布置接触区域CNR以及贯穿区域THR和STHR。
连接到相应的地选择线GSL、字线WL1至WLn和串选择线SSL的栅极接触件152(例如，参见图9)可以形成在延伸区域EXT的接触区域CNR中。此外，贯穿结构THV和STHV可以分别形成在延伸区域EXT的贯穿区域THR和STHR中。将参照图8、图9和图10更详细地描述接触区域CNR以及贯穿区域THR和STHR。
图8是示出进一步示出图6的区域‘R1’的布局图的平面图，图9是沿着图8的线A-A截取的剖视图。
参照图8和图9，与虚设块(多个虚设块)相比，示出了通用单元块的部分。这里，包括第一基底100、位线BL和模制结构MS的图1和图2的半导体存储器装置还可以包括沟道结构CH、块分离区域WLC、单元栅极切割区域CAC、延伸栅极切割区域CNC、贯穿结构THV、栅极接触件152和第一贯穿通路154。
第一基底100可以包括例如半导体基底(诸如硅基底、锗基底或硅锗基底)。可选地，第一基底100可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
在一些实施例中，第一基底100可以包括杂质区域105，其中，杂质区域105可以在第二方向Y上延伸，并且设置为半导体存储器装置内的共源极线(例如，图2中的CSL)。
模制结构MS可以形成在单元区域CELL和延伸区域EXT中的第一基底100上。如图7和图9中所示，模制结构MS可以以阶梯布置形成在延伸区域EXT中的第一基底100上。
模制结构MS可以形成在第一基底100上。模制结构MS可以包括交替堆叠在第一基底100上的地选择线GSL、字线WL1至WLn、串选择线SSL和第一绝缘图案110。例如，地选择线GSL、字线WL1至WLn和串选择线SSL中的每个以及第一绝缘图案110中的每个可以具有在第一方向X和第二方向Y上延伸的分层结构。地选择线GSL、字线WL1至WLn、串选择线SSL和第一绝缘图案110可以在垂直于第一基底100的顶表面的垂直方向(例如，Z方向)上交替堆叠。因此，地选择线GSL、字线WL1至WLn和串选择线SSL可以彼此间隔开，并且垂直堆叠在第一基底100上。
在一些实施例中，地选择线GSL、字线WL1至WLn和串选择线SSL可以包括地选择线GSL，其中，字线WL1至WLn和串选择线SSL顺序地堆叠在第一基底100上。在一些实施例中，地选择线GSL可以是地选择线GSL、字线WL1至WLn和串选择线SSL中设置在底部的栅电极。此外，在一些实施例中，串选择线SSL可以是地选择线GSL、字线WL1至WLn和串选择线SSL中设置在顶部的栅电极。
图8的模制结构MS被示出为仅包括一条地选择线GSL和一条串选择线SSL，但是这仅是一种可能的布置。例如，模制结构可以包括多条地选择线GSL和/或多条串选择线SSL。
地选择线GSL、字线WL1至WLn和串选择线SSL可以包括例如一种或更多种金属(诸如钨(W)、钴(Co)和镍(Ni))或半导体材料(诸如硅)，但是不限于此。地选择线GSL、字线WL1至WLn和串选择线SSL可以通过例如置换工艺(或后栅工艺，replacement process)形成，但是不限于此。
第一绝缘图案110可以包括绝缘材料。例如，第一绝缘图案110可以包括氧化物(例如，氧化硅)，但是不限于此。
沟道结构CH可以穿透模制结构MS。也就是说，在图8中所示的示例中，沟道结构CH可以在与地选择线GSL、字线WL1至WLn和串选择线SSL交叉的方向上垂直延伸。在这方面，沟道结构CH可以具有在Z方向上延伸的柱形状(例如，圆柱形状)。将关于图13和图14以一些附加的细节描述沟道结构CH的示例。
在一些实施例中，每个沟道结构CH还可以包括沟道垫136。沟道垫136可以形成为连接到半导体图案130的上部。例如，沟道垫136可以形成在最上面的栅电极(例如，串选择线SSL)上的第一绝缘图案110中，并且连接到半导体图案130。沟道垫136可以包括例如掺杂有杂质的多晶硅，但是不限于此。
在一些实施例中，沟道结构CH可以以Z字形(zigzag shape)布置。例如，如图8中所示，沟道结构CH可以布置为在X方向和Y方向上彼此不对准。在这方面，沟道结构CH可以以Z字形布置，以改善半导体存储器装置的集成密度。
位线BL可以形成在模制结构MS上。例如，位线BL可以形成在顺序堆叠在模制结构MS上的第一层间绝缘膜142、第二层间绝缘膜144和第三层间绝缘膜146上(例如，参见图9)。
位线BL可以在第一方向X上延伸，并且连接到沟道结构CH。例如，如图9和图10中所示，位线BL可以通过位线接触件170连接到沟道结构CH。位线接触件170可以例如穿透第一层间绝缘膜至第三层间绝缘膜142、144和146，以将位线BL电连接到沟道结构CH。
块分离区域WLC可以形成在单元区域CELL和延伸区域EXT中，以切割地选择线GSL、字线WL1至WLn和串选择线SSL。此外，块分离区域WLC可以在与位线BL交叉的方向上延伸。例如，块分离区域WLC可以布置在单元区域CELL和延伸区域EXT中，同时在Y方向上彼此间隔开。每个块分离区域WLC可以在X方向上延伸，以切割模制结构MS。
如上面关于图8描述的，块分离区域WLC可以切割单元区域CELL和延伸区域EXT，以形成单独的存储器单元块(例如，存储器单元块BLK1至BLKn)。例如，块分离区域WLC中的每个可以在X方向上伸长，以完全切割模制结构MS。因此，模制结构MS被两个相邻的块分离区域WLC切割为存储器单元块BLK1至BLKn之中的单独的存储器单元块。
单元栅极切割区域CAC可以形成在单元区域CELL中，以切割地选择线GSL、字线WL1至WLn和串选择线SSL。此外，单元栅极切割区域CAC可以在与位线BL交叉的方向上延伸。例如，单元栅极切割区域CAC可以沿着Y方向布置在单元区域CELL中。单元栅极切割区域CAC中的每个可以在X方向上延伸，以切割单元区域CELL中的模制结构MS。
单元栅极切割区域CAC可以切割单元区域CELL，以在单元区域CELL的存储器单元块BLK1至BLKn中的一个中形成区I、II和III。例如，可以在两(2)个相邻的块分离区域WLC内形成八(8)个单元栅极切割区域CAC。因此，可以在两个相邻的块分离区域WLC中形成三(3)个区(例如，第一区I、第二区II和第三区III)。
延伸栅极切割区域CNC可以形成在延伸区域EXT中，以切割地选择线GSL、字线WL1至WLn和串选择线SSL。此外，延伸栅极切割区域CNC可以在与位线BL交叉的方向上延伸。例如，延伸栅极切割区域CNC可以沿着Y方向布置在延伸区域EXT中。延伸栅极切割区域CNC中的每个可以在X方向上延伸，以在延伸区域EXT中切割模制结构MS。
在一些实施例中，延伸栅极切割区域CNC的至少部分可以布置为在Y方向上与单元栅极切割区域CAC叠置。例如，如图8中所示，可以在两(2)个相邻的块分离区域WLC中形成五(5)个延伸栅极切割区域CNC。在五(5)个延伸栅极切割区域CNC之中，两(2)个延伸栅极切割区域CNC可以在第二方向Y上与单元栅极切割区域CAC叠置。
在一些实施例中，延伸栅极切割区域CNC可以形成在延伸区域EXT的接触区域CNR中，而不形成在延伸区域EXT的贯穿区域THR和STHR中。例如，延伸栅极切割区域CNC可以在X方向上延伸，而不穿透到贯穿区域THR和STHR中。
块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC可以包括例如氧化硅、氮化硅、氮氧化硅以及具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一种，但是不限于此。
在一些实施例中，块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC可以形成在同一水平处。在该上下文中，短语“形成在同一水平处”用于指示相对于任意选择的水平面(例如，选择的基底的表面)在基本类似的高度处形成的不同元件。例如，块分离区域WLC、单元栅极切割区域CAC和延伸栅极切割区域CNC可以包含相同的绝缘材料。
在一些实施例中，块分离区域WLC可以包括导电材料。例如，块分离区域WLC可以包括导电图案和将模制结构MS与导电图案分离的间隔件。包括导电图案的块分离区域WLC可以连接到杂质区域105，以作为半导体存储器装置的共源极线(例如，图2中的CSL)提供。
在一些实施例中，切割结构SC可以形成在单元区域CELL的模制结构MS中，以切割串选择线SSL。切割结构SC可以置于块分离区域WLC之间，以切割模制结构MS的串选择线SSL。例如，多个切割结构SC可以沿着Y方向布置在单元区域CELL中。切割结构SC中的每个可以在X方向上延伸，以切割串选择线SSL。
在一些实施例中，切割结构SC可以置于块分离区域WLC与单元栅极切割区域CAC之间。例如，参照图8，切割结构SC可以置于限定第一区I、第二区II和第三区III的块分离区域WLC与单元栅极切割区域CAC之间。因此，第一区I、第二区II和第三区III中的每个可以提供电分离，并且可以被单独控制的两(2)条串选择线SSL。
因此，第一区I的串选择线SSL和第二区II的串选择线SSL可以电分离，并且被单独控制。此外，第二区II的串选择线SSL和第三区III的串选择线SSL可以电分离，并且被单独控制。也就是说，可以在两(2)个相邻的块分离区域WLC内形成六(6)条串选择线SSL(作为一个可行的示例)。
在一些实施例中，形成在相邻的块分离区域WLC中的延伸栅极切割区域CNC的数量可以小于或者等于形成在相邻的块分离区域WLC中的切割结构SC的数量。例如，可以在相邻的块分离区域WLC中形成五(5)个切割结构SC和五个(或更少)延伸栅极切割区域CNC。
贯穿结构THV可以形成在延伸区域EXT的贯穿区域THR中。例如，虚设位线贯穿结构THV设置在延伸区域EXT的贯穿区域THR中。贯穿结构THV可以包括垂直堆叠在第一基底100上并且彼此间隔开的第二绝缘图案115。例如，第二绝缘图案115中的每个可以是在X方向和Y方向上延伸的分层结构。
第二绝缘图案115可以与地选择线GSL、字线WL1至WLn和串选择线SSL中的至少一个形成在同一水平处。例如，如图9中所示，第二绝缘图案115可以与在贯穿区域THR中暴露的栅电极(例如，栅电极We)和设置在下方的栅电极(例如，栅电极GSL、WL1和Wa至Wd)形成在同一水平处。
此外，贯穿区域THR中的第二绝缘图案115和第一绝缘图案110可以交替堆叠。换言之，第二绝缘图案115可以切割贯穿区域THR中的地选择线GSL、字线WL1至WLn和串选择线SSL。
在一些实施例中，当在平面图中观察时，第二绝缘图案115可以具有直的(或平面的)第一侧表面S1和弯曲的(或非平面的)第二侧表面S2。例如，如图8中所示，第二绝缘图案115可以具有在第二方向Y上延伸的第一侧表面S1。此外，第二绝缘图案115可以具有凹入的第二侧表面S2。
在一些实施例中，第二绝缘图案115的第二侧表面S2可以相对于延伸栅极切割区域CNC的一端形成弧。例如，第二绝缘图案115的第二侧表面S2可以形成沿着第一方向X布置的弧，以与沿着第一方向X布置的延伸栅极切割区域CNC对应。
第二绝缘图案115可以包含与第一绝缘图案110的绝缘材料不同的绝缘材料。例如，当第一绝缘图案110包含氧化物(例如，氧化硅)时，第二绝缘图案115可以包含氮化物(例如，氮化硅)。
在一些实施例中，地选择线GSL、字线WL1至WLn和串选择线SSL中的每个在贯穿区域THR中的延伸长度可以比地选择线GSL、字线WL1至WLn和串选择线SSL中的每个在接触区域CNR中的延伸长度大。例如，如图8中所示，在贯穿区域THR中暴露的特定栅电极(例如，栅电极We)从设置在上方的另一栅电极(例如，栅电极Wf)延伸的延伸长度可以在接触区域CNR中暴露的又一栅电极(例如，栅电极Wg)从设置在其上方的栅电极(例如，栅电极Wh)延伸的延伸长度大。
在一些实施例中，可以形成下切割区域GC，以切割地选择线GSL。如图8中所示，下切割区域GC可以连接到单元栅极切割区域CAC、延伸栅极切割区域CNC或贯穿结构THV，以切割地选择线GSL。例如，由单元栅极切割区域CAC、延伸栅极切割区域CNC、贯穿结构THV和下切割区域GC切割的三条地选择线GSL可以形成在两个相邻的块分离区域WLC中。因此，第一区I、第二区II和第三区III可以提供电分离并且被单独控制的三条地选择线GSL。
栅极接触件152可以形成在延伸区域EXT中。栅极接触件152可以连接到相应的地选择线GSL、字线WL1至WLn和串选择线SSL。例如，栅极接触件152可以在穿透第一层间绝缘膜至第三层间绝缘膜142、144和146的同时连接到相应的地选择线GSL、字线WL1至WLn和串选择线SSL。
在一些实施例中，栅极接触件152可以形成在延伸区域EXT的接触区域CNR中。例如，如图9中所示，暴露在接触区域CNR中的栅电极(例如，栅电极Wb至Wd)可以以阶梯形式布置。栅极接触件152可以连接到以阶梯形式布置并暴露的栅电极(例如，栅电极Wb至Wd)的一端。
通用单元块BLK中的栅极接触件152通过行解码器向相应的地选择线GSL、字线WL1至WLn和串选择线SSL提供用于执行存储器操作的第一电压。第一电压可以是存储器单元读取电压(Vread)、编程电压(Vpgm)或擦除电压(Verase)。
第一贯穿通路154可以形成在延伸区域EXT的贯穿区域THR中。第一贯穿通路154可以穿透贯穿结构THV。例如，第一贯穿通路154可以在贯穿区域THR中在Z方向上延伸，以穿透多个第一绝缘图案110和多个第二绝缘图案115。
在一些实施例中，第一贯穿通路154可以连接到栅极接触件152。例如，连接布线156可以形成在第三层间绝缘膜146上。栅极接触件152和第一贯穿通路154可以在穿透第一层间绝缘膜至第三层间绝缘膜142、144和146的同时连接到连接布线156。因此，连接布线156可以连接栅极接触件152和第一贯穿通路154。
在一些实施例中，第二基底200和外围电路元件(例如，传输晶体管)PT可以形成在第一基底100下方。
第二基底200可以包括例如半导体基底(诸如硅基底、锗基底或硅锗基底)。可选地，第二基底200可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
外围电路元件PT可以形成在第二基底200上。外围电路元件PT可以构成控制各存储器单元的操作的外围电路(例如，图1中的30)。
外围电路元件PT可以包括例如晶体管，但是不限于此。例如，外围电路元件PT可以包括诸如晶体管的各种有源元件以及诸如电容器、电阻器和电感器的各种无源元件。
在一些实施例中，第一贯穿通路154可以连接到外围电路元件PT。例如，可以在第二基底200上形成覆盖外围电路元件PT的第四层间绝缘膜240和第四层间绝缘膜240中的外围电路布线PW。第一贯穿通路154可以通过外围电路布线PW连接到外围电路元件PT。外围电路布线PW可以实施在多个下金属层中。
图10是进一步示出图6中所示的区域R2的布局图的平面图，图11和图12分别是沿着图10的线B-B截取的剖视图。沿着线B1-B1截取的剖视图是第一模制结构(例如，图3的MAT1)的第一存储器单元堆叠，沿着线B2-B2截取的剖视图是第二模制结构(例如，图3的MAT3)的第二存储器单元堆叠。第一模制结构(MAT1)与第二模制结构相邻。行解码器XDEC(例如，图3)可以设置在水平设置(例如，在X方向上)的相邻的衬底的组之间(例如，包括MAT1和MAT3的第一组之间)。这里，将仅描述图8和图9与图10和图11之间的材料差异。
参照图6、图10和图11，区域R2包括两个相邻的块分离区域WLC中的模制结构MS的单元区域CELL和延伸区域EXT。在一些实施例中，虚设块可以是顶部虚设块TD、底部虚设块BD、共源极线分接虚设块CSLTD、位线贯穿结构虚设块BLTD中的任何一个。
虚设块的单元区域CELL可以以与参照图8和图9描述的通用单元块BLK1至BLKn相同的方式实施。然而，虚设块的两个相邻的块分离区域WLC之间的间隙可以比通用单元块BLK1至BLKn的两个相邻的块分离区域WLC之间的间隙小。
在一些实施例中，虚设块可以不具有用于切割串选择线SSL的切割结构SC和用于切割单元区域CELL的单元栅极切割区域CAC。在一些实施例中，虚设块可以具有用于切割其数量比通用单元块BLK1至BLKn的数量小的串选择线SSL的切割结构SC以及用于切割单元区域CELL的单元栅极切割区域CAC。
虚设块的延伸区域EXT可以包括接触区域CNR和延伸贯穿区域STHR。例如，接触区域CNR和延伸贯穿区域STHR在共源极线分接虚设块CSLTD处设置在延伸区域EXT中。接触区域CNR和延伸贯穿区域STHR可以沿着块分离区域WLC延伸的方向交替布置。例如，接触区域CNR和延伸贯穿区域STHR可以沿着X方向交替布置。
虚设块的接触区域CNR可以以与图9的接触区域CNR相同的方式实施。连接到相应的地选择线GSL、字线WL1至WLn和串选择线SSL的栅极接触件152可以形成在接触区域CNR中。
在一些实施例中，栅极接触件152可以形成在延伸区域EXT的接触区域CNR中。例如，如图10中所示，暴露在接触区域CNR中的栅电极(例如，栅电极Wa至WLn)可以以阶梯形式布置。栅极接触件152可以连接到以阶梯形式布置并暴露的栅电极(例如，栅电极Wa至Wg)的一端。预定电压可以通过低解码器施加到虚设块的栅极接触件152。
延伸贯穿结构STHV可以形成在虚设块的延伸贯穿区域STHR中。例如，当延伸贯穿结构STHV设置在共源极线分接虚设块CSLTD中时，延伸贯穿结构STHV包括共源极线分接贯穿结构。与通用单元块的第二绝缘图案115类似，延伸贯穿结构STHV可以包括堆叠在第一基底100上同时彼此间隔开的多个第二绝缘图案115。例如，第二绝缘图案115中的每个可以是在X方向和Y方向上延伸的分层结构。
第二绝缘图案115可以与地选择线GSL、字线WL1至WLn和串选择线SSL中的至少一个堆叠在同一水平处。延伸贯穿区域STHR中的第二绝缘图案115和第一绝缘图案110可以交替堆叠。换言之，第二绝缘图案115可以在延伸贯穿区域STHR中切割地选择线GSL、字线WL1至WLn和串选择线SSL。
延伸贯穿通路172可以形成在延伸区域EXT的延伸贯穿区域STHR中。延伸贯穿通路172可以穿透延伸贯穿结构STHV。例如，延伸贯穿通路172可以在延伸贯穿区域STHR中在Z方向上延伸，以穿透第一绝缘图案110和第二绝缘图案115。
在一些实施例中，延伸贯穿通路172的一端可以电连接到上金属线UM。例如，延伸贯穿通路172可以连接到层间绝缘膜146上的第一上金属线UM11，并且通过第一通孔VA11、第二上金属线UM21和第二通孔VA21电连接到第三上金属线UM3。
在一些实施例中，延伸贯穿通路172的另一端可以连接到外围电路布线PW中的一条(即，下金属线LM)。延伸贯穿通路172可以连接到层间绝缘膜240中的下金属线LM，并且连接到外围电路元件PT。例如，延伸贯穿通路172可以通过顶部下金属线LM3、中间下金属线LM2和底部下金属线LM1电连接到外围电路元件PT。
第一模制结构MS1中的虚设块的延伸贯穿通路172可以将由外围电路元件PT生成的目标信号传输到上金属线UM，并且上金属线UM可以将目标信号传输到与第一模制结构MS1不同的第二模制结构MS2。
在一些实施例中，目标信号可以是由共源极线CSL或电源线供应的信号。因此，目标信号可以作为共源极线信号提供到相邻的块的地选择晶体管的源极线。在一个示例中，目标信号可以是被单元块和虚设块共享的电源信号。
在一些实施例中，如图11中所示，半导体存储器装置10可以通过下金属线LM、延伸贯穿通路172和上金属线UM将由第一平面PL1的外围电路元件PT生成的任何一个信号传输到第二平面PL2的虚设块。
在一些实施例中，如图12中所示，半导体存储器装置10可以通过下金属线LM、延伸贯穿通路172以及上金属线UM31和UM32将由每一平面的外围电路元件生成的任何一个信号传输到不同信号路径。例如，第一子外围区域PL11的上金属线UM31可以连接到输入垫，第二子外围区域PL12的上金属线UM32可以连接到输出垫。
图13是进一步示出图11和图12中所示的区域R3的放大图。
如图13中所示，沟道结构CH可以包括半导体图案130和信息存储膜132。半导体图案130可以在第三方向Z上延伸，以穿透模制结构MS。半导体图案130以杯形状示出，但是这仅是示例性的。例如，半导体图案130可以具有各种形状，诸如圆柱形状、矩形管形状和实心柱形状。
半导体图案130可以包括例如半导体材料，诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构，但是不限于此。
信息存储膜132可以置于半导体图案130与地选择线GSL、字线WL1至WLn和串选择线SSL中的每个之间。例如，信息存储膜132可以沿着半导体图案130的侧表面延伸。
信息存储膜132可以包括例如氧化硅、氮化硅、氮氧化硅或者具有介电常数比氧化硅高的高介电常数材料中的至少一种。高介电常数材料可以包括例如选自由氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合组成的组中的至少一种。
在一些实施例中，信息存储膜132可以由多个膜形成。例如，信息存储膜132可以包括顺序堆叠在半导体图案130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
隧道绝缘膜132a可以包括例如氧化硅或具有比氧化硅高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅或具有比氧化硅高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
在一些实施例中，沟道结构CH还可以包括填充图案134。填充图案134可以形成为填充具有杯形状的半导体图案130的内部。例如，半导体图案130可以沿着填充图案134的侧表面和底表面延伸。填充图案134可以包括绝缘材料(例如，氧化硅)，但是不限于此。
图14是进一步示出图11和图12中所示的区域R3的放大图。
参照图11、图12和图14，根据一些实施例的半导体存储器装置还可以包括源极结构300。
源极结构300可以形成在第一基底100上。在一些实施例中，源极结构300可以置于第一基底100与模制结构MS之间。源极结构300可以包含例如掺杂有杂质的金属或多晶硅。
在一些实施例中，沟道结构CH可以在穿透源极结构300的同时连接到第一基底100。例如，如图14中所示，沟道结构CH的下部可以在穿透源极结构300的同时嵌入第一基底100中。
在一些实施例中，源极结构300可以形成为连接到沟道结构CH的半导体图案130。例如，源极结构300可以在穿透信息存储膜132的一部分的同时连接到半导体图案130。
在一些实施例中，源极结构300的与半导体图案130相邻的部分可以具有朝向信息存储膜132突出的形状。例如，可以在与半导体图案130相邻的区域中进一步增大源极结构300的在第三方向Z上延伸的长度。这可能是由于用于去除信息存储膜132的一部分以形成源极结构300的蚀刻工艺的特性引起的。
因此，可以提供一种用于制造具有改善的集成密度和可靠性的半导体存储器装置的方法。
这里，应注意的是，本领域技术人员将理解的是，在不脱离权利要求的范围的情况下，可以对前述实施例进行许多变化和修改。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
模制结构，包括堆叠在第一基底上的栅电极；
沟道结构，穿透模制结构的第一区域，以与栅电极交叉；
第一贯穿结构，穿透模制结构的第二区域；以及
第二贯穿结构，穿透模制结构的第三区域，
其中，所述模制结构还包括：存储器单元块，在第一方向上延伸，并且在第二方向上间隔开；以及虚设块，在第一方向上延伸，并且设置在存储器单元块之间，
其中，存储器单元块和虚设块中的每个包括在第一方向上布置的单元区域和延伸区域，第一区域是存储器单元块中的一个存储器单元块的单元区域，第二区域是存储器单元块中的所述一个存储器单元块的延伸区域，并且第三区域是虚设块的延伸区域。
2.根据权利要求1所述的半导体存储器装置，其中，存储器单元块中的所述一个存储器单元块的延伸区域包括在第一方向上交替布置的接触区域和贯穿区域，并且
第一贯穿结构和第二贯穿结构在贯穿区域中穿透模制结构。
3.根据权利要求2所述的半导体存储器装置，其中，贯穿区域被间隔开，并且包括堆叠在第一基底上且与栅电极布置在同一水平处的绝缘图案。
4.根据权利要求1所述的半导体存储器装置，其中，第一贯穿结构是位线贯穿结构和共源极线分接贯穿结构中的一个。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
上金属线，设置在模制结构上；
第二基底，堆叠在第一基底上，并且包括外围电路元件；以及
下金属线，堆叠在外围电路元件上，
其中，第二贯穿结构穿透第一基底，以将上金属线和下金属线电连接，由此通过连接到第三区域的上金属线传输目标信号。
6.根据权利要求5所述的半导体存储器装置，其中，目标信号是电源信号。
7.根据权利要求5所述的半导体存储器装置，其中，目标信号是共源极线信号。
8.根据权利要求1所述的半导体存储器装置，其中，虚设块是顶部虚设块、底部虚设块、共源极线分接虚设块和位线贯穿结构虚设块中的一个。
9.一种半导体存储器装置，所述半导体存储器装置包括：
第一模制结构，堆叠在第一基底上；
上金属线，设置在第一模制结构上；
第二基底，设置在第一基底下方，并且包括外围电路元件；以及
下金属线，设置在外围电路元件上，
其中，第一模制结构包括第一存储器单元块和第一虚设块，第一虚设块包括单元区域和延伸区域，延伸区域包括在第一方向上布置的接触区域和延伸贯穿区域，并且第一延伸贯穿通路穿透延伸贯穿区域以将上金属线和下金属线连接，由此来自外围电路元件中的一个外围电路元件的目标信号被传输到上金属线。
10.根据权利要求9所述的半导体存储器装置，其中，虚设块是顶部虚设块、底部虚设块、共源极线分接虚设块和位线贯穿结构虚设块中的一个。
11.根据权利要求9所述的半导体存储器装置，其中，第一模制结构包括交替堆叠在第一基底上的栅电极和第一绝缘图案，并且
延伸贯穿区域包括与栅电极和第一绝缘图案设置在同一水平处的第二绝缘图案。
12.根据权利要求9所述的半导体存储器装置，所述半导体存储器装置还包括：
第二模制结构，与第一模制结构间隔开，并且堆叠在第一基底上，其中，第二模制结构通过连接到上金属线的第二延伸贯穿通路共享目标信号。
13.根据权利要求9所述的半导体存储器装置，其中，目标信号是通过下金属线供应并且提供到第一存储器单元块中的一个第一存储器单元块的地选择晶体管的源极线的共源极线信号。
14.根据权利要求9所述的半导体存储器装置，其中，目标信号是从第一虚设块供应到第一存储器单元块的电力电路的电源信号。
15.一种半导体存储器装置，所述半导体存储器装置包括：
模制结构，堆叠在第一基底上，并且彼此间隔开，其中，模制结构中的每个模制结构包括交替堆叠的栅电极和第一绝缘图案；
块切割区域，在第一方向上延伸，并且将模制结构分离为存储器单元块和虚设块，其中，存储器单元块和虚设块中的每个包括单元区域和延伸区域；
沟道结构，在存储器单元块和虚设块的单元区域中穿透模制结构中的一个模制结构；
贯穿结构，在存储器单元块的延伸区域中穿透模制结构中的所述一个模制结构；
延伸贯穿结构，在虚设块的延伸区域中穿透模制结构中的所述一个模制结构；
第二基底，包括与模制结构分别对应的外围电路元件；以及
下金属线，设置在外围电路元件与第一基底之间，
其中，延伸贯穿结构的一端连接到上金属线，并且延伸贯穿结构的另一端连接到下金属线中的一条下金属线，以将目标信号传输到外围电路元件中的每个外围电路元件。
16.根据权利要求15所述的半导体存储器装置，其中，目标信号被模制结构之中的第一模制结构的延伸贯穿结构和模制结构之中的第二模制结构的延伸贯穿结构共享。
17.根据权利要求15所述的半导体存储器装置，其中，延伸区域包括：
接触区域，栅电极之中的一个栅电极在接触区域中连接栅极接触件；以及
贯穿区域，贯穿结构和延伸贯穿结构中的一个设置在贯穿区域中。
18.根据权利要求17所述的半导体存储器装置，其中，延伸贯穿结构包括：
延伸贯穿区域，包括通过部分切割栅电极而形成的交替堆叠的第一绝缘图案和第二绝缘图案；以及
延伸贯穿通路，穿透延伸贯穿区域，并且连接在上金属线与下金属线之间。
19.根据权利要求15所述的半导体存储器装置，其中，目标信号是通过下金属线供应并且提供到存储器单元块中的一个存储器单元块的地选择晶体管的源极线的共源极线信号。
20.根据权利要求15所述的半导体存储器装置，其中，虚设块是顶部虚设块、底部虚设块、共源极线分接虚设块和位线贯穿结构虚设块中的一个。
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KR102607749B1 (ko) 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US11211328B2 (en) 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
JP2019212691A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
US10580791B1 (en) * 2018-08-21 2020-03-03 Micron Technology, Inc. Semiconductor device structures, semiconductor devices, and electronic systems
KR20200047882A (ko) * 2018-10-25 2020-05-08 삼성전자주식회사 3차원 반도체 소자
KR20220048737A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 반도체 메모리 장치
KR20220104459A (ko) * 2021-01-18 2022-07-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220166459A (ko) * 2021-06-10 2022-12-19 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법

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