KR20000007480A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자 및 그 제조방법은, 반도체 기판 상에 제 1 절연막을 형성하는 공정과; 상기 제 1 절연막 상의 소정 부분에 폴리실리콘 박막 저항을 형성하는 공정과; 상기 폴리실리콘 박막 저항과 상기 제 1 절연막 상에, 상기 폴리실리콘 박막 저항의 양 에지부 표면이 소정 부분 노출되도록 콘택 홀이 구비된 제 2 절연막을 형성하는 공정; 및 상기 콘택 홀을 포함한 제 2 절연막 상에 도전성막을 형성한 뒤 이를 소정 부분 선택식각하여, 상기 콘택 홀 사이의 제 2 절연막 상에는 수직선상을 따라 길게 연장된 구조의 제 1 금속 라인을 형성하고, 상기 제 1 금속 라인 외곽쪽의 제 2 절연막 상에는 콘택 홀을 통해 상기 폴리실리콘 저항과 전기적으로 연결되도록 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인을 형성하는 공정으로 이루어져, 소자 제조시 공정 진행상의 어려움이 발생되지 않을 뿐 아니라 셀 면적 또한 줄일 수 있게 된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 두 금속 라인이 서로 수직 교차되는 지점에서 폴리실리콘 박막 저항을 이용하여 이들 금속 라인 간의 직접적인 접촉을 막을 수 있도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 제조시, 두 금속 라인이 서로 수직 교차되는 지점에서는 이들 두 금속 라인 간의 직접적인 접촉을 피하기 위하여 통상, 산화막을 이온주입 마스크로 이용한 확산 소스의 이온주입 공정을 통하여 기판 내부에 확산 저항을 형성한 뒤, 수평선상에 위치하는 금속 라인을 확산 저항 상에서 서로 소정 간격 이격되도록 배치하되, 이들이 각각 콘택 홀을 통해 확산 저항과 전기적으로 연결되도록 형성해 주어 수직선상에 위치하는 금속 라인과 수평선상에 위치하는 금속 라인이 직접적으로 접촉되지 않도록 전체적인 레이 아웃을 가져가고 있다.
도 1 및 도 2에는 이와 관련된 종래의 확산 저항이 구비된 반도체 소자 구조를 도시한 평면도와 단면도가 제시되어 있다. 여기서, 도 2는 도 1의 X-X' 절단면 구조를 나타낸다.
도 1 및 도 2를 참조하면, 종래의 반도체 소자는 크게, 확산 저항(102)이 구비된 반도체 기판(100) 상에는 상기 확산 저항(102)의 양 에지부 표면이 소정 부분 노출되도록 콘택 홀(h)이 구비된 절연막(104)이 형성되고, 상기 콘택 홀 사이의 절연막 상에는 수직선상을 따라 길게 연장되도록 제 1 금속 라인(106)이 형성되며, 제 1 금속 라인(106) 외곽쪽의 절연막(104) 상에는 콘택 홀(h)을 통해 확산 저항(102)과 연결된 상태에서 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인(108)이 형성되도록 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 반도체 소자는 다음의 제 5 단계 공정을 거쳐 제조된다.
제 1 단계로서, 반도체 기판 예컨대, 실리콘 기판(100) 상에 열산화막(미 도시)을 형성하고, 그 전면에 감광막을 형성한다. 이어, 이후 형성될 확산 저항의 폭과 길이를 정의하기 위하여 광식각 공정(photolithography)을 이용하여 저항이 형성될 부분의 열산화막 표면이 소정 부분 노출되도록, 감광막을 선택식각하여 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 기판(100) 표면이 소정 부분 노출되도록 상기 열산화막을 습식식각한다.
제 2 단계로서, 감광막 패턴을 제거하고, 이온주입시 기판(100) 표면이 손상되는 것을 막기 위하여 기판(100)의 표면 노출부에 얇은 두께의 완충산화막(buffer oxide)(미 도시)을 형성한다. 이어, 식각처리된 열산화막을 마스크로 이용하여 상기 완충산화막 상으로 확산 소스를 이온주입하고, 이를 소정 온도에서 열확산시켜 기판(100) 내부 소정 부분에 확산 저항(102)을 형성한 뒤, 열산화막과 완충산화막을 제거한다.
제 3 단계로서, 확산 저항(102)이 구비된 반도체 기판(100) 전면에 소정 두께의 절연막(104)을 형성하고, 광식각 공정을 이용하여 확산 저항(102)의 양 에지측 표면이 소정 부분 노출되도록 절연막(104)을 식각하여 콘택 홀(h)을 형성한다.
제 4 단계로서, 상기 콘택 홀(h)을 포함한 절연막(104) 상에 Al이나 Cu 합금 재질의 도전성막을 형성한 뒤, 제 1 및 제 2 금속 라인 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 이를 소정 부분 선택식각하여, 상기 콘택 홀(h) 사이의 절연막 상에는 수직선상을 따라 길게 연장되는 구조의 제 1 금속 라인(106)을 형성하고, 상기 제 1 금속 라인(106) 외곽쪽의 절연막(104) 상에는 콘택 홀(h)을 통해 상기 확산 저항(102)과 전기적으로 연결되도록 수평선상을 따라 길게 연장되는 구조의 제 2 금속 라인(108)을 형성해 주므로써, 소자 제조를 완료한다.
그러나, 상기와 같이 확산 저항을 이용하여 제 1 및 제 2 금속 라인 간의 접촉을 막아줄 경우에는 공정 진행 과정에서 다음과 같은 두가지의 문제가 발생된다.
첫째, 열산화막의 습식식각시에 식각부족(under etching)이나 과식각(over etching) 등과 같은 형태의 공정 불량이 빈번하게 발생되므로, 확산 저항의 폭을 직접회로 설계시 기 설정된 사이즈대로 가져가기 힘들어 공정 진행에 많은 어려움이 따르게 된다. 이와 같이, 식각 공정 불량으로 인해 확산 저항의 폭이 변화될 경우 저항값이 큰 폭으로 변화하게 되고, 이로 인해 반도체 소자의 동작 특성이 저하되는 현상이 발생하게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
둘째, 제 1 및 제 2 금속 라인이 수직 교차되는 지점에서는 확산 저항으로 인해 셀 면적이 그 만큼 더 커질 수밖에 없으므로, 반도체 소자의 고집적화에 제약이 따르게 된다.
이에 본 발명의 목적은, 제 1 및 제 2 금속 라인이 수직 교차되는 지점에서 확산 저항 대신 폴리실리콘 박막 저항을 이용하여 상기 금속 라인 간의 접촉을 막아주므로써, 공정 진행상의 어려움을 해결함과 동시에 셀 면적 또한 줄일 수 있도록 한 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 반도체 소자의 효과적인 제조방법을 제공함에 있다.
도 1은 종래의 확산 저항이 구비된 반도체 소자 구조를 도시한 평면도,
도 2는 도 1의 X-X' 절단면 구조를 나타낸 단면도,
도 3은 본 발명에 의한 폴리실리콘 박막 저항이 구비된 반도체 소자 구조를 도시한 평면도,
도 4는 도 2의 X-X' 절단면 구조를 나타낸 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는 반도체 기판 상에 형성된 제 1 절연막과; 상기 제 1 절연막 상의 소정 부분에 형성된 폴리실리콘 박막 저항과; 상기 폴리실리콘 박막 저항을 포함한 상기 제 1 절연막 상에 형성되며, 상기 폴리실리콘 박막 저항의 양 에지부 표면이 소정 부분이 노출되도록 콘택 홀이 구비된 제 2 절연막과; 상기 콘택 홀 사이의 상기 제 2 절연막 상에 수직선상을 따라 길게 연장되도록 형성된 제 1 금속 라인; 및 상기 제 1 금속 라인 외곽쪽의 상기 제 2 절연막 상에 형성되며, 콘택 홀을 통해 상기 폴리실리콘 박막 저항과 연결되도록 상기 콘택 홀의 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인;으로 이루어진 반도체 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는 반도체 기판 상에 제 1 절연막을 형성하는 공정과; 상기 제 1 절연막 상의 소정 부분에 폴리실리콘 박막 저항을 형성하는 공정과; 상기 폴리실리콘 박막 저항과 상기 제 1 절연막 상에, 상기 폴리실리콘 박막 저항의 양 에지부 표면이 소정 부분 노출되도록 콘택 홀이 구비된 제 2 절연막을 형성하는 공정; 및 상기 콘택 홀을 포함한 제 2 절연막 상에 도전성막을 형성한 뒤 이를 소정 부분 선택식각하여, 상기 콘택 홀 사이의 제 2 절연막 상에는 수직선상을 따라 길게 연장된 구조의 제 1 금속 라인을 형성하고, 상기 제 1 금속 라인 외곽쪽의 제 2 절연막 상에는 콘택 홀을 통해 상기 폴리실리콘 저항과 전기적으로 연결되도록 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인을 형성하는 공정;으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, 폴리실리콘 박막 저항을 이용하여 제 1 및 제 2 금속 라인 간의 접촉을 막을 수 있게 되므로, 확산 저항 형성시 야기되던 공정 진행상의 어려움없이도 반도체 소자를 제조할 수 있게 되고, 폴리실리콘 박막 저항의 경우 임의의 절연막 상에도 형성 가능하므로 소자 제조시 별도의 기판 면적이 요구되지 않아 셀 면적을 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3 및 도 4는 본 발명에 의한 폴리실리콘 박막이 구비된 반도체 소자의 구조를 도시한 평면도와 단면도를 나타낸 것으로, 여기서 도 4는 도 3의 X-X' 절단면 구조를 나타낸다.
도 3 및 도 4를 참조하면, 본 발명에서 제안된 반도체 소자는 크게, 반도체 기판(200) 상에는 제 1 절연막(202)이 형성되고, 제 1 절연막(202) 상의 소정 부분에는 폴리실리콘 박막 저항(204)이 형성되며, 폴리실리콘 박막 저항(204)을 포함한 제 1 절연막(202) 상에는 상기 폴리실리콘 박막 저항(204)의 양 에지부 표면이 소정 부분이 노출되도록 콘택 홀(h)이 구비된 제 2 절연막(206)이 형성되고, 콘택 홀(h) 사이의 제 2 절연막(206) 상에는 수직선상을 따라 길게 연장되도록 제 1 금속 라인(208)이 형성되며, 제 1 금속 라인(208) 외곽쪽의 제 2 절연막(206) 상에는 콘택 홀(h)을 통해 폴리실리콘 박막 저항(204)과 연결된 상태에서 상기 콘택 홀(h)의 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인(210)이 형성되도록 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 반도체 소자는 다음의 제 3 단계 공정을 거쳐 제조된다.
제 1 단계로서, 반도체 기판 예컨대, 실리콘 기판(200) 상에 소정 두께의 제 1 절연막(202)을 형성한 다음, 상기 제 1 절연막(202) 상의 소정 부분에 폴리실리콘 박막 저항(204)을 형성한다.
제 2 단계로서, 폴리실리콘 박막 저항(204)을 포함한 제 1 절연막(202) 상에 소정 두께의 제 2 절연막(206)을 형성하고, 광식각 공정을 이용하여 상기 박막 저항(204)의 양 에지측 표면이 소정 부분 노출되도록 제 2 절연막(206)을 식각하여 콘택 홀(h)을 형성한다.
제 3 단계로서, 상기 콘택 홀(h)을 포함한 제 2 절연막(206) 상에 Al이나 Cu 합금 재질의 도전성막을 형성한 뒤, 제 1 및 제 2 금속 라인 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 이를 소정 부분 선택식각하여, 상기 콘택 홀(h) 사이의 제 2 절연막(206) 상에는 수직선상을 따라 길게 연장되는 구조의 제 1 금속 라인(208)을 형성하고, 상기 제 1 금속 라인(208) 외곽쪽의 제 2 절연막(206) 상에는 콘택 홀(h)을 통해 상기 폴리실리콘 박막 저항(102)과 전기적으로 연결되도록 수평선상을 따라 길게 연장되는 구조의 제 2 금속 라인(210)을 형성해 주므로써, 소자 제조를 완료한다.
이와 같이, 폴리실리콘 박막 저항(204)을 이용하여 제 1 및 제 2 금속 라인(208),(210)이 접촉되는 것을 막아줄 경우, 확산 저항 형성시 야기되던 식각 불량(예컨대, 과식각이나 식각 부족 등과 같은 형태의 불량) 현상이 발생하지 않게 되므로, 공정 진행상의 어려움없이도 반도체 소자를 제조할 수 있게 된다.
또한, 폴리실리콘 박막 저항의 경우 새로운 영역의 기판 상부가 아닌 기 형성되어 있는 임의의 절연막 상에도 형성 가능하므로, 소자 제조시 별도의 기판 면적이 요구되지 않아 셀 면적을 줄일 수 있다는 잇점을 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 제 1 및 제 2 금속 라인이 수직 교차되는 지점에서 상기 금속 라인간의 접촉을 확산 저항이 아닌 폴리실리콘 박막 저항을 이용하여 막아 주므로써, 소자 제조시 공정 진행상의 어려움이 발생되지 않을 뿐 아니라 셀 면적 또한 줄일 수 있게 된다.
Claims (6)
- 반도체 기판 상에 형성된 제 1 절연막과;상기 제 1 절연막 상의 소정 부분에 형성된 폴리실리콘 박막 저항과;상기 폴리실리콘 박막 저항을 포함한 상기 제 1 절연막 상에 형성되며, 상기 폴리실리콘 박막 저항의 양 에지부 표면이 소정 부분이 노출되도록 콘택 홀이 구비된 제 2 절연막과;상기 콘택 홀 사이의 상기 제 2 절연막 상에 수직선상을 따라 길게 연장되도록 형성된 제 1 금속 라인; 및상기 제 1 금속 라인 외곽쪽의 상기 제 2 절연막 상에 형성되며, 콘택 홀을 통해 상기 폴리실리콘 박막 저항과 연결되도록 상기 콘택 홀의 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 제 1 및 제 2 절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 제 1 및 제 2 금속 라인은 Al이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 제 1 절연막을 형성하는 공정과;상기 제 1 절연막 상의 소정 부분에 폴리실리콘 박막 저항을 형성하는 공정과;상기 폴리실리콘 박막 저항과 상기 제 1 절연막 상에, 상기 폴리실리콘 박막 저항의 양 에지부 표면이 소정 부분 노출되도록 콘택 홀이 구비된 제 2 절연막을 형성하는 공정; 및상기 콘택 홀을 포함한 제 2 절연막 상에 도전성막을 형성한 뒤 이를 소정 부분 선택식각하여, 상기 콘택 홀 사이의 제 2 절연막 상에는 수직선상을 따라 길게 연장된 구조의 제 1 금속 라인을 형성하고, 상기 제 1 금속 라인 외곽쪽의 제 2 절연막 상에는 콘택 홀을 통해 상기 폴리실리콘 저항과 전기적으로 연결되도록 수평선상을 따라 길게 연장된 구조의 제 2 금속 라인을 형성하는 공정;으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 제 1 및 제 2 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 제 1 및 제 2 금속 라인은 Al이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026848A KR20000007480A (ko) | 1998-07-03 | 1998-07-03 | 반도체 소자 및 그 제조방법 |
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|---|---|---|---|
| KR1019980026848A KR20000007480A (ko) | 1998-07-03 | 1998-07-03 | 반도체 소자 및 그 제조방법 |
Publications (1)
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|---|---|
| KR20000007480A true KR20000007480A (ko) | 2000-02-07 |
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ID=19543014
Family Applications (1)
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| KR1019980026848A KR20000007480A (ko) | 1998-07-03 | 1998-07-03 | 반도체 소자 및 그 제조방법 |
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| KR (1) | KR20000007480A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
-
1998
- 1998-07-03 KR KR1019980026848A patent/KR20000007480A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
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