KR100283486B1 - 반도체 디바이스의 콘택홀 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000002184 metal Substances 0.000 claims abstract description 77
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000007769 metal material Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000007796 conventional method Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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Abstract
본 발명은 콘택홀을 이루는 하부 금속막과 상부 금속막간의 접촉 저항을 억제할 수 있도록 한 반도체 디바이스의 콘택홀 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 콘택홀내부에서 상부 금속막의 하부와 접촉되는 하부 금속막의 상부 표면을 미세한 나선형의 형상으로 형성하여 하부 금속막과 상부 금속막간의 접촉 저항을 줄여 주므로써, 콘택홀 형성을 위한 식각 공정시에 하부 금속막의 상부에 격 손상 등이 발생하는 것을 효과적으로 방지할 수 있는 것이다.
Description
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 더욱 상세하게는 고집적도와 고신뢰도를 요구하는 반도체 디바이스에서 배선용 콘택홀을 형성하는 데 적합한 콘택홀 형성 방법에 관한 것이다.
최근들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스내의 금속 배선의 선폭 또한 점차 감소되고 있으며, 셀 면적의 축소에 따른 콘택홀 면적의 축소 또한 필수적이며, 이에 따라 정확한 크리티칼 디멘젼(critical dimension)의 제어와 프로파일(profile) 제어가 필요하다.
도 3은 종래 방법에 따라 제조된 반도체 디바이스의 금속 배선용 콘택홀에 대한 단면도이다.
도 3을 참조하면, 종래 금속 배선용 콘택홀은 실리콘 기판(302)에 형성된 산화막(304)의 상부 일부에 하부 금속막(306)을 형성하고, 하부 금속막(306) 및 노출된 산화막(304)의 상부 전면에 걸쳐 산화막 등과 같은 절연막(308)을 증착한 다음, 식각 공정을 수행하여 하부 금속막(306)의 상부를 노출시키며, 이와같이 노출된 부분이 매립되는 형태로 상부 금속막(310)을 형성함으로써, 금속 배선용 콘택홀을 완성한다. 이때, 하부 금속막(306)의 상부와 상부 금속막(310)의 하부가 접촉된다.
그러나, 상술한 바와같이 종래 방법에 따라 제조되는 금속 배선용 콘택홀은 콘택홀 식각 공정, 즉 하부 금속막(306) 및 노출된 산화막(304)의 상부 전면에 걸쳐 절연막(308)을 증착한 후에 콘택홀을 형성하기 위한 식각 공정시에 노출되는 하부 금속막(306)의 상부에 격자 손상(lattice damage)이 발생한다는 문제가 있다.
이러한 격자 손상은 하부 금속막과 상부 금속막간의 접촉 저항을 증가시키는 큰 요인이 되고 있으며, 또한 금속 배선의 단선 등을 유발시키는 일렉트로 마이그레이션 현상의 큰 원인이 되고 있다. 즉, 종래 방법에 따라 제조되는 금속 배선용 콘택홀은 상기한 이유로 인해 배선 신뢰도가 떨어진다는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 콘택홀을 이루는 하부 금속막과 상부 금속막간의 접촉 저항을 억제할 수 있는 반도체 디바이스의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 디바이스에 형성된 두 층간의 막을 전기적으로 연결시키는 콘택홀을 형성하는 방법에 있어서, 실리콘 기판상에 형성된 산화막의 상부에 임의의 패턴을 갖는 하부 금속막을 형성하는 제 1 과정; 노출된 산화막 및 하부 금속막의 상부 전면에 걸쳐 절연 물질을 증착하고, 임의의 마스크 패턴을 이용하는 식각 공정을 수행하여 상기 하부 금속막의 상부를 노출시키는 제 2 과정; 설정된 공정 조건을 갖는 확산로에서 어닐링 공정을 수행하여 상기 하부 금속막의 상부에 산화막을 성장시키면서 표면을 결정화시키는 제 3 과정; 희석된 세정액을 이용하여 결정화된 표면과 산화막을 제거하는 제 4 과정; 및
상기 하부 금속막의 상부에 금속 물질을 적층하여 상기 하부 금속막의 상부와 접촉되는 상부 금속막을 형성하는 제 5 과정으로 이루어진 반도체 디바이스의 콘택홀 형성 방법을 제공한다.
도 1은 본 발명에 따라 제조된 반도체 디바이스의 금속 배선용 콘택홀에 대한 단면도,
도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도,
도 3은 종래 방법에 따라 제조된 반도체 디바이스의 금속 배선용 콘택홀에 대한 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
102 : 실리콘 기판 104 : 산화막
106 : 하부 금속막 108 : 폴리 산화막
109 : 마스크 패턴 110 : 상부 금속막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
먼저, 본 발명의 가장 큰 기술적인 특징은, 콘택홀을 이루는 하부 금속막과 상부 금속막간의 접촉 면적을 확장시켜 주므로써 하부 금속막과 상부 금속막간의 접촉 저항을 줄인다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1은 본 발명에 따라 제조된 반도체 디바이스의 금속 배선용 콘택홀에 대한 단면도이다.
도 1을 참조하면, 실리콘 기판(102)상의 산화막(104)의 상부 일부에 하부 금속막(106)이 형성되는 데, 이때 형성된 하부 금속막(106)의 상부는 미세한 나선형의 형상을 갖는다. 이러한 나선형 형상은 식각 공정을 통해 하부 금속막(106)의 상부를 노출시킨 다음 소정의 온도 범위에서 기설정된 소정시간 동안 어닐링(annealing) 공정을 수행함으로써 형성할 수 있다.
또한, 노출된 상부가 미세한 나선형으로 형성된 하부 금속막(106)에 상부 금속막(110)을 형성함으로서, 금속 배선용 콘택홀이 완성된다. 따라서, 이러한 구조의 콘택홀은 미세한 나선형으로 형성된 하부 금속막(106)의 상부와 상부 금속막(110)의 하부가 접촉되기 때문에 접촉 저항을 현저하게 낮출 수 있으며, 또한 어닐링 공정을 통해 하부 금속막(106)의 상부를 미세한 나선형으로 형성하기 때문에 하부 금속막(106)의 상부에 격자 손상 등이 발생하는 것을 효과적으로 방지할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스의 콘택홀을 형성하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 실리콘 기판(102)상에 형성된 산화막(104)의 상부에 금속 물질, 예를들면 폴리 등과 같은 금속 물질(106')을 증착하고, 금속 물질(106')의 상부에 포토 레지스트막을 도포한 다음 포토리소그라피 공정을 수행함으로써 금속 물질(106')의 상부에 목적으로 하는 임의의 패턴을 갖는 마스크 패턴(109)을 형성한다.
이어서, 형성된 마스크 패턴(109)을 식각 마스크로 하는 식각 공정을 수행하여 금속 물질(106')의 일부를 제거하여 산화막(104)의 상부 일부를 노출시킨 다음 마스트 패턴(109)을 스트리핑함으로써, 도 2b에 도시된 바와같이, 산화막(104)의 상부에 임의의 패턴을 갖는 하부 금속막(106)을 형성한다.
다음에, 증착 공정을 수행하여 노출된 산화막(104)의 상부와 하부 금속막(106)의 상부 전면에 걸쳐 폴리 산화막 등과 같은 절연막(108)을 형성한 다음, 절연막(108)의 상부에 콘택 마스크 패턴을 형성하는 포토리소그라피 공정을 수행함으로써, 도 2c에 도시된 바와같이, 하부 금속막(106)의 상부를 노출, 즉 콘택홀(T)을 형성한다.
또한, 임의의 공정 조건, 예를들어 온도 350℃ - 500℃, N2 10 - 20LPM, O2 5LPM 이하의 공정 조건을 갖는 확산로에서 어닐링(annealing) 공정을 수행하여 노출된 하부 금속막(106)의 상부에 미세 산화막을 성장시키면서 표면을 결정화한 다음, HF 또는 BOE 를 대략 200:1 내지 1000:1 로 혼합된 세정액을 이용하는 세정 공정을 수행하여 결정화된 표면과 미세 산화막을 제거함으로써, 도 2d에 도시된 바와같이, 하부 금속막(106)의 상부를 미세한 나선형으로 형성한다.
그런다음, 도 2f에 도시된 바와같이, 콘택홀(T)이 매립되도록 폴리 등의 금속 물질을 적층함으로써, 하부 금속막(106)의 상부에 접촉되는 상부 금속막(110)을 형성한다.
즉, 본 발명에 따라 제조되는 금속 배선용 콘택홀은 상부 금속막(110)의 하부와 접촉되는 하부 금속막(106)의 상부가 미세한 나선형의 형상을 갖으며, 이러한 나선형 형상을 통해 하부 금속막(106)과 상부 금속막(110)간의 접촉 저항을 현저하게 낮출 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 콘택홀내부에서 상부 금속막의 하부와 접촉되는 하부 금속막의 상부 표면을 미세한 나선형의 형상으로 형성하여 하부 금속막과 상부 금속막간의 접촉 저항을 줄여 주고, 콘택홀 형성을 위한 식각 공정시에 하부 금속막의 상부에 격자 손상 등이 발생하는 것을 효과적으로 방지할 수 있어 금속 배선의 신뢰도를 향상시킬 수 있다.
Claims (4)
- 반도체 디바이스에 형성된 두 층간의 막을 전기적으로 연결시키는 콘택홀을 형성하는 방법에 있어서,실리콘 기판상에 형성된 산화막의 상부에 임의의 패턴을 갖는 하부 금속막을 형성하는 제 1 과정;노출된 산화막 및 하부 금속막의 상부 전면에 걸쳐 절연 물질을 증착하고, 임의의 마스크 패턴을 이용하는 식각 공정을 수행하여 상기 하부 금속막의 상부를 노출시키는 제 2 과정;설정된 공정 조건을 갖는 확산로에서 어닐링 공정을 수행하여 상기 하부 금속막의 상부에 산화막을 성장시키면서 표면을 결정화시키는 제 3 과정;희석된 세정액을 이용하여 결정화된 표면과 산화막을 제거하는 제 4 과정; 및상기 하부 금속막의 상부에 금속 물질을 적층하여 상기 하부 금속막의 상부와 접촉되는 상부 금속막을 형성하는 제 5 과정으로 이루어진 반도체 디바이스의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 하부 금속막의 상부 표면을 나선형의 형상으로 형성하는 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 어닐링 공정은, 온도 350℃ - 500℃, N2 10 - 20LPM, O2 5LPM 이하의 공정 조건하에서 수행되는 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 세정액은, HF 또는 BOE 를 대략 200:1 내지 1000:1 로 혼합된 세정액인 것을 특징으로 하는 반도체 디바이스의 콘택홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059984A KR100283486B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 디바이스의 콘택홀 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059984A KR100283486B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 디바이스의 콘택홀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043586A KR20000043586A (ko) | 2000-07-15 |
| KR100283486B1 true KR100283486B1 (ko) | 2001-04-02 |
Family
ID=19566842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059984A KR100283486B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 디바이스의 콘택홀 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100283486B1 (ko) |
-
1998
- 1998-12-29 KR KR1019980059984A patent/KR100283486B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000043586A (ko) | 2000-07-15 |
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