KR100244794B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 금속배선 마스크 공정시 금속배선의 오버레이(overlay) 키(Key)지역 모서리 부분에 돌출된 금속그레인을 제거하기 위해, 오버레이 키지역의 콘택홀내에 감광막을 도포하고 포스트 베이킹하여 전면식각한 다음 감광막의 일부분이 남도록 식각하고 돌출된 금속그레인 부분을 제거한 후 상기 금속배선패턴 형성을 위한 금속배선 마스크 공정을 진행함으로써 중첩 정밀도 거리 측정시 측정위치에 따라 감소하는 정밀도를 증가시켜 반도체 소자의 수율을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선 마스크 공정시 중첩 정밀도를 증가시키는 방법으로 금속 배선내의 오버레이 키영역에 돌출되어 형성된 금속그레인을 제거함으로써 반도체 소자의 수율을 향상시키는 기술에 관한 것이다.
최근, 반도체 소자의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있다. 특히, 사진 현상공정으로 형성되는 감광막패턴은 반도체 소자의 제조공정 중에서 식각 또는 이온주입 등의 마스크로 매우 폭 넓게 사용되고 있다.
따라서, 감광막패턴의 미세화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거, 잘못 형성된 감광막패턴을 제거하고 다시 형성하는 재작업의 용이성 등이 반도체 소자의 공정 수율 및 신뢰성에 중요한 영향을 미친다.
또한, 반도체 소자의 하부 도선배선으로는 가공성이 우수한 다결정실리콘층을 사용하고, 소자의 동작 속도 지연이나 전압 강하를 방지하기 위하여 전원선 등으로는 금속배선을 사용하게 된다.
도 1a 및 도 2b는 종래의 금속배선 공정시 스크라이브 라인에 형성되는 오버레이 키지역의 공정 단면도 및 레이아웃도이다.
먼저, 반도체 기판(1) 상부에 하부구조물(도시 안됨)과 다결정실리콘으로 구성된 층간절연막(3)을 형성한 다음, 금속배선 콘택용 감광막패턴(도시 안됨)을 형성한다.
다음, 상기 감광막패턴을 마스크로 하여 층간절연막(3)패턴을 구비하는 오버레이 키지역에 콘택홀(5)을 형성한 다음, 전표면에 Al합금으로 구성된 금속배선(7)을 형성한다.
그 다음, 상기 구조의 전표면에 감광막(9)을 도포한 다음, 노광 및 현상 공정을 거쳐 상측 모서리가 직각으로 형성된 감광막(9)패턴을 형성한다.
상기한 종래 기술에 따르면 금속 마스크 공정시 얼라인(align)은 콘택층에 형성하고, 얼라인의 정확도인 오버레이 값은 스크라이브 라인(scribe line)내에 만들어진 오버레이 키(key)에서 측정하도록 되어 있다.
즉, 오버레이 측정은 도 1b에 도시된 바와 같이 거리 ⓐ 와 ⓑ를 측정하여 얼라인의 정확도를 측정한다.
그런데, 콘택홀에 금속배선을 증착하게 되면 금속배선과 층간절연막 사이의 열팽창 계수차에 의해 인장응력이 발생되어 오버레이 키지역의 모서리 부분에는 금속 그레인(grain)이 뭉쳐져 다소 돌출되는 형태를 형성한다.
이러한 특성 때문에 측정 장비내에서 거리 ⓐ와 ⓑ를 측정할 때 측정 위치에 따라 값이 변화게 되어 얼라인의 정밀도가 감소함으로 인해 소자의 공정 수율이 떨어지는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 층간절연막이 구비된 오버레이 키지역의 콘택홀 전표면에 금속배선을 형성한 다음 감광막을 도포하고 포스트 베이킹한 후, 전면식각 공정으로 금속그레인의 돌출 부분을 제거하고 감광막을 제거한 다음 금속배선 마스크 공정을 진행함으로써 금속배선의 모서리에 돌출된 금속 그레인이 제거되어 얼라인 정밀도를 증가시켜 반도체 소자의 공정 수율을 향상시키는 반도체 소자의 제조방법을 제공하는 데 그목적이 있다.
제1a도 및 제1b도는 종래의 금속배선 공정시 스크라이브 라인에 형성되는 오버레이 키지역의 공정단면도 및 레이아웃도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 제조공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1,11 : 반도체 기판 3,13 : 층간절연막
5,15 : 콘택홀 7,17 : 금속배선
9,19 : 감광막 21 : 감광막패턴
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 층간절연막이 구비된 오버레이 키지역에 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 금속배선을 형성하는 공정과, 상기 콘택홀내에 감광막을 도포하되 상기 금속배선의 돌출된 모서리 부분이 노출되도록 형성하는 공정과, 상기 감광막을 고온에서 포스트 베이킹한 다음, 전면식각하되 감광막의 일부분이 남도록 식각하는 공정과, 상기 감광막의 남겨진 부분을 제거한 다음, 상기 금속배선패턴 형성을 위한 감광막패턴을 형성하는 공정을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 공정단면도이다.
먼저, 반도체 기판(11) 상부에 모스 전계효과 트랜지스터나 캐패시터 등과 같은 하부구조물(도시 안됨)을 형성하고, 전표면에 다결정실리콘으로 구성된 층간절연막(13)을 형성한 다음, 콘택용 감광막패턴(도시 안됨)을 형성하고 감광막패턴을 마스크로 하여 오버레이 키지역에 콘택홀(15)을 형성한다.
다음, 상기 콘택홀(15)의 전표면에 500 ~ 800℃ 온도에서 도전물질로 구성된 제 1금속배선(17)을 형성한다.
이 때, 상기 콘택홀(15)의 모서리 부분에는 금속배선(17)과 층간절연막(13) 사이의 열팽창 계수차에 의해 인장응력이 발생되어 금속 그레인이 뭉쳐진 상태로 돌출되어 형성된다.
또한, 상기 금속배선(17)의 스텝커버리지(step coverage)을 개선시키기 위해 500℃ 이하의 핫(hot) 공정을 적용하게 되면 금속 그레인의 크기가 커지면서 돌출상태는 더욱 커지게 된다.(도 2a 참조)
그 다음, 상기 콘택홀(15)내에 일정 두께의 감광막(19)을 도포하되 상기 금속배선(17)의 돌출된 가장자리 부분이 노출되도록 형성한다.(도 2b 참조)
다음, 상기 감광막(19)을 고온에서 포스트 베이킹한 다음, 전면식각하되 감광막(19)의 일부분이 남도록 식각한다.
여기서, 상기 포스트 베이킹 범위는 100 ~ 140℃의 온도에서 20 ~ 40 분간 실시한다.(도 2c 참조)
상기 감광막(19)의 남겨진 부분을 제거한 다음, 다시 일정 두께의 감광막을 도포하여 상기 금속배선(17)패턴 형성을 위한 감광막패턴(21)을 형성한다.(도 2d 참조)
한편, 본 발명의 다른 실시예로 콘택홀 형성시 하단부가 금속배선으로 형성된 경우에도 당업자라면 본 발명의 사상과 권리 범위에서 다양한 수정, 변경 및 부가 등이 가능할 것이다.
상기한 바와같이 본 발명에 따르면, 층간절연막이 구비된 오버레이 키지역의 콘택홀내에 금속배선을 형성하고 감광막을 도포하여 포스트 베이킹한 다음, 전면식각하여 감광막을 제거한 다음 상기 금속배선패턴을 위한 금속배선 마스크 공정을 진행함으로써 금속배선의 모서리 부분에 돌출된 금속 그레인이 제거되어 얼라인 정밀도를 증가시켜 반도체 소자의 공정 수율을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판 상부에 층간절연막이 구비된 오버레이 키지역에 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 금속배선을 형성하는 공정과, 상기 콘택홀내에 감광막을 도포하되 상기 금속배선의 돌출된 모서리 부분이 노출되도록 형성하는 공정과, 상기 감광막을 고온에서 포스트 베이킹한 다음, 전면식각하되 감광막의 일부분이 남도록 식각하는 공정과, 상기 감광막의 남겨진 부분을 제거한 다음, 상기 금속배선패턴 형성을 위한 감광막패턴을 형성하는 공정을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 금속배선은 500 ~ 800℃의 온도에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 포스트 베이킹 범위는 100 ~ 140℃의 온도에서 20 ~ 40 분간 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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