KR20070002450A - 반도체 소자의 정렬키 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 정렬키 형성방법에 관한 것으로, 본 발명의 사상은 스크라이브라인 영역에 의해 셀영역들이 정의되어진 웨이퍼를 제공하는 단계, 상기 스크라이브라인 영역의 웨이퍼에 식각공정을 수행하여 제1 단차를 갖는 제1 홀을 형성하는 단계, 상기 제1 홀의 일측에 식각공정을 수행하여 상기 제1 홀과는 다른 단차인 제2 단차를 갖는 제2 홀을 형성하여, 상기 제1 및 제2 단차가 구비된 단차 2개를 갖는 홀을 형성하는 단계 및 상기 단차 2개를 갖는 홀의 일측에 식각공정을 수행하여, 상기 제1 및 제2 단차와는 각각 다른 단차인 제3 단차를 갖는 제3 홀을 형성하여, 상기 제1, 제2 및 제3 단차가 구비된 단차 3개를 갖는 홀을 형성함으로써, 웨이퍼의 정렬을 위한 정렬키를 형성한다.

정렬키

Description

반도체 소자의 정렬키 형성방법{Method of forming a align key in semiconductor device}

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판

S1: 제1 단차 S2: 제2 단차

S3: 제3 단차

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 정렬키 형성방법에 관한 것이다.

일반적으로, 소자형성 공정시 웨이퍼의 정렬을 위한 정렬키가 함께 형성되는 데, 이러한 정렬키는 웨이퍼 상에 소정의 패턴을 형성하고자 할 때, 소위 레티클이라 불리우는 노광마스크를 정확한 위치에 정렬시키기 위해 형성되는 일종의 패턴으로서, 셀 영역의 패턴과 동시에 형성되며 아울러, 셀영역에 영향을 주지 않는 스크라이브 라인에 형성된다.

그러나 소자 형성 공정시 수행되는 단위공정인 CMP 공정과 같은 평탄화 공정시 이웃하는 부분과 단차가 제거되기 때문에, 이러한 정렬키로는 노광장비에서 발생되는 시그널을 제대로 인식할 수 없으며, 이에 따라 후속 공정시에 노광마스크의 정확한 정렬을 수행할 수 없게 되는 문제점이 발생한다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 노광장비에서 발생되는 시그널을 제대로 인식할 수 있도록 하는 반도체 소자의 정렬키 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 스크라이브라인 영역에 의해 셀영역들이 정의되어진 웨이퍼를 제공하는 단계, 상기 스크라이브라인 영역의 웨이퍼에 식각공정을 수행하여 제1 단차를 갖는 제1 홀을 형성하는 단계, 상기 제1 홀의 일측에 식각공정을 수행하여 상기 제1 홀과는 다른 단차인 제2 단차를 갖는 제2 홀을 형성하여, 상기 제1 및 제2 단차가 구비된 단차 2개를 갖는 홀을 형성하는 단 계 및 상기 단차 2개를 갖는 홀의 일측에 식각공정을 수행하여, 상기 제1 및 제2 단차와는 각각 다른 단차인 제3 단차를 갖는 제3 홀을 형성하여, 상기 제1, 제2 및 제3 단차가 구비된 단차 3개를 갖는 홀을 형성함으로써, 웨이퍼의 정렬을 위한 정렬키를 형성한다.

상기 스크라이브라인 영역에 단차 3개를 갖는 홀을 형성하는 공정이 수행될 때, 셀영역에서는 소자분리막 형성공정이 동시에 수행되고 있는 것을 포함하는 것이 바람직하다.

본 발명의 또 다른 사상은 스크라이브라인 영역이 정의되어진 웨이퍼에 복수 번의 식각공정을 수행하여 서로 다른 복수 개의 단차를 갖는 홀을 형성함으로써, 웨이퍼의 정렬을 위한 정렬키를 형성한다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 정렬키 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 스크라이브 라인(A)에 의해 셀영역(미도시)이 구획된 웨이퍼(10)를 제공하고, 상기 웨이퍼 상에 패드 산화막(12), 패드 질화막(14)을 순차적으로 형성한다. 이어서, 상기 패드 질화막(14) 상의 스크라이브 라인(A)의 소정 영역에 제1 마스크(M1)를 형성하고, 상기 제1 마스크(M1)를 식각 마스크로 상기 패드 질화막(14), 패드 산화막(12), 웨이퍼(10)의 제1 소정두께를 식각하여 제1 홀(H1)을 형성한다.

상기 제1 홀(H1)의 형성 공정시 웨이퍼가 제1 소정 깊이 식각되는 데, 이 식각 공정을 통해 상기 웨이퍼의 최상부와 제1 홀(H1)의 저면부는 제1 단차(S1)의 깊이를 갖게 된다.

상기 제1 홀(H1)은 스크라이브 라인(B)에만 형성되고, 상기 제1 홀(H1)이 형성될 때 셀영역(미도시)에는 패드 질화막(14), 패드산화막(12), 웨이퍼(10)의 소정두께가 식각되어, 트렌치(미도시)가 형성된다.

도 2를 참조하면, 상기 제1 마스크(M1)를 제거하고, 상기 패드 질화막(14)의 소정영역에 제2 마스크(M2)를 형성하고, 상기 제2 마스크(M2)를 식각 마스크로 상기 패드 질화막(14), 패드산화막(12) 및 웨이퍼(10)의 제2 소정 두께를 식각하여, 상기 제1 홀의 측부에 제2 홀(H2)을 형성하여, 단차 2개를 갖는 홀(TH1)이 형성된다.

상기 제2 홀(H2)은 상기 제1 홀(H1)보다 얕게 형성되므로, 상기 웨이퍼의 최상부와 제2 홀(H2)의 저면부는 제2 단차(S2)의 깊이를 갖게 된다.

다시 말해, 상기 제2 단차(S2)는 상기 제1 단차(S1)보다 얕게 형성된다.

또한, 상기 제1 단차(S1)를 갖는 제1 홀(H1)은 그래도 잔존하고, 제1 홀(H1)의 소정영역에 제2 홀(H2)이 형성되므로, 제1 및 제2 홀(H1, H2)이 형성된 단차 2개를 갖는 홀(TH1)에는 제1 단차(S1)와 제2 단차(S2)가 공존하게 된다.

한편, 상기 제2 홀(H2)이 스크라이브 라인(B)에 형성될 때, 셀영역(미도시)은 마스킹(masking)되어 있다.

도 3을 참조하면, 상기 제2 마스크(M2)를 제거하고, 상기 패드 질화막(14)의 소정영역에 제3 마스크(M3)를 형성하고, 상기 제3 마스크(M3)를 식각 마스크로 상기 패드 질화막(14), 패드산화막(12) 및 웨이퍼(10)의 제3 소정 두께를 식각하여, 상기 제2 홀의 측부에 제3 홀(H3)을 형성하여, 단차 3개를 갖는 홀(TH2)이 형성된다.

상기 제3 홀(H3)은 상기 제2 홀(H2)보다 얕게 형성되므로, 상기 웨이퍼의 최상부와 제3 홀(H3)의 저면부는 제3 단차(S3)의 깊이를 갖게 된다.

다시 말해, 상기 제3 단차(S3)는 상기 제2 단차(S2)보다 얕게 형성된다.

또한, 상기 제2 단차(S2)를 갖는 제2 홀(H2)은 그래도 잔존하고, 제2 홀(H2)의 소정영역에 제3 홀(H3)이 형성되므로, 제1, 제2 및 제3 홀(H1, H2, H3)이 형성된 단차 3개를 갖는 홀(TH2)에는 제1 단차(S1), 제2 단차(S2) 및 제3 단차(S3)가 공존하게 된다.

따라서 상기 3개의 단차를 갖는 홀(TH2)은 상기 웨이퍼의 정렬을 위한 정렬키가 된다.

한편, 상기 제2 홀(H2)이 스크라이브 라인(B)에 형성될 때, 셀영역(미도시)은 마스킹(masking)되어 있다.

도 4를 참조하면, 상기 단차 3개를 갖는 홀(TH2)이 구비된 결과물 상에 형성되어 있는 제3 마스크(M3)를 제거하고, 상기 셀영역(미도시) 및 스크라이브 라인 영역(A)에 트렌치 매립용 산화막인 HDP 산화막(16)을 형성한다.

상기 패드 질화막(14)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 셀영역의 소자분리막(미도시) 형성공정을 완료한다.

이어서, 패드 질화막(14), 패드 산화막(12)을 제거하는 식각공정을 수행함으로써, 본 공정이 완료된다.

이때, 상기 트렌치 매립용 산화막(16)이 단차 3개를 갖는 홀(TH2)에도 매립된다.

한편, 하나의 정렬키는 a의 간격안에 형성되는 데, 종래 기술에서는 간격 a 안에 하나의 단차만을 갖도록 하나의 정렬키를 형성하였고, 본 발명에서는 간격 a안에 단차 3개를 갖도록 하나의 정렬키를 형성하였다.

따라서 본 발명에서의 단차 3개를 갖는 정렬키를 형성함으로써, 하나의 단차에서 발생되는 시그널보다 안정적인 시그널을 확보할 수 있게 된다.

또한, 상기 서로 다른 단차를 갖는, 단차 3개를 갖는 홀(TH2)이 형성된 정렬키를 형성함으로써, 정렬키의 각 단차에서 발생되는 시그널들이 후속공정들이 진행 되면서 변화되더라도 상기 3개의 시그널 중 가장 인텐시티(intensity)가 좋은 시그널을 확보할 수 있게 된다.

따라서 안정적이고 우수한 시그널을 확보함으로써, 노광 마스크의 정확한 정렬을 수행할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 단차 3개를 갖는 정렬키를 형성함으로써, 하나의 단차에서 발생되는 시그널보다 안정적인 시그널을 확보할 수 있게 되고, 상기 서로 다른 단차를 갖는, 단차 3개를 갖는 홀(TH2)이 형성된 정렬키를 형성함으로써, 정렬키의 각 단차에서 발생되는 시그널들이 후속공정들이 진행되면서 변화되더라도 상기 3개의 시그널 중 가장 인텐시티(intensity)가 좋은 시그널을 확보할 수 있게 된다.

따라서 안정적이고 우수한 시그널을 확보함으로써, 노광 마스크의 정확한 정렬을 수행할 수 있게 되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (3)

1. 스크라이브라인 영역에 의해 셀영역들이 정의되어진 웨이퍼를 제공하는 단계;

   상기 스크라이브라인 영역의 웨이퍼에 식각공정을 수행하여 제1 단차를 갖는 제1 홀을 형성하는 단계;

   상기 제1 홀의 일측에 식각공정을 수행하여 상기 제1 홀과는 다른 단차인 제2 단차를 갖는 제2 홀을 형성하여, 상기 제1 및 제2 단차가 구비된 단차 2개를 갖는 홀을 형성하는 단계; 및

   상기 단차 2개를 갖는 홀의 일측에 식각공정을 수행하여, 상기 제1 및 제2 단차와는 각각 다른 단차인 제3 단차를 갖는 제3 홀을 형성하여, 상기 제1, 제2 및 제3 단차가 구비된 단차 3개를 갖는 홀을 형성함으로써, 웨이퍼의 정렬을 위한 정렬키를 형성하는 반도체 소자의 정렬키 형성방법.
2. 제1 항에 있어서,

   상기 스크라이브라인 영역에 단차 3개를 갖는 홀을 형성하는 공정이 수행될 때, 셀영역에서는 소자분리막 형성공정이 동시에 수행되고 있는 것을 포함하는 반도체 소자의 정렬키 형성방법.
3. 스크라이브라인 영역이 정의되어진 웨이퍼에 복수 번의 식각공정을 수행하여 서로 다른 복수 개의 단차를 갖는 홀을 형성함으로써, 웨이퍼의 정렬을 위한 정렬키를 형성하는 반도체 소자의 정렬키 형성방법.

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