JP2001168185A5 - 半導体装置 - Google Patents

Description

【特許請求の範囲】
【請求項１】 半導体基板と、
前記半導体基板に形成された第１ダミーパターンと、
前記第１ダミーパターンを規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記第１ダミーパターン上に形成され、光学的パターン認識の対象となるターゲットパターンと、
を有し、
前記第１ダミーパターンは、製品領域以外のスクライブ領域に形成され、
前記第１ダミーパターンの面積は、前記ターゲットパターンの面積よりも大きく形成されることを特徴とする半導体装置。
【請求項２】 請求項１において、
前記ターゲットパターンは、半導体素子を構成するゲート電極と同層の導電層で形成されることを特徴とする半導体装置。
【請求項３】 半導体基板と、
前記半導体基板に形成された第１ダミーパターンと、
前記第１ダミーパターンを規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記第１ダミーパターン上に形成され、光学的パターン認識の対象となるターゲットパターンと、
を有し、
前記第１ダミーパターンは、製品領域以外のスクライブ領域に形成され、
前記第１ダミーパターンは、前記ターゲットパターンの下部に前記絶縁膜が形成されないように配置されることを特徴とする半導体装置。
【請求項４】 請求項３において、
前記ターゲットパターンは、半導体素子を構成するゲート電極と同層の導電層で形成されることを特徴とする半導体装置。
【請求項５】 半導体基板と、
前記半導体基板に形成された第１ダミーパターンと、
前記第１ダミーパターンを規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記第１ダミーパターン上に形成され、光学的パターン認識の対象となるターゲットパターンと、
を有し、
前記第１ダミーパターンは、製品領域以外のスクライブ領域に形成され、
前記第１ダミーパターンは、前記ターゲットパターンの下部及び前記ターゲットパターンを越えて延在するように形成されることを特徴とする半導体装置。
【請求項６】 請求項５において、
前記ターゲットパターンは、半導体素子を構成するゲート電極と同層の導電層で形成されることを特徴とする半導体装置。
【請求項７】 半導体基板と、
前記半導体基板に形成された第１ダミーパターンと、
前記第１ダミーパターンを規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記第１ダミーパターン上に形成され、光学的パターン認識の対象となるターゲットパターンと、
を有し、
前記第１ダミーパターンは、製品領域以外のスクライブ領域に形成され、
前記第１ダミーパターンは、前記ターゲットパターンを内包するように形成されることを特徴とする半導体装置。
【請求項８】 請求項７において、
前記ターゲットパターンは、半導体素子を構成するゲート電極と同層の導電層で形成されることを特徴とする半導体装置。
【請求項９】 請求項１〜８の何れか一項において、
前記溝は、第２ダミーパターンを規定するように形成され、
前記第２ダミーパターンは、前記スクライブ領域に形成されることを特徴とする半導体装置。
【請求項１０】 請求項９において、
前記第２ダミーパターンは、前記製品領域にも形成されることを特徴とする半導体装置。
【請求項１１】 請求項９において、
前記第２ダミーパターンは、前記第１ダミーパターンより小さい平面形状で形成されることを特徴とする半導体装置。
【請求項１２】 請求項１〜８の何れか一項において、
前記ターゲットパターンと同層で形成された第３ダミーパターンが、前記スクライブ領域に形成されることを特徴とする半導体装置。

Claims (12)

1. その主面に半導体素子が形成された半導体基板と、前記主面または前記主面上の何れかの層に形成された第１パターンと、前記第１パターンの上層に形成された第２パターンとを有する半導体装置であって、
   前記第１パターンには第１のダミーパターンが含まれ、前記第２パターンには前記第１のダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２のダミーパターンが含まれ、
   前記第２のダミーパターンは、その平面位置において前記第１のダミーパターン間のスペース上に形成されており、
   前記第１パターンにはさらに前記第１のダミーパターンより大きな第３のダミーパターンが形成されており、前記第２パターンにはさらに光学的パターン認識の対象となるパターンが含まれ、
   前記光学的パターン認識の対象となるパターンは、前記第３のダミーパターンの平面形状内に内包されるように形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第３のダミーパターンは、前記光学的パターン認識の対象となるパターンとその周辺部のパターン配置禁止領域を含む領域よりも大きいパターンで、前記第１のダミーパターンは前記パターン配置禁止領域には配置されていないことを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記第１のダミーパターンおよび光学的パターン認識の対象となるパターンは、スクライブ領域に形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置であって、
   前記第１および第２のダミーパターンは、製品領域およびスクライブ領域に形成されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置であって、
   前記第２のダミーパターンの何れかの端辺は、その平面位置において、前記第１のダミーパターンに重なって形成されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記第１のダミーパターンと前記第２のダミーパターンとは、その平面位置において、ピッチの半分の距離だけずれていることを特徴とする半導体装置。
7. 請求項１〜６の何れか一項に記載の半導体装置であって、
   前記第１のパターンは、前記主面に形成された活性領域パターンであり、前記第２のパターンは、前記半導体素子を構成するゲート電極と同層に形成されたパターンであることを特徴とする半導体装置。
8. （ａ）半導体基板の主面上または前記主面上の何れかの部材層上に第１のダミーパターンと前記第１のダミーパターンより大きな第３のダミーパターンが含まれた第１パターンを形成する工程と、
   （ｂ）前記第１パターンが形成された前記主面上または前記第１パターンにパターニングされた部材上に絶縁膜を堆積し、前記絶縁膜に研磨を施して表面を平坦化する工程と、
   （ｃ）前記平坦化された表面の上層に光学的パターン認識の対象となるパターンと第２のダミーパターンが含まれた第２パターンを形成する工程と、
   前記光学的パターン認識の対象となるパターンを光学的に検出して、前記半導体基体の位置合わせを行う工程とを有し、
   前記光学的パターン認識の対象となるパターンは、前記第３のダミーパターンの平面形状内に内包されるように形成し、
   前記第２のダミーパターンは前記第１のダミーパターンと同一寸法のパターンピッチおよびパターン幅を有し、その平面的位置関係において前記第１のダミーパターン間のスペース上に形成することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法であって、
   前記第３のダミーパターンは、前記光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成することを特徴とする半導体装置の製造方法。
10. 請求項８記載の半導体装置の製造方法であって、
    前記第２のダミーパターンの何れかの端辺は、その平面位置において、前記第１のダミーパターンに重なるように形成する第１の構成、
    前記第１のダミーパターンと前記第２のダミーパターンとは、その平面位置において、ピッチの半分の距離だけずらして形成する第２の構成、
    の何れかの構成を有することを特徴とする半導体装置の製造方法。
11. 請求項８記載の半導体装置の製造方法であって、
    前記第３のダミーパターンを半導体ウェハのスクライブ領域に形成し、前記第１および第２のダミーパターンを前記半導体ウェハの製品領域およびスクライブ領域に形成することを特徴とする半導体装置の製造方法。
12. （ａ）半導体基板の主面上に第１のダミーパターンと前記第１のダミーパターンより大きな第３のダミーパターンが含まれた第１パターンを形成する工程と、
    （ｂ）前記第１パターンが形成された前記主面上にゲート絶縁膜とゲート電極となる層を堆積する工程と、
    （ｃ）前記堆積された層の表面の上層に光学的パターン認識の対象となるパターンと第２のダミーパターンが含まれた第２パターンを形成する工程と、
    前記光学的パターン認識の対象となるパターンを光学的に検出して、前記半導体基体の位置合わせを行う工程とを有し、
    前記光学的パターン認識の対象となるパターンは、前記第３のダミーパターンの平面形状内に内包されるように形成し、
    前記第２のダミーパターンは前記第１のダミーパターンと同一寸法のパターンピッチおよびパターン幅を有し、その平面的位置関係において前記第１のダミーパターン間のスペース上に形成することを特徴とする半導体装置の製造方法。