JPS6279619A

JPS6279619A - ウエハアライメントマ−ク及びその形成方法

Info

Publication number: JPS6279619A
Application number: JP60218067A
Authority: JP
Inventors: Takashi Taguchi; 田口　隆; Yoshio Ito; 由夫伊東
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-10-02
Filing date: 1985-10-02
Publication date: 1987-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体装置製造プロセスのホトリソグラフィ
工程において、マスクとウェハのアライメント（位置合
わせ）を行うために用いるウェハアライメントマーク及
びその形成方法に関するものである。

ぐ従来の技術）従来、単色光源を照明に用いるアライメント法において
、従来のアライメントマークは第４図に示されるように
、Ｌ　ＯＧ　ＯＳ　（Ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ
ｏｆ　５ｉｌｉｃｏｎ）工程によりマーク形状１を形成
し、その後の工程で被エツチング膜が形成され、この被
エツチング膜上にレジストがコーティングされ、これを
マスクのマーク２と重ね合わせて、■からＶ′の方向へ
走査されアライメントが行われる。

第５図は第４図のｖ−ｖ’の断面図であり、３はＳｉ基
板、４はフィード酸化膜、５は被エツチング膜、６はレ
ジスト膜である。

（発明が解決しようとする問題点）しかしながら、上記構成のアライメントマークでは、ア
ライメントの際、多層薄膜の干渉によりフィード酸化膜
４、被エツチング膜５、レジスト膜６の膜厚がそれぞれ
微小に変化すると、ウェハアライメントマーク部からの
反射率が極めて小さくなり、アライメントマークが見え
なくなりアライメントすることが不可能となる場合があ
った。

本発明は、上記問題点を除去し、ウェハアライメントマ
ーク部を構成するそれぞれの薄膜の膜厚が変化した場合
でも、常にエツジコントラストが高く精度の高いアライ
メントが可能なウェハアライメントマーク及びその形成
方法を提供することを目的とする。

（問題点を解決するための手段）本発明は、上記問題点を解決するために、半導体基板の
微小段差を走査線と平行になるようにウェハアライメン
トマーク部に設け、その後の工程でウェハアライメント
マーク形状を形成するようにしたものである。

（作用）本発明によれば、半導体基板の微小段差を走査線と平行
になるようにウェハアライメントマーク部に設けるよう
にしているので、ウェハアライメントマーク部の薄膜が
変化しても常にエツジコントラストが高いので精度の高
いウェハとマスクとの７ライメントを行うことができる
。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明に係るウェハアライメントマークの平面
図、第２図は第１図のｎ−ｎ　’線断面における製造工
程図である。

図中、１１はマスクのアライメントマーク、Ｉ２はウェ
ハの７ライメントマ一ク部分であり、Ａ、　　ＢはＣＭ
Ｏ５半導体装置製造工程のウェル構造作成時の段差の上
部と下部である。

アライメントマークの形成方法について、第２図に基づ
いて詳細に説明する。

まず、第２図（ａ）に示されるように、シリコン（Ｓｉ
）基板２１を酸化し、例えば、厚膜６０００〜７０００
人の酸化ｎ９２２を形成する。

次に第２図（ｂ）に示されるように、ＣＭＯＳ半導体装
置におけるウェル層形成のためのホトリソグラフィ工程
を利用して酸化膜２２を、例えば、幅５μｍのピッチン
グでエツチングし、パターニングする。この場合、マス
ク合わせ工程で一方向のみの走査線を用いる場合には縞
状（第１図参照）、ｘ、ｙの二方向の走査線を用いる場
合には格子状（図示なし）にそれぞれエツチングする。

そして、アライメントマーク形成予定領域全域に渡って
エツチングする。

次いで、第２図（ｃ）に示されるように、ウェル層形成
のイオン打ち込みのためのプロテクト酸化を行い、例え
ば、１３００人程度０酸化膜２３を形成する。この時、
６５０人程０の酸化膜２３がＳｉ基板２１に埋置される
。酸化膜２２は６０００〜７０００人程度と厚いので、
この時の酸化工程では酸化はあまり進行しない。

次いで、第２図（ｄ）に示されるように、酸化膜２２及
び２３を全面除去する。すると、Ｓｉｌ板２１には酸化
膜２３の膜厚の約半分の段差が形成される。つまり、前
記した６５０人程０の埋置された酸化膜２３の跡が残る
。そして、この段差はアライメントの際の走査綿と平行
になるように形成する。

次いで、第２図（ｅ）に示されるように、ウェハアライ
メントマーク部分１２　＜第１図参照）としてゲート材
キ４２４、例えば、ポリシリコン層でマーク形状を形成
する。なお、ウェハアライメントマーク部分１２はポリ
シリコン層の外Ｐ２Ｏ層などでもよい。

次いで、第２図（ｆ）に示されるように、被エツチング
膜２５、例えば、ＰＳＧ膜が形成され、更にレジストＩ
！！２２６がコーティングされ、第１図に示されるウェ
ハアライメントマークが形成される。

このように、本発明によれば、走査線と平行にアライメ
ントマーク部にＣＭＯＳ半導体装置の製造におけるウェ
ル層作成時に形成されるＳｉ基板段差を設けるようにし
たので、その後の工程でマ〜り形状を形成し、被エツチ
ング膜が形成されるが、この被エツチング膜は基板段差
上部、下部とも同じ膜厚が形成される。そして、その後
レジストが塗布されレジスト膜が形成されるがこのレジ
ストは段差上部、下部とも略平坦に塗布され、段差上部
、下部の構造の差は略Ｓｉ基板段差分のレジスト膜厚の
差となる。

なお、レノストは表面に凹凸ができないように形成する
と、レノストの厚さの差はＳｉ基板２１の凹凸に依存し
て形成されるので、基板の凹凸の段差が前δ己した６５
０人の場合にはそのまま６５０人となるので望ましい。

また、レノスト膜厚の変化による反射率の変化の周期は
水銀ランプのＧ線を用いた場合、約１３００人であり、
基板段差を６５０人、　１９５０人、　３２．５０人程
度とすれば、基板段差上部、下部でのレジスト膜の差に
より基板段差上部と下部での反射率の位相が半位相程度
ずれ、一つのマーク内に反射率の半位相程度ずれた構造
の部分をもつことにより、被エツチング膜、レジスト膜
厚の膜厚がばらついた場合にも基板段差上部または下部が
常にエツジコントラストの高いウェハアライメントマー
クを有することができる。

そして、マスク合わせを行う場合には、マスク合わせの
際マーク部分１２と背景部分１３との境界は必ず曵くな
るので、背景部分１３のストライプの凹凸のうらいずれ
か一方が明るくなればマーク部分１２が明るいと暗いと
に係わらずこのエツジを認識できることになる。また、
マスクのアライメントマークは周囲１４が必ず暗いので
相対位置を確認でき、マスク合わせを行うことができる
。つまり、Ｓｉ基板に形成された凹凸に起因してレジス
トの厚さだけが変わって明暗の縞ができるので、これに
よってマスク合わせを行う。通常明るい方でマスク合わ
せを行う。

なお、上記実施例においては、ゲート材料２４によって
マーク形状を形成したがＬＯＣＯ３法により基板を酸化
し、酸化膜によりマーク形状を形成するようにしてもよ
い。

また、上記実施例においてはアライメントマークとして
、凸形マークを用いたが、凹形マーりを用いるようにし
てもよい。合わせ方法としては内側、外側合わせにもい
ずれにも通用できる。

この点について、説明すると、外側合わせ状態が第３図
（ａ）に、内側合わせ状態が第３図（ｂ）に示される。

ここで、第２図に示されるように、２４゜２４′はゲー
ト材料、例えば、ポリシリコン、２５゜２５′は被エツ
チング膜、２６．２６’はレジスト膜であり、また、３
７．３７’はマスクのアライメントマークのマスク部分
である。これらの図がら明らかなように、外側合わせ、
内側合わせ、いずれの場合であっても、マスクのアライ
メントマークのマスク部分３７．３７’と重なる半導体
装置の部分は被エツチング膜２５及びレジスト膜２６の
みとなるように構成する。

また、本発明はどのようなアライメントマークにも使用
することができ、しかも、従来のウェハ！！造装置やプ
ロセスなどを変更する必要はない。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果）以上詳細に説明したように、本発明によれば、半導体装
置の製造工程において形成される半導体基板のｉ数十段
差をアライメ゛／ト時の走査線と平行にウェハアライメ
ント部に設け、その後ウェハアライメントマーク形状を
形成して成るようにしたので、基板段差上部又は下部が
常にエツジコンＩ・ラストの高いウェハアライメントマ
ークを得ることができる。また、アライメントマーク上
のマスクのアライメントマークのマスク部分のエツジと
重なる部分の層構成が単純なので、多重反射等が発生す
ることがなくコントラスト向上に寄与する。

更に、レジストの厚さだけで干渉を計算することができ
るので、コントラスト差をつけやすくなる。

従って、ウェハとマスクとの大幅な位置合わせ精度の向
上を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るウェハアライメントマークの平面
図、第２図は第１図のＩｔ−ＩＩ　’線断面における製
造工程口、第３図はウェハアライメント状態の断面図、
第４図は従来のウェハアライメントマークの′［面図、
第５図は第４図のｖ−ｖ　’線断面図である。ＩＩ・・・マスクのアライメントマーク、１２・・・ウ
ェハのアライメンＩ・マーク部分、１３・・・背景部分
、１４・・周囲、２１・・Ｓｉ基板、２２・・・第１の
酸化膜、２３・・・第２の酸化膜、２４・・・ゲート材
料、２５・・・被エツチング膜、２６・・・レジス［−
膜、２７．２７’・・・マスク部分。

Claims

【特許請求の範囲】

（１）半導体装置の製造工程において形成される半導体
基板の微小段差をアライメント時の走査線と平行にウエ
ハアライメント部に設けた後ウエハアライメントマーク
形状を形成して成るウエハアライメントマーク。
（２）前記半導体装置はＣＭＯＳであることを特徴とす
る特許請求の範囲第１項記載のウエハアライメントマー
ク。
（３）前記アライメントには照明用として単色光源を用
いるようにしたことを特徴とする特許請求の範囲第１項
記載のウエハアライメントマーク。
（４）（ａ）シリコン基板上に第１の酸化膜を形成する
工程と、（ｂ）該酸化膜をホトリソグラフィ工程によってエッチングし、パターニングする工程と、（ｃ）該エッチングされた部分にイオン打ち込みのためのプロテクト酸化を行い第２の酸化膜を形成する工程と、（ｄ）該第１及び第２の酸化膜を除去し、前記シリコン基板上に前記第２の酸化膜の膜厚の略半分の深さの段差をアライメント時の走査線の方向と平行になるように形成する工程と、（ｅ）該シリコン基板上にゲート材料でマーク形状を形成する工程と、（ｆ）次いで、被エッチング膜を形成し、該被エッチング膜上にレジスト膜を形成する工程とを有することを特徴とするウエハアライメントマークの形成方法。