JPH042115A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH042115A JPH042115A JP10355190A JP10355190A JPH042115A JP H042115 A JPH042115 A JP H042115A JP 10355190 A JP10355190 A JP 10355190A JP 10355190 A JP10355190 A JP 10355190A JP H042115 A JPH042115 A JP H042115A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特にアライメントマーク
の形成方法に関し。
の形成方法に関し。
半導体装置の高集積化、薄膜化に伴うパターンの微細化
に対して、ウェハープロセスのアライメントを精度よく
行う方法の提供を目的とし。
に対して、ウェハープロセスのアライメントを精度よく
行う方法の提供を目的とし。
半導体基板に絶縁被膜を形成し、前記絶縁被膜をパター
ニングしてアライメントマークに対応する基板露出部を
形成した後、前記基板露出部に選択的に結晶成長を行い
、前記絶縁被膜上面との段差が前記絶縁被膜の膜厚より
大きい厚いアライメントマークを形成する半導体装置の
製造方法により構成する。
ニングしてアライメントマークに対応する基板露出部を
形成した後、前記基板露出部に選択的に結晶成長を行い
、前記絶縁被膜上面との段差が前記絶縁被膜の膜厚より
大きい厚いアライメントマークを形成する半導体装置の
製造方法により構成する。
本発明は半導体装置の製造方法に係り、特にアライメン
トマークの形成方法に関する。
トマークの形成方法に関する。
近年の半導体装置には高集積化、高速化に伴い。
薄膜化、パターンの微細化が要求される。
このため、ウェハープロセスのアライメントを精度よく
行うことが要求される。
行うことが要求される。
第２図（ａ）乃至（ｃ）は、従来行われているアライメ
ントマークとそれによる光の散乱を説明するだめの図で
ある。
ントマークとそれによる光の散乱を説明するだめの図で
ある。
第２図（ａ）は半導体基板１に形成されたアライメント
マーク５ａ、 ５ｂ、 ５ｃの上面図である。レーザ光
束６はアライメントマーク５ａ、 ５ｂ、 ５ｃ上を走
査する。
マーク５ａ、 ５ｂ、 ５ｃの上面図である。レーザ光
束６はアライメントマーク５ａ、 ５ｂ、 ５ｃ上を走
査する。
第２図（ｂ）は第２図（ａ）のＡ−Ａ断面に沿う断面図
である。アライメントマーク５ａ、 ５ｂ、 ５ｃは。
である。アライメントマーク５ａ、 ５ｂ、 ５ｃは。
例えばＳｉ０ｇ被膜で形成され９周期りでもって配列さ
れており、アライメントマークのエツジ部で散乱するレ
ーザー光を検出器で検出する。
れており、アライメントマークのエツジ部で散乱するレ
ーザー光を検出器で検出する。
散乱光は次の条件が成り立つ方向で最も干渉が強いベク
トルとなり、検出率が高くなる。
トルとなり、検出率が高くなる。
Ｌｓｉｎθ＝ｎλ
第２図（ｃ）はレーザ光束６がアライメントマーク５ａ
、 ５ｂ、 ５ｃ上を走査する時の散乱光の強度を示す
。レーザ光束６がアライメントマーク５ａ＋ ｓｂ。
、 ５ｂ、 ５ｃ上を走査する時の散乱光の強度を示す
。レーザ光束６がアライメントマーク５ａ＋ ｓｂ。
５ｃ上にある時、散乱光の強度が大きい。したがって、
散乱光の強度が急激に立ち上がる位置Ｂと象、激に落ち
る位置Ｃから、アライメントマーク５ａ＋５ｂ、 ５ｃ
の位置を知ることができ、アライメントを行うことがで
きる。
散乱光の強度が急激に立ち上がる位置Ｂと象、激に落ち
る位置Ｃから、アライメントマーク５ａ＋５ｂ、 ５ｃ
の位置を知ることができ、アライメントを行うことがで
きる。
ところが、半導体装置の薄膜化が進につれてアライメン
トマーク５ａ、 ５ｂ、 ５ｃの膜厚も薄くなり。
トマーク５ａ、 ５ｂ、 ５ｃの膜厚も薄くなり。
エツジ部の段差が小さくなる。そのため、エツジ部で散
乱するレーザー光の光量も少なくなってしまい、干渉が
起こったとしてもそのベクトルは小さく、シたがって検
出器が取り込む散乱光は少なくなってアライメントマー
クの検出率が低下し。
乱するレーザー光の光量も少なくなってしまい、干渉が
起こったとしてもそのベクトルは小さく、シたがって検
出器が取り込む散乱光は少なくなってアライメントマー
クの検出率が低下し。
アライメントを精度よく行うことが困難となっていた。
また、検出率を上げるために検出器の感度を上げたとし
ても、ノイズまで検出してしまい、やはりアライメント
を精度よく行うことが困難となっていた。
ても、ノイズまで検出してしまい、やはりアライメント
を精度よく行うことが困難となっていた。
これに対して１例えばアライメントマークを形成する部
分のみ膜厚を大きくして段差を大きくしようとすると、
そのためのマスク形成とマスク合わせが新たに必要とな
り、アライメントマーク形成の位置精度が落ちる。
分のみ膜厚を大きくして段差を大きくしようとすると、
そのためのマスク形成とマスク合わせが新たに必要とな
り、アライメントマーク形成の位置精度が落ちる。
本発明は、上述のように、半導体装置の薄膜化に伴いア
ライメントマークの段差が小さくなって検出困難となる
上述の問題に対し、そのアライメントマークに対応する
段差の大きいアライメントマークを位置精度よく形成す
る方法を提供し、アライメントを精度よく行うことを目
的とする。
ライメントマークの段差が小さくなって検出困難となる
上述の問題に対し、そのアライメントマークに対応する
段差の大きいアライメントマークを位置精度よく形成す
る方法を提供し、アライメントを精度よく行うことを目
的とする。
第１図（ａ）乃至（ｃ）は実施例を説明するための断面
図である。
図である。
上記課題は、半導体基板１に絶縁被膜２を形成し、前記
絶縁被膜２をバターニングしてアライメントマークに対
応する基板露出部３ａ、 ３ｂ、 ３ｃを形成した後、
前記基板露出部３ａ、 ３ｂ、 ３ｃに選択的に結晶成
長を行い、前記絶縁被膜２上面との段差が前記絶縁被膜
２の膜厚より大きい厚いアライメントマーク４ａ、 ４
ｂ、 ４ｃを形成するによって解決される。
絶縁被膜２をバターニングしてアライメントマークに対
応する基板露出部３ａ、 ３ｂ、 ３ｃを形成した後、
前記基板露出部３ａ、 ３ｂ、 ３ｃに選択的に結晶成
長を行い、前記絶縁被膜２上面との段差が前記絶縁被膜
２の膜厚より大きい厚いアライメントマーク４ａ、 ４
ｂ、 ４ｃを形成するによって解決される。
本発明では、まず半導体基板１に形成した絶縁被膜２を
バターニングして半導体基板１にアライメントマークに
対応する基板露出部３ａ、 ３ｂ、 ３ｃを形成する。
バターニングして半導体基板１にアライメントマークに
対応する基板露出部３ａ、 ３ｂ、 ３ｃを形成する。
この絶縁被膜２のパターンは１通常用いるアライメント
マークと凹凸を反転したパターンである。基板露出部３
ａ、 ３ｂ、 ３ｃに選択的に結晶成長を行い、絶縁被
膜２上面との段差が絶縁被膜２の膜厚より大きい厚いア
ライメントマーク４ａ＋４ｂ、 ４ｃを形成する。この
厚いアライメントマーク４ａ＋ ４ｂ＋ ４ｃのパター
ンは通常用いるアライメントマークのパターンと同等で
ある。この厚いアライメントマーク４ａ＋ ４ｂ、 ４
ｃを用いれば、パターンのエツジ部からの散乱光が多く
なり、検出器の検出率を高め、精度のよいアライメント
が可能となる。
マークと凹凸を反転したパターンである。基板露出部３
ａ、 ３ｂ、 ３ｃに選択的に結晶成長を行い、絶縁被
膜２上面との段差が絶縁被膜２の膜厚より大きい厚いア
ライメントマーク４ａ＋４ｂ、 ４ｃを形成する。この
厚いアライメントマーク４ａ＋ ４ｂ＋ ４ｃのパター
ンは通常用いるアライメントマークのパターンと同等で
ある。この厚いアライメントマーク４ａ＋ ４ｂ、 ４
ｃを用いれば、パターンのエツジ部からの散乱光が多く
なり、検出器の検出率を高め、精度のよいアライメント
が可能となる。
第１図（ａ）乃至（ｃ）は実施例を説明するための断面
図であり、以下、これらの図を参照しながら説明する。
図であり、以下、これらの図を参照しながら説明する。
第１図（ａ）
半導体基板１としてＳｔ基板を用い、その上に絶縁被膜
２として厚さ１０００人のＳｉＯ２被膜をＣＶＤ法によ
り形成する。
２として厚さ１０００人のＳｉＯ２被膜をＣＶＤ法によ
り形成する。
第１図（ｂ）
絶縁被膜２の上に９通常のアライメントマークとして使
用されるパターンの凹凸を反転させたマスクパターンを
形成しく図示せず）、それをマスクにして絶縁被膜２を
エツチングし除去する。
用されるパターンの凹凸を反転させたマスクパターンを
形成しく図示せず）、それをマスクにして絶縁被膜２を
エツチングし除去する。
Ｓｉ基板１にＳｉＯ□被膜２ａ乃至２ｄが残り、アライ
メントマークに対応する基板露出部３ａ乃至３ｃが形成
される。基板露出部３ａ乃至３ｃの寸法は、すべて５μ
ｍ口で、配列の周［Ｌは１０ａｍである。
メントマークに対応する基板露出部３ａ乃至３ｃが形成
される。基板露出部３ａ乃至３ｃの寸法は、すべて５μ
ｍ口で、配列の周［Ｌは１０ａｍである。
第１図（ｃ）
基板露出部３ａ乃至３ｃにＣＶＤ法によりＳｉを選択的
にエピタキシャル成長する。その成長厚さは３０００人
であり、 Ｓｉｎ、被膜２ａ乃至２ａ上面から２０００
人突き出ている。このようにして、絶縁被膜２の厚さよ
り大きい段差を有するＳｔの厚いアライメントマーク４
ａ、 ４ｂ、 ４ｃが形成された。
にエピタキシャル成長する。その成長厚さは３０００人
であり、 Ｓｉｎ、被膜２ａ乃至２ａ上面から２０００
人突き出ている。このようにして、絶縁被膜２の厚さよ
り大きい段差を有するＳｔの厚いアライメントマーク４
ａ、 ４ｂ、 ４ｃが形成された。
この厚いアライメントマーク４ａ、 ４ｂ、 ４ｃを用
いて、精度のよいアライメントを行うことができた。
いて、精度のよいアライメントを行うことができた。
以上説明したように１本発明によれば、半導体基板に選
択的に結晶成長した膜をアライメントマークとして使用
することにより、散乱するレーザー光の量を多クシ、検
出器の検出率を高め、精度のよいアライメントを行うこ
とができる。
択的に結晶成長した膜をアライメントマークとして使用
することにより、散乱するレーザー光の量を多クシ、検
出器の検出率を高め、精度のよいアライメントを行うこ
とができる。
本発明は、特に半導体装置の高集積化、高速化に伴うパ
ターンの微細化に寄与するところが大きい。
ターンの微細化に寄与するところが大きい。
第１図（ａ）乃至（ｃ）は実施例を説明するための断面
図。 第２図（ａ）乃至（Ｃ）はアライメントマークとそれに
よる光の散乱を説明するための図 である。 図において。 １は半導体基板であってＳｔ基板。 ２．２ａ乃至２ｄは絶縁被膜であってＳｉ０ｇ被膜。 ３ａ乃至３ｃは基板露出部。 ４ａ乃至４ｃは厚いアライメントマーク。 ５ａ乃至５ｃはアライメントマーク。 ６はレーザー光束 （α） （Ｃ） 芙 惠 ４ダ１１ 男 １ 凹
図。 第２図（ａ）乃至（Ｃ）はアライメントマークとそれに
よる光の散乱を説明するための図 である。 図において。 １は半導体基板であってＳｔ基板。 ２．２ａ乃至２ｄは絶縁被膜であってＳｉ０ｇ被膜。 ３ａ乃至３ｃは基板露出部。 ４ａ乃至４ｃは厚いアライメントマーク。 ５ａ乃至５ｃはアライメントマーク。 ６はレーザー光束 （α） （Ｃ） 芙 惠 ４ダ１１ 男 １ 凹
Claims (1)
- 半導体基板（１）に絶縁被膜（２）を形成し、前記絶
縁被膜（２）をパターニングしてアライメントマークに
対応する基板露出部（３ａ、３ｂ、３ｃ）を形成した後
、前記基板露出部（３ａ、３ｂ、３ｃ）に選択的に結晶
成長を行い、前記絶縁被膜（２）上面との段差が前記絶
縁被膜（２）の膜厚より大きい厚いアライメントマーク
（４ａ、４ｂ、４ｃ）を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355190A JPH042115A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355190A JPH042115A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042115A true JPH042115A (ja) | 1992-01-07 |
Family
ID=14356963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10355190A Pending JPH042115A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100861A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-19 JP JP10355190A patent/JPH042115A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100861A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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