JPH0141247B2 - - Google Patents

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JPH0141247B2
JPH0141247B2 JP59058953A JP5895384A JPH0141247B2 JP H0141247 B2 JPH0141247 B2 JP H0141247B2 JP 59058953 A JP59058953 A JP 59058953A JP 5895384 A JP5895384 A JP 5895384A JP H0141247 B2 JPH0141247 B2 JP H0141247B2
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JP
Japan
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alignment mark
wafer
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view
shape
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Expired
Application number
JP59058953A
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English (en)
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JPS60201628A (ja
Inventor
Toshiaki Hayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS60201628A publication Critical patent/JPS60201628A/ja
Publication of JPH0141247B2 publication Critical patent/JPH0141247B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 <技術分野> 本発明はフオトリソグラフイ工程を含む半導体
集積回路の製造方法に関する。
<従来技術> LSI製造のフオトリソグラフイ工程では現在主
に1対1の露光装置が使用されているが、VLSI
製造では5対1、或いは10対1の縮小露光装置が
不可欠となつてくる。この様な状況下において、
露光工程におけるマスクとウエハ間のアライメン
ト精度の向上が益々重要な課題となる。
現行における露光装置はレンズを通したいわゆ
るTTL方式を用い、観測される露光用アライメ
ントマークの光反射強度のコントラスト比を解析
し、ウエハ位置を検出する方式をとつている。そ
してこの場合、アライメントマークの形成は従来
第1図の断面図に示すようになされる。すなわち
ウエハ1の表面のアライメントマークを形成した
い位置1aを例えば窒化珪素膜等でマスクし、そ
の周囲にSiO2層等を酸化、積層することにより
凹溝状のアライメントマークMを形成する。とこ
ろがこの方法ではSiO2層2のエツジ2aが垂直
にならず弧状になりやすいところから、第2図に
示す様にA―A′,B―B′方向に検出すると、そ
の光反射強度も第3図に示す様に多種干渉による
反射強度ノイズが生じ、その結果アライメントマ
ートの位置を正確に検出できなくなる不都合を含
んでいた。そしてこの傾向はSiO2層2が厚くな
る程顕著となり、さらにSiO2層2が厚い場合に
は、その上に塗布されるレジスト層3にも窪み3
aが生じて、一層正確な位置検出を困難にしてい
た。
<発明の目的> 本発明は従来技術の欠点を解消し、干渉じまが
発生せず、マスクとウエハの位置合せが正確に行
なうことができる半導体集積回路の製造方法の提
供を目的とする。
<発明の構成> 本発明はフオトリソグラフイ工程を含む半導体
集積回路の製造方法において、マスクとウエハと
の位置合せを行なうためのアライメントマークと
して、ウエハ自身の表面にフオトリソグラフイ工
程における露光波長以下の段差をエツチングによ
つて形成することを特徴としている。
<実施例> 第4図はウエハ上に形成されるアライメントマ
ークの形状を示す平面図、第5図はアライメント
マークを凹溝状に形成した場合の断面図、第6図
はアライメントマークを凸状に形成した場合の断
面図、第7図はアライメントマークを凸状に形成
したウエハ上にSiO2層とレジスト層を積層した
ときの状態を示す断面図、第8図a,bは本発明
の方法によつて形成されたアライメントマークに
ついて観測される代表的な2つのタイプについて
の光反射強度を示す図である。
例えばアライメントマークMとして第4図に示
す様な平面形状のものを形成する場合、本発明で
はウエハ自体をエツチングしてその表面に直接ア
ライメントマークMを形成する。アライメントマ
ークMは第5図に示すようにウエハ10に凹溝状
に形成してもよいし、第6図に示すようにアライ
メントマークM以外の部分をエツチング除去して
凸状にしてもよい。アライメントマークMの形成
はウエハ10上へのフオトレジストの塗布、露
光、現象によるマスクの形成と、プラズマエツチ
ング或いは強アルカリ溶液による化学エツチング
により行なう。本発明ではこのようにウエハ自体
をエツチングしてその表面に直接マークMを形成
するようにしているので、第1図に示す従来の方
法に較べてマークMのエツジ11がよりシヤープ
(より垂直)に構成され、フオトリソグラフイ工
程の際に干渉じまが生じない。なお垂直度はプラ
ズマエツチングによる方が良くなる。ウエハ自体
をエツチングすることはデバイスの電気特性に悪
影響をおよぼす等の理由から従来行なわれていな
かつたが、本発明では未だ活性フイールドを形成
していない状態で、ウエハにアライメントマーク
のみを、他の部分をマスクして、エツチング形成
するようにしているので、エツチングによる不都
合は生じない。
またアライメントマークMのエツジ11の段差
はフオトリソグラフイ工程における露光の波長以
下にする。このようにすることにより、段差部分
での干渉をなくし、エツジ11部分での回折強度
のコントラストを一層鮮明にすることができる。
第7図はアライメントマークMを形成したウエ
ハ10上にSiO2層12とレジスト13を積層し
た断面を示すが、図からもわかるようにアライメ
ントマークMを凸状に形成した場合はレジスト1
3表面に及ぼす凸の影響が少なく、表面が平滑と
なるので、光反射強度のコントラストがそれだけ
鮮明となる。アライメントマークMを凹溝状に形
成した場合は多少の凹の影響がレジスト13表面
に残る。
第8図に示す光反射強度測定結果から明らかな
ように本発明によつて形成されるアライメントマ
ークの場合は、ノイズが軽減され鮮明なコントラ
ストが得られる。
<発明の効果> 本発明は以上の構成よりなり、アライメントマ
ークとしてウエハ自身の表面にエツチングにより
垂直で且つ露光波長以下の段差を形成するように
しているので、フオトリソグラフイ工程の際アラ
イメントマークからの反射強度のノイズが軽減さ
れ、アライメント精度を大幅に向上させることが
できる。加えて、アライメントマークの位置を迅
速に検出することができるので、位置合せに必要
な時間が大幅に短縮することができる。データに
よれば位置合せ時間が20%短縮された。
【図面の簡単な説明】
第1図は従来例を示すアライメントマーク部分
の断面図、第2図は従来におけるアライメントマ
ーク部分に生じる干渉じまを示す図、第3図は第
2図のA―A′,B―B′に沿つて測定した光回折
強度を示す図、第4図は実施例において、ウエハ
上に形成されるアライメントマークの形状をを示
す平面図、第5図はアライメントマークを凹溝状
に形成した場合の断面図、第6図はアライメント
マークを凸状に形成した場合の断面図、第7図は
アライメントマークを凸状に形成したウエハ上に
SiO2層とレジスト層を積層した状態を示す断面
図、第8図は本発明の方法によるアライメントマ
ークについて観測される光反射強度を示す図で、
a,bはそれぞれ代表的なタイプを示す。 10……ウエハ、11……アライメントマーク
のエツジ、M……アライメントマーク。

Claims (1)

    【特許請求の範囲】
  1. 1 フオトリソグラフイ工程を含む半導体集積回
    路の製造方法において、マスクとウエハとの位置
    合せを行うためのアライメントマークとして、ウ
    エハ自身の表面にフオトリソグラフイ工程におけ
    る露光波長以下の段差をエツチングによつて形成
    することを特徴とする半導体集積回路の製造方
    法。
JP59058953A 1984-03-26 1984-03-26 半導体集積回路の製造方法 Granted JPS60201628A (ja)

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JP59058953A JPS60201628A (ja) 1984-03-26 1984-03-26 半導体集積回路の製造方法

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JPS60201628A JPS60201628A (ja) 1985-10-12
JPH0141247B2 true JPH0141247B2 (ja) 1989-09-04

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ID=13099195

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003482B1 (ko) * 1992-12-14 1996-03-14 삼성전자주식회사 액정 표시 장치의 칼라 필터 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52152171A (en) * 1976-06-14 1977-12-17 Hitachi Ltd Wafer alignment method
JPS5664432A (en) * 1979-10-29 1981-06-01 Seiko Epson Corp Positioning of semiconductor device
JPS5683028A (en) * 1979-12-11 1981-07-07 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device

Patent Citations (3)

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JPS60201628A (ja) 1985-10-12

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