JPH0141247B2 - - Google Patents
Info
- Publication number
- JPH0141247B2 JPH0141247B2 JP59058953A JP5895384A JPH0141247B2 JP H0141247 B2 JPH0141247 B2 JP H0141247B2 JP 59058953 A JP59058953 A JP 59058953A JP 5895384 A JP5895384 A JP 5895384A JP H0141247 B2 JPH0141247 B2 JP H0141247B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- wafer
- alignment
- view
- shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はフオトリソグラフイ工程を含む半導体
集積回路の製造方法に関する。
集積回路の製造方法に関する。
＜従来技術＞
LSI製造のフオトリソグラフイ工程では現在主
に１対１の露光装置が使用されているが、VLSI
製造では５対１、或いは10対１の縮小露光装置が
不可欠となつてくる。この様な状況下において、
露光工程におけるマスクとウエハ間のアライメン
ト精度の向上が益々重要な課題となる。
に１対１の露光装置が使用されているが、VLSI
製造では５対１、或いは10対１の縮小露光装置が
不可欠となつてくる。この様な状況下において、
露光工程におけるマスクとウエハ間のアライメン
ト精度の向上が益々重要な課題となる。
現行における露光装置はレンズを通したいわゆ
るTTL方式を用い、観測される露光用アライメ
ントマークの光反射強度のコントラスト比を解析
し、ウエハ位置を検出する方式をとつている。そ
してこの場合、アライメントマークの形成は従来
第１図の断面図に示すようになされる。すなわち
ウエハ１の表面のアライメントマークを形成した
い位置1aを例えば窒化珪素膜等でマスクし、そ
の周囲にSiO2層等を酸化、積層することにより
凹溝状のアライメントマークＭを形成する。とこ
ろがこの方法ではSiO2層２のエツジ２ａが垂直
にならず弧状になりやすいところから、第２図に
示す様にＡ―A′，Ｂ―B′方向に検出すると、そ
の光反射強度も第３図に示す様に多種干渉による
反射強度ノイズが生じ、その結果アライメントマ
ートの位置を正確に検出できなくなる不都合を含
んでいた。そしてこの傾向はSiO2層２が厚くな
る程顕著となり、さらにSiO2層２が厚い場合に
は、その上に塗布されるレジスト層３にも窪み３
ａが生じて、一層正確な位置検出を困難にしてい
た。
るTTL方式を用い、観測される露光用アライメ
ントマークの光反射強度のコントラスト比を解析
し、ウエハ位置を検出する方式をとつている。そ
してこの場合、アライメントマークの形成は従来
第１図の断面図に示すようになされる。すなわち
ウエハ１の表面のアライメントマークを形成した
い位置1aを例えば窒化珪素膜等でマスクし、そ
の周囲にSiO2層等を酸化、積層することにより
凹溝状のアライメントマークＭを形成する。とこ
ろがこの方法ではSiO2層２のエツジ２ａが垂直
にならず弧状になりやすいところから、第２図に
示す様にＡ―A′，Ｂ―B′方向に検出すると、そ
の光反射強度も第３図に示す様に多種干渉による
反射強度ノイズが生じ、その結果アライメントマ
ートの位置を正確に検出できなくなる不都合を含
んでいた。そしてこの傾向はSiO2層２が厚くな
る程顕著となり、さらにSiO2層２が厚い場合に
は、その上に塗布されるレジスト層３にも窪み３
ａが生じて、一層正確な位置検出を困難にしてい
た。
＜発明の目的＞
本発明は従来技術の欠点を解消し、干渉じまが
発生せず、マスクとウエハの位置合せが正確に行
なうことができる半導体集積回路の製造方法の提
供を目的とする。
発生せず、マスクとウエハの位置合せが正確に行
なうことができる半導体集積回路の製造方法の提
供を目的とする。
＜発明の構成＞
本発明はフオトリソグラフイ工程を含む半導体
集積回路の製造方法において、マスクとウエハと
の位置合せを行なうためのアライメントマークと
して、ウエハ自身の表面にフオトリソグラフイ工
程における露光波長以下の段差をエツチングによ
つて形成することを特徴としている。
集積回路の製造方法において、マスクとウエハと
の位置合せを行なうためのアライメントマークと
して、ウエハ自身の表面にフオトリソグラフイ工
程における露光波長以下の段差をエツチングによ
つて形成することを特徴としている。
＜実施例＞
第４図はウエハ上に形成されるアライメントマ
ークの形状を示す平面図、第５図はアライメント
マークを凹溝状に形成した場合の断面図、第６図
はアライメントマークを凸状に形成した場合の断
面図、第７図はアライメントマークを凸状に形成
したウエハ上にSiO2層とレジスト層を積層した
ときの状態を示す断面図、第８図ａ，ｂは本発明
の方法によつて形成されたアライメントマークに
ついて観測される代表的な２つのタイプについて
の光反射強度を示す図である。
ークの形状を示す平面図、第５図はアライメント
マークを凹溝状に形成した場合の断面図、第６図
はアライメントマークを凸状に形成した場合の断
面図、第７図はアライメントマークを凸状に形成
したウエハ上にSiO2層とレジスト層を積層した
ときの状態を示す断面図、第８図ａ，ｂは本発明
の方法によつて形成されたアライメントマークに
ついて観測される代表的な２つのタイプについて
の光反射強度を示す図である。
例えばアライメントマークＭとして第４図に示
す様な平面形状のものを形成する場合、本発明で
はウエハ自体をエツチングしてその表面に直接ア
ライメントマークＭを形成する。アライメントマ
ークＭは第５図に示すようにウエハ１０に凹溝状
に形成してもよいし、第６図に示すようにアライ
メントマークＭ以外の部分をエツチング除去して
凸状にしてもよい。アライメントマークＭの形成
はウエハ１０上へのフオトレジストの塗布、露
光、現象によるマスクの形成と、プラズマエツチ
ング或いは強アルカリ溶液による化学エツチング
により行なう。本発明ではこのようにウエハ自体
をエツチングしてその表面に直接マークＭを形成
するようにしているので、第１図に示す従来の方
法に較べてマークＭのエツジ１１がよりシヤープ
（より垂直）に構成され、フオトリソグラフイ工
程の際に干渉じまが生じない。なお垂直度はプラ
ズマエツチングによる方が良くなる。ウエハ自体
をエツチングすることはデバイスの電気特性に悪
影響をおよぼす等の理由から従来行なわれていな
かつたが、本発明では未だ活性フイールドを形成
していない状態で、ウエハにアライメントマーク
のみを、他の部分をマスクして、エツチング形成
するようにしているので、エツチングによる不都
合は生じない。
す様な平面形状のものを形成する場合、本発明で
はウエハ自体をエツチングしてその表面に直接ア
ライメントマークＭを形成する。アライメントマ
ークＭは第５図に示すようにウエハ１０に凹溝状
に形成してもよいし、第６図に示すようにアライ
メントマークＭ以外の部分をエツチング除去して
凸状にしてもよい。アライメントマークＭの形成
はウエハ１０上へのフオトレジストの塗布、露
光、現象によるマスクの形成と、プラズマエツチ
ング或いは強アルカリ溶液による化学エツチング
により行なう。本発明ではこのようにウエハ自体
をエツチングしてその表面に直接マークＭを形成
するようにしているので、第１図に示す従来の方
法に較べてマークＭのエツジ１１がよりシヤープ
（より垂直）に構成され、フオトリソグラフイ工
程の際に干渉じまが生じない。なお垂直度はプラ
ズマエツチングによる方が良くなる。ウエハ自体
をエツチングすることはデバイスの電気特性に悪
影響をおよぼす等の理由から従来行なわれていな
かつたが、本発明では未だ活性フイールドを形成
していない状態で、ウエハにアライメントマーク
のみを、他の部分をマスクして、エツチング形成
するようにしているので、エツチングによる不都
合は生じない。
またアライメントマークＭのエツジ１１の段差
はフオトリソグラフイ工程における露光の波長以
下にする。このようにすることにより、段差部分
での干渉をなくし、エツジ１１部分での回折強度
のコントラストを一層鮮明にすることができる。
はフオトリソグラフイ工程における露光の波長以
下にする。このようにすることにより、段差部分
での干渉をなくし、エツジ１１部分での回折強度
のコントラストを一層鮮明にすることができる。
第７図はアライメントマークＭを形成したウエ
ハ１０上にSiO2層１２とレジスト１３を積層し
た断面を示すが、図からもわかるようにアライメ
ントマークＭを凸状に形成した場合はレジスト１
３表面に及ぼす凸の影響が少なく、表面が平滑と
なるので、光反射強度のコントラストがそれだけ
鮮明となる。アライメントマークＭを凹溝状に形
成した場合は多少の凹の影響がレジスト１３表面
に残る。
ハ１０上にSiO2層１２とレジスト１３を積層し
た断面を示すが、図からもわかるようにアライメ
ントマークＭを凸状に形成した場合はレジスト１
３表面に及ぼす凸の影響が少なく、表面が平滑と
なるので、光反射強度のコントラストがそれだけ
鮮明となる。アライメントマークＭを凹溝状に形
成した場合は多少の凹の影響がレジスト１３表面
に残る。
第８図に示す光反射強度測定結果から明らかな
ように本発明によつて形成されるアライメントマ
ークの場合は、ノイズが軽減され鮮明なコントラ
ストが得られる。
ように本発明によつて形成されるアライメントマ
ークの場合は、ノイズが軽減され鮮明なコントラ
ストが得られる。
＜発明の効果＞
本発明は以上の構成よりなり、アライメントマ
ークとしてウエハ自身の表面にエツチングにより
垂直で且つ露光波長以下の段差を形成するように
しているので、フオトリソグラフイ工程の際アラ
イメントマークからの反射強度のノイズが軽減さ
れ、アライメント精度を大幅に向上させることが
できる。加えて、アライメントマークの位置を迅
速に検出することができるので、位置合せに必要
な時間が大幅に短縮することができる。データに
よれば位置合せ時間が20％短縮された。
ークとしてウエハ自身の表面にエツチングにより
垂直で且つ露光波長以下の段差を形成するように
しているので、フオトリソグラフイ工程の際アラ
イメントマークからの反射強度のノイズが軽減さ
れ、アライメント精度を大幅に向上させることが
できる。加えて、アライメントマークの位置を迅
速に検出することができるので、位置合せに必要
な時間が大幅に短縮することができる。データに
よれば位置合せ時間が20％短縮された。
第１図は従来例を示すアライメントマーク部分
の断面図、第２図は従来におけるアライメントマ
ーク部分に生じる干渉じまを示す図、第３図は第
２図のＡ―A′，Ｂ―B′に沿つて測定した光回折
強度を示す図、第４図は実施例において、ウエハ
上に形成されるアライメントマークの形状をを示
す平面図、第５図はアライメントマークを凹溝状
に形成した場合の断面図、第６図はアライメント
マークを凸状に形成した場合の断面図、第７図は
アライメントマークを凸状に形成したウエハ上に
SiO2層とレジスト層を積層した状態を示す断面
図、第８図は本発明の方法によるアライメントマ
ークについて観測される光反射強度を示す図で、
ａ，ｂはそれぞれ代表的なタイプを示す。 １０……ウエハ、１１……アライメントマーク
のエツジ、Ｍ……アライメントマーク。
の断面図、第２図は従来におけるアライメントマ
ーク部分に生じる干渉じまを示す図、第３図は第
２図のＡ―A′，Ｂ―B′に沿つて測定した光回折
強度を示す図、第４図は実施例において、ウエハ
上に形成されるアライメントマークの形状をを示
す平面図、第５図はアライメントマークを凹溝状
に形成した場合の断面図、第６図はアライメント
マークを凸状に形成した場合の断面図、第７図は
アライメントマークを凸状に形成したウエハ上に
SiO2層とレジスト層を積層した状態を示す断面
図、第８図は本発明の方法によるアライメントマ
ークについて観測される光反射強度を示す図で、
ａ，ｂはそれぞれ代表的なタイプを示す。 １０……ウエハ、１１……アライメントマーク
のエツジ、Ｍ……アライメントマーク。
Claims (1)
- １ フオトリソグラフイ工程を含む半導体集積回
路の製造方法において、マスクとウエハとの位置
合せを行うためのアライメントマークとして、ウ
エハ自身の表面にフオトリソグラフイ工程におけ
る露光波長以下の段差をエツチングによつて形成
することを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058953A JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058953A JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201628A JPS60201628A (ja) | 1985-10-12 |
| JPH0141247B2 true JPH0141247B2 (ja) | 1989-09-04 |
Family
ID=13099195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058953A Granted JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201628A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003482B1 (ko) * | 1992-12-14 | 1996-03-14 | 삼성전자주식회사 | 액정 표시 장치의 칼라 필터 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152171A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Wafer alignment method |
| JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
| JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1984
- 1984-03-26 JP JP59058953A patent/JPS60201628A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152171A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Wafer alignment method |
| JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
| JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201628A (ja) | 1985-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5302477A (en) | Inverted phase-shifted reticle | |
| US4824254A (en) | Alignment marks on semiconductor wafers and method of manufacturing the marks | |
| US5354632A (en) | Lithography using a phase-shifting reticle with reduced transmittance | |
| US5300379A (en) | Method of fabrication of inverted phase-shifted reticle | |
| JPS5846054B2 (ja) | フオトマスク | |
| EP0230648A2 (en) | Method of forming an alignment mark | |
| JPH0141247B2 (ja) | ||
| JPH0795543B2 (ja) | エツチング方法 | |
| JP2995749B2 (ja) | 半導体装置 | |
| JP2687418B2 (ja) | 半導体装置 | |
| JPH0536583A (ja) | 位置合せ方法および半導体集積回路装置の製造方法 | |
| JPH04291345A (ja) | パターン形成方法 | |
| JPS603620A (ja) | 微細パタ−ンの形成方法 | |
| KR910010257B1 (ko) | 포토마스킹 공정 | |
| KR20070064161A (ko) | 반도체 소자의 오버레이 키 패턴 형성 방법 | |
| KR100232236B1 (ko) | 정렬도 측정용 오버레이 패턴 형성방법 | |
| JP2762500B2 (ja) | 半導体装置 | |
| JPS61270823A (ja) | 半導体装置の製造方法 | |
| JPS62177922A (ja) | 半導体装置の製造方法 | |
| KR100685597B1 (ko) | 반도체소자의 측정마크 및 그 형성방법 | |
| KR100265353B1 (ko) | 이중감광막을 이용한 반도체소자의 금속패턴 형성방법 | |
| KR960000232B1 (ko) | 반도체 소자의 게이트패턴 형성방법 | |
| JPS58219738A (ja) | 半導体装置の製造方法 | |
| KR0126650B1 (ko) | 하프톤형 위상반전 마스크의 제조 방법 | |
| KR19980076177A (ko) | 정렬도 측정용 오버레이 패턴 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |