JPS60201628A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS60201628A JPS60201628A JP59058953A JP5895384A JPS60201628A JP S60201628 A JPS60201628 A JP S60201628A JP 59058953 A JP59058953 A JP 59058953A JP 5895384 A JP5895384 A JP 5895384A JP S60201628 A JPS60201628 A JP S60201628A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- alignment mark
- etching
- alignment
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はフォトリソグラフィ工程を含む半導体集積回路
の製造方法に関する。
の製造方法に関する。
〈従来技術〉
LSI製造のフォトリソグラフィ工程では現在主にl対
lの露光装置が使用されているが、VLS I製造では
5対1.或いは10対1の縮小露光装置が不可欠となっ
てくる。この様な状況下において、露光工程におけるマ
スクとウェハ間のアライメント精度の向上が益々重要な
課題となる。
lの露光装置が使用されているが、VLS I製造では
5対1.或いは10対1の縮小露光装置が不可欠となっ
てくる。この様な状況下において、露光工程におけるマ
スクとウェハ間のアライメント精度の向上が益々重要な
課題となる。
現行における露光装置はレンズを通したいわゆるTTL
方式を用い、観測される露光用アライメントマークの光
回折強度または光反射強度のコントラスト比を解析し、
ウェハ位置を検出する方式をとっている。そしてこの場
合、アライメントマークの形成は従来第1図の断面図に
示すようになされている。すなわちウェハ1の表面のア
ライメントマークを形成したい位置1aを例えば窒化珪
素膜等でマスクし、その周囲に5i02層2等を積層す
ることにより凹溝状のアライメントマークMを形成する
。ところがこの方法では5i02層2のエツジ2aが垂
直にならず弧状になりやすいところから、第2図に示す
様にA−A’入方向検出すると、その回折強度も第3図
に示す様に多数のノイズが生じ、その結果アライメント
マークの位置を正確に検出できなくなる不都合を含んで
いた。そしてこΦ傾向は3102層2が厚くなる程顕著
となり、さらに3102層2が厚い場合には、その上に
塗布されるレジストN3にも窪み3aが生じて、一層正
確な位置検出を困難にしていた。
方式を用い、観測される露光用アライメントマークの光
回折強度または光反射強度のコントラスト比を解析し、
ウェハ位置を検出する方式をとっている。そしてこの場
合、アライメントマークの形成は従来第1図の断面図に
示すようになされている。すなわちウェハ1の表面のア
ライメントマークを形成したい位置1aを例えば窒化珪
素膜等でマスクし、その周囲に5i02層2等を積層す
ることにより凹溝状のアライメントマークMを形成する
。ところがこの方法では5i02層2のエツジ2aが垂
直にならず弧状になりやすいところから、第2図に示す
様にA−A’入方向検出すると、その回折強度も第3図
に示す様に多数のノイズが生じ、その結果アライメント
マークの位置を正確に検出できなくなる不都合を含んで
いた。そしてこΦ傾向は3102層2が厚くなる程顕著
となり、さらに3102層2が厚い場合には、その上に
塗布されるレジストN3にも窪み3aが生じて、一層正
確な位置検出を困難にしていた。
〈発明の目的〉
本発明は従来技術の欠点を解消し、干渉しまが発生せず
、マスクとウェハの位置合せが正確に行なうことができ
る半導体集積回路の製造方法の提供を目的とする。
、マスクとウェハの位置合せが正確に行なうことができ
る半導体集積回路の製造方法の提供を目的とする。
〈発明の構成〉
本発明はフォトリソグラフィ工程を含む半導体集積回路
の製造方法において、マスクとウェハとの位置合せを行
なうためのアライメントマークを、ウェハ自身の表面に
エツチングにより垂直な段差をもって直接形成すること
を特徴としている。
の製造方法において、マスクとウェハとの位置合せを行
なうためのアライメントマークを、ウェハ自身の表面に
エツチングにより垂直な段差をもって直接形成すること
を特徴としている。
〈実施例〉
第4図はウェハ上に形成されるアライメントマークの形
状を示す平面図、第5図はアライメントマークを凹溝状
に形成した場合の断面図、第6図はアライメントマーク
を凸状に形成した場合の断面図、第7図はアライメント
マークを凸状に形成したウェハ上にS i 02層とレ
ジスト層を積層したときの状態を示す断面図、第8図(
a)、 (blは本発明の方法によって形成されたアラ
イメントマークについて観測される代表的な2つのタイ
プについての光回折強度を示す図である。
状を示す平面図、第5図はアライメントマークを凹溝状
に形成した場合の断面図、第6図はアライメントマーク
を凸状に形成した場合の断面図、第7図はアライメント
マークを凸状に形成したウェハ上にS i 02層とレ
ジスト層を積層したときの状態を示す断面図、第8図(
a)、 (blは本発明の方法によって形成されたアラ
イメントマークについて観測される代表的な2つのタイ
プについての光回折強度を示す図である。
例えばアライメントマークMとして第4図に示す様な平
面形状のものを形成する場合、本発明ではウェハ自体を
エツチングしてその表面に直接アライメントマークMを
形成する。アライメントマークMは第5図に示すように
ウェハ10に凹溝状に形成してもよいし、第6図に示す
ようにアライメントマークM以外の部分をエツチング除
去して凸状にしてもよい。アライメントマークMの形成
はウェハ10上へのフォトレジストの塗布、露光。
面形状のものを形成する場合、本発明ではウェハ自体を
エツチングしてその表面に直接アライメントマークMを
形成する。アライメントマークMは第5図に示すように
ウェハ10に凹溝状に形成してもよいし、第6図に示す
ようにアライメントマークM以外の部分をエツチング除
去して凸状にしてもよい。アライメントマークMの形成
はウェハ10上へのフォトレジストの塗布、露光。
現象によるマスクの形成と、プラズマエツチング或いは
強アルカリ溶液による化学エツチングにより行なう。本
発明ではこのようにウェハ自体をエツチングしてその表
面に直接マークMを形成するようにしているので、第1
図に示す従来の方法に較べてマークMのエツジ11がよ
りシャープ(より垂直)に構成され、フォトグラフィ工
程の際に干渉しまが生じない。なお垂直度はプラズマエ
ツチングによる方が良くなる。ウェハ自体をエツチング
することは肌荒れを招きやすいこと等の理由から従来行
なわれていなかったが、本発明では未だ活性フィールド
を形成していない状態で、ウェハにアライメントマーク
のみを、他の部分をマスクして、エツチング形成するよ
うにしているので、エツチングによる不都合は生じない
。
強アルカリ溶液による化学エツチングにより行なう。本
発明ではこのようにウェハ自体をエツチングしてその表
面に直接マークMを形成するようにしているので、第1
図に示す従来の方法に較べてマークMのエツジ11がよ
りシャープ(より垂直)に構成され、フォトグラフィ工
程の際に干渉しまが生じない。なお垂直度はプラズマエ
ツチングによる方が良くなる。ウェハ自体をエツチング
することは肌荒れを招きやすいこと等の理由から従来行
なわれていなかったが、本発明では未だ活性フィールド
を形成していない状態で、ウェハにアライメントマーク
のみを、他の部分をマスクして、エツチング形成するよ
うにしているので、エツチングによる不都合は生じない
。
またアライメントマークMのエツジ11の段差はフォト
リソグラフィ工程における露光の波長以下にする。この
ようにすることにより、光学的な理由からエツジ11部
分での回折強度のコントラストを一層鮮明にすることが
できる。
リソグラフィ工程における露光の波長以下にする。この
ようにすることにより、光学的な理由からエツジ11部
分での回折強度のコントラストを一層鮮明にすることが
できる。
第7図はアライメントマークMを形成したウェハ10上
に5i02層12とレジスト13を積層した断面を示す
が、図からもわかるようにアライメントマークMを凸状
に形成した場合はレジスト13表面に及ぼす凸の影響が
少なく、表面が平滑となるので、光回折強度のコントラ
ストがそれだけ鮮明となる。アライメントマークMを凹
溝状に形成した場合は多少の凹の影響がレジスト13表
面に残る。
に5i02層12とレジスト13を積層した断面を示す
が、図からもわかるようにアライメントマークMを凸状
に形成した場合はレジスト13表面に及ぼす凸の影響が
少なく、表面が平滑となるので、光回折強度のコントラ
ストがそれだけ鮮明となる。アライメントマークMを凹
溝状に形成した場合は多少の凹の影響がレジスト13表
面に残る。
第8図に示す光回折強度測定結果から明らかなように本
発明によって形成されるアライメントマークの場合は、
ノイズが軽減され鮮明なコントラストが得られる。
発明によって形成されるアライメントマークの場合は、
ノイズが軽減され鮮明なコントラストが得られる。
〈発明の効果〉
本発明は以上の構成よりなり、アライメントマークをウ
ェハ自身の表面にエツチングにより垂直な段差をもって
直接に形成するようにしているので、フォトリソグラフ
ィ工程の際アライメントマークからの回折強度のノイズ
が軽減され、アライメント精度を大幅に向上させること
ができる。加えて、アライメントマークの位置を迅速に
検出することができるので、位置合せに必要な時間が大
幅に短縮することができる。データによれば位置合せ時
間が20%短縮された。
ェハ自身の表面にエツチングにより垂直な段差をもって
直接に形成するようにしているので、フォトリソグラフ
ィ工程の際アライメントマークからの回折強度のノイズ
が軽減され、アライメント精度を大幅に向上させること
ができる。加えて、アライメントマークの位置を迅速に
検出することができるので、位置合せに必要な時間が大
幅に短縮することができる。データによれば位置合せ時
間が20%短縮された。
第1図は従来例を示すアライメントマーク部分の断面図
、第2図は従来におけるアライメントマーク部分に生じ
る干渉しまを示す図、第3図は第2図のA−Aに沿って
測定した光回折強度を示す図、第4図は実施例において
、ウェハ上に形成されるアライメントマークの形状を示
す平面図、第5図はアライメントマークを凹溝状に形成
した場合の断面図、第6図はアライメントマークを凸状
に形成した場合の断面図、第7図はアライメントマーク
を凸状に形成したウェハ上に5i02層とレジスト層を
積層した状態を示す断面図、第8図は本発明の方法によ
るアライメントマークについて観測される光回折強度を
示す図で、(al、 (b)はそれぞれ代表的なタイプ
を示す。 10−ウェハ 11−アライメントマークの工、ソジ M−アライメントマーク I++1 2 Mσ牡T ルalL 手続補正書印釦 2、発明の名称 半導体集積回路の製造方法 3、補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区長池町22番22号氏名 (50
4)シャープ株式会社 代表者 佐伯 旭 4、代理人 住所 大阪市北区兎我野町15番13号ミユキビル 電
話(06) 315−7481〜26、補正の対象 明
細書および図面 7 補正の内容 別紙添付の通り 補正の内容 (11明細書箱2頁10行目、「光回折強度または」と
あるを削除する。 rA−A’ 、B’−B’ Jと補正する。 (4)明細書第6頁1行目「回折強度」とあるを「光反
射強度」と補正する。 (5)同第3頁1行目から2行目「多数のノイズ」とあ
るを「多種干渉による反射強度ノイズ」と補正する。 (6) 明細書節4頁9行目「光回折強度」とあるを「
光反射強度」と補正する。 (7)明細書筒5頁8行目「肌荒れを招きゃすいこと」
とあるを「デバイスの電気特性に悪影響をおよぼす」と
補正する。 (8)明細書第6頁、4行目、8行目、17行目「回折
強度」とあるを1反射強度」と補正する。 (9) 明細書用7頁7行目rA−AJとあるをrA−
A’ 、B−B” Jと補正する。 (101同第7頁16行目「光回折強度」とあるを1光
反射強度」と補正する。 <+1> 図面、第1図、第2図を別紙添付図面の通り
補正する。 第1図 ]a 第2図
、第2図は従来におけるアライメントマーク部分に生じ
る干渉しまを示す図、第3図は第2図のA−Aに沿って
測定した光回折強度を示す図、第4図は実施例において
、ウェハ上に形成されるアライメントマークの形状を示
す平面図、第5図はアライメントマークを凹溝状に形成
した場合の断面図、第6図はアライメントマークを凸状
に形成した場合の断面図、第7図はアライメントマーク
を凸状に形成したウェハ上に5i02層とレジスト層を
積層した状態を示す断面図、第8図は本発明の方法によ
るアライメントマークについて観測される光回折強度を
示す図で、(al、 (b)はそれぞれ代表的なタイプ
を示す。 10−ウェハ 11−アライメントマークの工、ソジ M−アライメントマーク I++1 2 Mσ牡T ルalL 手続補正書印釦 2、発明の名称 半導体集積回路の製造方法 3、補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区長池町22番22号氏名 (50
4)シャープ株式会社 代表者 佐伯 旭 4、代理人 住所 大阪市北区兎我野町15番13号ミユキビル 電
話(06) 315−7481〜26、補正の対象 明
細書および図面 7 補正の内容 別紙添付の通り 補正の内容 (11明細書箱2頁10行目、「光回折強度または」と
あるを削除する。 rA−A’ 、B’−B’ Jと補正する。 (4)明細書第6頁1行目「回折強度」とあるを「光反
射強度」と補正する。 (5)同第3頁1行目から2行目「多数のノイズ」とあ
るを「多種干渉による反射強度ノイズ」と補正する。 (6) 明細書節4頁9行目「光回折強度」とあるを「
光反射強度」と補正する。 (7)明細書筒5頁8行目「肌荒れを招きゃすいこと」
とあるを「デバイスの電気特性に悪影響をおよぼす」と
補正する。 (8)明細書第6頁、4行目、8行目、17行目「回折
強度」とあるを1反射強度」と補正する。 (9) 明細書用7頁7行目rA−AJとあるをrA−
A’ 、B−B” Jと補正する。 (101同第7頁16行目「光回折強度」とあるを1光
反射強度」と補正する。 <+1> 図面、第1図、第2図を別紙添付図面の通り
補正する。 第1図 ]a 第2図
Claims (1)
- 【特許請求の範囲】 (11フオトリソグラフイエ程を含む半導体゛集積回路
の製造方法において、マスクとウェハとの位置合せを行
なうためのアライメントマークを、ウェハ自身の表面に
エツチングにより垂直な段差をもって直接形成すること
を特徴とする半導体集積回路の製造方法 (2)アライメントマークのエツチング段差を露光波長
以下とする特許請求の範囲第1項記載の半導体集積回路
の製造方法 (3)アライメントマークは凸状または凹状に形成する
特許請求の範囲第1項または第2項に記載の半導体集積
回路の製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59058953A JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59058953A JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60201628A true JPS60201628A (ja) | 1985-10-12 |
JPH0141247B2 JPH0141247B2 (ja) | 1989-09-04 |
Family
ID=13099195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59058953A Granted JPS60201628A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60201628A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL9302118A (nl) * | 1992-12-14 | 1994-07-01 | Samsung Electronics Co Ltd | Kleurfilter voor vloeibaar kristalweergeefinrichting alsmede werkwijze voor het vervaardigen daarvan. |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52152171A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Wafer alignment method |
JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1984
- 1984-03-26 JP JP59058953A patent/JPS60201628A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52152171A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Wafer alignment method |
JPS5664432A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | Positioning of semiconductor device |
JPS5683028A (en) * | 1979-12-11 | 1981-07-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL9302118A (nl) * | 1992-12-14 | 1994-07-01 | Samsung Electronics Co Ltd | Kleurfilter voor vloeibaar kristalweergeefinrichting alsmede werkwijze voor het vervaardigen daarvan. |
Also Published As
Publication number | Publication date |
---|---|
JPH0141247B2 (ja) | 1989-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4613364B2 (ja) | レジストパタン形成方法 | |
JPH0450730B2 (ja) | ||
JPS59232416A (ja) | アライメントマ−ク | |
JPS60201628A (ja) | 半導体集積回路の製造方法 | |
EP0030117A1 (en) | Method of forming an opening in a negative resist film | |
JPS58219738A (ja) | 半導体装置の製造方法 | |
JPH04216553A (ja) | 半導体製造用マスク | |
KR100685597B1 (ko) | 반도체소자의 측정마크 및 그 형성방법 | |
JPS6386550A (ja) | 多層配線層の形成方法 | |
JPH0697024A (ja) | レジストパターンの形成方法 | |
JPS60207339A (ja) | パタ−ン形成方法 | |
KR100221634B1 (ko) | 정렬 방법 | |
KR100399889B1 (ko) | 반도체소자의감광층패턴형성방법 | |
KR960000232B1 (ko) | 반도체 소자의 게이트패턴 형성방법 | |
JPH0677106A (ja) | フォトレジストパターンの形成方法 | |
JPS63139351A (ja) | ホトマスク | |
KR0177347B1 (ko) | 정렬, 노광 장치의 상호 매칭을 위한 기준웨이퍼 제작방법 | |
KR100476378B1 (ko) | 탑표면이미지프로세스에의해형성된레지스트패턴제거방법 | |
JPH02117126A (ja) | 半導体装置の製造方法 | |
JPS62183449A (ja) | パタ−ン形成方法 | |
KR100198599B1 (ko) | 반도체 소자의 정렬 및 노광방법 | |
JPH10144746A (ja) | 重ね合わせ精度測定用パターン | |
KR20010036396A (ko) | 반도체소자의 정렬마크 형성방법 | |
JPH0553322A (ja) | パターン形成方法 | |
JPS61270823A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |