JP2995749B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2995749B2 JP2995749B2 JP1136353A JP13635389A JP2995749B2 JP 2995749 B2 JP2995749 B2 JP 2995749B2 JP 1136353 A JP1136353 A JP 1136353A JP 13635389 A JP13635389 A JP 13635389A JP 2995749 B2 JP2995749 B2 JP 2995749B2
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- Japan
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置およびその製造方法に関し、更
に詳しくは、アライメントマーク部の改良に係るもので
ある。
に詳しくは、アライメントマーク部の改良に係るもので
ある。
［発明の概要］ 本発明は、アライメントマーク部が形成される半導体
装置およびその製造方法において、アライメントマーク
部に絶縁層よりもエッチング耐性が優れたエッチングス
トッパ層を埋設したことにより、 アライメントマーク部上に被覆する薄膜の膜厚を対称
にしてアライメントずれの発生を防止するようにしたも
のである。
装置およびその製造方法において、アライメントマーク
部に絶縁層よりもエッチング耐性が優れたエッチングス
トッパ層を埋設したことにより、 アライメントマーク部上に被覆する薄膜の膜厚を対称
にしてアライメントずれの発生を防止するようにしたも
のである。
［従来の技術］ 半導体装置の製造においては、共通のウエハ上に多数
の半導体装置を同時に形成し、半導体装置間のスクライ
ブラインで切断するようになっている。このため、半導
体装置を形成する段階においては、同時に位置合せ手段
としてのアライメントマークが形成される。
の半導体装置を同時に形成し、半導体装置間のスクライ
ブラインで切断するようになっている。このため、半導
体装置を形成する段階においては、同時に位置合せ手段
としてのアライメントマークが形成される。
この種のアライメントマークを備えた従来例の半導体
装置としては、例えば、特開昭63−136661号公報記載の
従来例が知られている。
装置としては、例えば、特開昭63−136661号公報記載の
従来例が知られている。
この従来例は、基板にドライエッチング等により凹形
状のアライメントマーク部を形成したものである。
状のアライメントマーク部を形成したものである。
また、他の従来例としては、第７図に示すようなもの
が知られている。
が知られている。
この従来例は、シリコン基板１の表面にSiO2酸化膜２
が形成され、SiO2酸化膜２上に導電膜３が形成され、該
SiO2酸化膜２及び導電膜３上にSiO2絶縁膜４が堆積さ
れ、さらに、当該SiO2絶縁膜４の上に導電膜５が所定パ
ターンにて形成され、そして、SiO2絶縁膜４及び導電膜
５の上にSiO2絶縁膜６が形成されて大略構成されてい
る。また、導電膜６上のSiO2絶縁膜６にはスルーホール
6aが形成され、また、それと同時にSiO2絶縁膜6,4にも
同じエッチング処理によりアライメントマーク部となる
凹部Ａが形成されている。さらに、SiO2絶縁膜６上に
は、導電薄膜７が堆積されて、凹部Ａを埋め込み、ま
た、上記スルーホール6aを介して下層の導電膜５と導通
可能になっている。凹部Ａに埋め込まれた導電薄膜７上
面には、該凹部Ａ内面に追従して当該導電薄膜７が形成
されるため、断面Ｖ字形状のアライメントマーク7aが形
成され、このアライメントマーク7aが位置合せ手段とし
て用いられている。
が形成され、SiO2酸化膜２上に導電膜３が形成され、該
SiO2酸化膜２及び導電膜３上にSiO2絶縁膜４が堆積さ
れ、さらに、当該SiO2絶縁膜４の上に導電膜５が所定パ
ターンにて形成され、そして、SiO2絶縁膜４及び導電膜
５の上にSiO2絶縁膜６が形成されて大略構成されてい
る。また、導電膜６上のSiO2絶縁膜６にはスルーホール
6aが形成され、また、それと同時にSiO2絶縁膜6,4にも
同じエッチング処理によりアライメントマーク部となる
凹部Ａが形成されている。さらに、SiO2絶縁膜６上に
は、導電薄膜７が堆積されて、凹部Ａを埋め込み、ま
た、上記スルーホール6aを介して下層の導電膜５と導通
可能になっている。凹部Ａに埋め込まれた導電薄膜７上
面には、該凹部Ａ内面に追従して当該導電薄膜７が形成
されるため、断面Ｖ字形状のアライメントマーク7aが形
成され、このアライメントマーク7aが位置合せ手段とし
て用いられている。
［発明が解決しようとする課題］ しかしながら、これら従来例にあっては、凹溝上のア
ライメントマーク部の底部にエッチ残りＢ（第７図に示
す）が生じて底面が傾斜したり、エッチングが進み過ぎ
てアスペクト比が必要以上に高くなってしまい、アライ
メントマーク部上に薄膜を堆積させた場合、アライメン
トマーク部Ａの中心と薄膜表面に形成されたアライメン
トマーク7aの中心とがずれてしまう問題点があった。こ
れは、アライメントマーク部Ａ上に膜厚対称性良く薄膜
を被覆できないことに起因している。
ライメントマーク部の底部にエッチ残りＢ（第７図に示
す）が生じて底面が傾斜したり、エッチングが進み過ぎ
てアスペクト比が必要以上に高くなってしまい、アライ
メントマーク部上に薄膜を堆積させた場合、アライメン
トマーク部Ａの中心と薄膜表面に形成されたアライメン
トマーク7aの中心とがずれてしまう問題点があった。こ
れは、アライメントマーク部Ａ上に膜厚対称性良く薄膜
を被覆できないことに起因している。
本発明は、このような従来の問題点に着目して創案さ
れたものであって、アライメントマーク部上に膜厚対称
性の良い薄膜を被覆出来、アライメントずれのない半導
体装置およびその製造方法を得んとするものである。
れたものであって、アライメントマーク部上に膜厚対称
性の良い薄膜を被覆出来、アライメントずれのない半導
体装置およびその製造方法を得んとするものである。
［課題を解決するための手段］ そこで、本発明は、 （１）半導体基板上に形成された第１の絶縁層と、前記
第１の絶縁層上に形成されたエッチングストッパ層であ
って、該エッチングストッパ層上に設ける第２の絶縁層
をドライエッチングした際にエッチングされない金属か
ら成るエッチングストッパ層と、前記エッチングストッ
パ層上に形成された第２の絶縁層であって、当該絶縁層
に対するドライエッチングによりエッチングされる第２
の絶縁層と、前記エッチングストッパ層上の前記第２の
絶縁層をドライエッチングすることにより形成されたア
ライメントマーク部とを備えたことを特徴とし、 （２）半導体基板上に形成された第１の絶縁層と、前記
第１の絶縁層上に形成された配線層と、前記第１の絶縁
層上に、前記配線層と同時に形成されたエッチングスト
ッパ層であって、該エッチングストッパ層上に設ける第
２の絶縁層をドライエッチングストッパした際にエッチ
ングされない金属から成るエッチングストッパ層と、前
記エッチングストッパ層上に形成されたアライメントマ
ーク部とを備えたことを特徴とし、 （３）半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上にエッチングストッパ層を形成する
工程であって、該エッチングストッパ層上に設ける第２
の絶縁層をドライエッチングした際にエッチングされな
い金属から成るエッチングストッパ層を形成する工程
と、前記エッチングストッパ層上に第２の絶縁層を形成
する工程であって、当該絶縁層に対するドライエッチン
グによりエッチングされる第２の絶縁層を形成する工程
と、前記エッチングストッパ層上の前記第２の絶縁層を
ドライエッチングしてアライメントマーク部を形成する
工程とを備えたことを特徴とし、 （４）半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に配線層およびエッチングストッパ
層を同時に形成する工程であって、前記エッチングスト
ッパ層は、該エッチングストッパ層上に設ける第２の絶
縁層をドライエッチングした際にエッチングされない金
属で構成されている工程と、前記エッチングストッパ層
上にアライメントマーク部を形成する工程とを備えたこ
とを特徴としている。
第１の絶縁層上に形成されたエッチングストッパ層であ
って、該エッチングストッパ層上に設ける第２の絶縁層
をドライエッチングした際にエッチングされない金属か
ら成るエッチングストッパ層と、前記エッチングストッ
パ層上に形成された第２の絶縁層であって、当該絶縁層
に対するドライエッチングによりエッチングされる第２
の絶縁層と、前記エッチングストッパ層上の前記第２の
絶縁層をドライエッチングすることにより形成されたア
ライメントマーク部とを備えたことを特徴とし、 （２）半導体基板上に形成された第１の絶縁層と、前記
第１の絶縁層上に形成された配線層と、前記第１の絶縁
層上に、前記配線層と同時に形成されたエッチングスト
ッパ層であって、該エッチングストッパ層上に設ける第
２の絶縁層をドライエッチングストッパした際にエッチ
ングされない金属から成るエッチングストッパ層と、前
記エッチングストッパ層上に形成されたアライメントマ
ーク部とを備えたことを特徴とし、 （３）半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上にエッチングストッパ層を形成する
工程であって、該エッチングストッパ層上に設ける第２
の絶縁層をドライエッチングした際にエッチングされな
い金属から成るエッチングストッパ層を形成する工程
と、前記エッチングストッパ層上に第２の絶縁層を形成
する工程であって、当該絶縁層に対するドライエッチン
グによりエッチングされる第２の絶縁層を形成する工程
と、前記エッチングストッパ層上の前記第２の絶縁層を
ドライエッチングしてアライメントマーク部を形成する
工程とを備えたことを特徴とし、 （４）半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に配線層およびエッチングストッパ
層を同時に形成する工程であって、前記エッチングスト
ッパ層は、該エッチングストッパ層上に設ける第２の絶
縁層をドライエッチングした際にエッチングされない金
属で構成されている工程と、前記エッチングストッパ層
上にアライメントマーク部を形成する工程とを備えたこ
とを特徴としている。
［作用］ エッチングストッパ層は、例えばアライメントマーク
部がエッチング、形成される例えばSOi2,PSG,SiN等の絶
縁膜よりもエッチング耐性を有する例えば金属層で形成
することにより、アライメントマーク部の底面に不具合
が生じるのを防止し（平坦にし）、アライメントマーク
部を埋込み、被覆する薄膜のカバレッジ膜厚を対称にす
る。このため、薄膜上に形成されるアライメントマーク
と、アライメントマーク部との中心ずれが生じない。
部がエッチング、形成される例えばSOi2,PSG,SiN等の絶
縁膜よりもエッチング耐性を有する例えば金属層で形成
することにより、アライメントマーク部の底面に不具合
が生じるのを防止し（平坦にし）、アライメントマーク
部を埋込み、被覆する薄膜のカバレッジ膜厚を対称にす
る。このため、薄膜上に形成されるアライメントマーク
と、アライメントマーク部との中心ずれが生じない。
［実施例］ 以下、本発明に係る半導体装置およびその製造方法の
詳細を図面に示す実施例に基づいて説明する。
詳細を図面に示す実施例に基づいて説明する。
第１図及び第２図は、本実施例を示す断面図である。
図中、10は、シリコン基板であって、その表面には熱
酸化によりSiO2酸化膜11が形成されている。
酸化によりSiO2酸化膜11が形成されている。
そして、該SiO2酸化膜11上の所定位置には、例えばア
ルミニウムでなる配線層12が所定パターンにて形成され
ている。
ルミニウムでなる配線層12が所定パターンにて形成され
ている。
また、SiO2酸化膜11及び配設層12の上には、SiO2絶縁
膜13がCVD法により堆積されている。SiO2絶縁膜13の上
には、アルミニウム膜が形成され、このアルミニウム膜
はパターニングされて配線層14とエッチングストッパ層
15とに形成されている。
膜13がCVD法により堆積されている。SiO2絶縁膜13の上
には、アルミニウム膜が形成され、このアルミニウム膜
はパターニングされて配線層14とエッチングストッパ層
15とに形成されている。
さらに、SiO2絶縁膜13及び配線層14及びエッチングス
トッパ層15の上には、CVD法によりSiO2絶縁膜16を堆積
させている。
トッパ層15の上には、CVD法によりSiO2絶縁膜16を堆積
させている。
次に、エッチングストッパ層15上のSiO2絶縁膜16は、
例えば、反応性イオンエッチング等のドライエッチング
によって凹形状のアライメントマーク部17が形成されて
いる。このアライメントマーク部17は、配線層14上のSi
O2絶縁膜16にスルーホール16aを開設する際に、同時に
エッチングして形成出来る。
例えば、反応性イオンエッチング等のドライエッチング
によって凹形状のアライメントマーク部17が形成されて
いる。このアライメントマーク部17は、配線層14上のSi
O2絶縁膜16にスルーホール16aを開設する際に、同時に
エッチングして形成出来る。
なお、このようにして形成されるアライメントマーク
部17の底部はエッチングストッパ層15が露出するが、こ
のエッチングストッパ層15はエッチングにより削られな
いため、該底部は平坦なものとなり、その後に、このア
ライメントマーク部17上に、第２図に示すように、アル
ミニウムでなる薄膜18を堆積させた場合、堆積された薄
膜18の膜厚が均一となるため、アライメントマーク部17
の中心とアライメントずれを起すことなくアライメント
マーク18aを形成することが可能となる。
部17の底部はエッチングストッパ層15が露出するが、こ
のエッチングストッパ層15はエッチングにより削られな
いため、該底部は平坦なものとなり、その後に、このア
ライメントマーク部17上に、第２図に示すように、アル
ミニウムでなる薄膜18を堆積させた場合、堆積された薄
膜18の膜厚が均一となるため、アライメントマーク部17
の中心とアライメントずれを起すことなくアライメント
マーク18aを形成することが可能となる。
以上、実施例について説明したが、本発明は、これに
限られるものではなく、装置構造は他の構造であっても
本発明を適用出来ることは言うまでもない。
限られるものではなく、装置構造は他の構造であっても
本発明を適用出来ることは言うまでもない。
また、アライメントマーク部17が形成される層として
は、SiO2絶縁膜に限られるものではなく、リンシリケー
トガラス膜（PSG膜），シリコン窒化膜（SiN膜）等の絶
縁膜の他、半導体基板に形成しても勿論よい。
は、SiO2絶縁膜に限られるものではなく、リンシリケー
トガラス膜（PSG膜），シリコン窒化膜（SiN膜）等の絶
縁膜の他、半導体基板に形成しても勿論よい。
次に、アライメントマークに基づきレジスト塗布後の
露光を行なう場合に用いる装置の説明をする。
露光を行なう場合に用いる装置の説明をする。
先ず、本露光装置においては、レジスト塗布前にアラ
イメントマーク部のアライメントデータを測定、記憶し
ておき、レジスト塗布後の露光において記憶したアライ
メントデータを用いてアライメント、露光を行なうよう
になっている。
イメントマーク部のアライメントデータを測定、記憶し
ておき、レジスト塗布後の露光において記憶したアライ
メントデータを用いてアライメント、露光を行なうよう
になっている。
第３図は、露光装置におけるステッパ本体を示す斜視
図であり、第４図は露光装置のブロック図である。
図であり、第４図は露光装置のブロック図である。
まず、ステッパ本体は、水銀ランプ20を有する露光照
明系21と、マスク系22と、縮小レンズ23と、ウエハ駆動
装置24から大略構成されている。
明系21と、マスク系22と、縮小レンズ23と、ウエハ駆動
装置24から大略構成されている。
また、露光装置は、第４図に示すように、ステッパ本
体とCPU25と、メモリ26と、フォトセンサ27と、位置検
出センサ28とから大略構成されている。
体とCPU25と、メモリ26と、フォトセンサ27と、位置検
出センサ28とから大略構成されている。
先ず、予めメモリ26にウエハ29に関する情報（処理枚
数，ウエハ番号等）を入力しておき、位置検出センサ28
x,yを用いて、複数枚分のウエハ29のアライメントデー
タを測定し、これらアライメントデータのｘ成分及びｙ
成分をメモリ26に順次記憶させておく。
数，ウエハ番号等）を入力しておき、位置検出センサ28
x,yを用いて、複数枚分のウエハ29のアライメントデー
タを測定し、これらアライメントデータのｘ成分及びｙ
成分をメモリ26に順次記憶させておく。
次に、ウエハ29上にレジストを塗布した後、メモリ26
に入力されているデータに従って各ウエハ29のアライメ
ントデータを取り出し、フォトセンサ27でモニターしな
がらウエハ駆動装置24のｘ−ｙ駆動機構24x,24yを駆動
させて位置させる。
に入力されているデータに従って各ウエハ29のアライメ
ントデータを取り出し、フォトセンサ27でモニターしな
がらウエハ駆動装置24のｘ−ｙ駆動機構24x,24yを駆動
させて位置させる。
次に、CPU25から露光照明系21に露光信号を出力し、
露光を行なう。
露光を行なう。
斯る露光装置を用いれば、例えば、第５図Ｂに示すよ
うに、同図中破線で示す中心に対し対称な光強度プロフ
ァイルとなる位置データ、即ち、第５図Ａのようにレジ
ストを塗布する前の状態でアライメントデータを測定し
ておけば、レジスト31を塗布した後に、例えば第６図
Ａ、及び、第６図Ｂの光強度プロファイルが示すように
アライメントずれが生じた場合においても、正確なマス
ク位置の露光が可能となる。なお、本装置は、上記例の
他各種の設計変更が可能である。
うに、同図中破線で示す中心に対し対称な光強度プロフ
ァイルとなる位置データ、即ち、第５図Ａのようにレジ
ストを塗布する前の状態でアライメントデータを測定し
ておけば、レジスト31を塗布した後に、例えば第６図
Ａ、及び、第６図Ｂの光強度プロファイルが示すように
アライメントずれが生じた場合においても、正確なマス
ク位置の露光が可能となる。なお、本装置は、上記例の
他各種の設計変更が可能である。
また、本装置は、上記した本発明の実施例におけるよ
うな凹状のアライメントマーク部17上にレジストを塗布
して露光を行なう場合にも、勿論適用可能である。
うな凹状のアライメントマーク部17上にレジストを塗布
して露光を行なう場合にも、勿論適用可能である。
［発明の効果］ 以上の説明から明らかなように、本発明に係る半導体
装置およびその製造方法によれば、アライメントマーク
部上に膜厚対称性の良い薄膜を被覆出来るため、アライ
メントずれが生ずるのを防止する効果があり、正確な位
置合せが可能となる。
装置およびその製造方法によれば、アライメントマーク
部上に膜厚対称性の良い薄膜を被覆出来るため、アライ
メントずれが生ずるのを防止する効果があり、正確な位
置合せが可能となる。
第１図及び第２図は本発明に係る半導体装置の実施例を
示す断面図、第３図はステッパ本体の斜視図、第４図は
露光装置のブロック図、第５図Ａはレジスト塗布前のア
ライメントマークを示す説明図、第５図Ｂは同図Ａの光
強度プロファイルを示す波形図、第６図Ａはレジスト塗
布後のアライメントマークを示す説明図、第６図Ｂは同
図Ａの光強度プロファイルを示す波形図、第７図は従来
例の断面図である。 15……エッチングストッパ層、17……アライメントマー
ク部、18……薄膜、18a……アライメントマーク。
示す断面図、第３図はステッパ本体の斜視図、第４図は
露光装置のブロック図、第５図Ａはレジスト塗布前のア
ライメントマークを示す説明図、第５図Ｂは同図Ａの光
強度プロファイルを示す波形図、第６図Ａはレジスト塗
布後のアライメントマークを示す説明図、第６図Ｂは同
図Ａの光強度プロファイルを示す波形図、第７図は従来
例の断面図である。 15……エッチングストッパ層、17……アライメントマー
ク部、18……薄膜、18a……アライメントマーク。
Claims (4)
- 【請求項１】半導体基板上に形成された第１の絶縁層
と、 前記第１の絶縁層上に形成されたエッチングストッパ層
であって、該エッチングストッパ層上に設ける第２の絶
縁層をドライエッチングした際にエッチングされない金
属から成るエッチングストッパ層と、 前記エッチングストッパ層上に形成された第２の絶縁層
であって、当該絶縁層に対するドライエッチングにより
エッチングされる第２の絶縁層と、 前記エッチングストッパ層上の前記第２の絶縁層をドラ
イエッチングすることにより形成されたアライメントマ
ーク部とを備えたことを特徴とする半導体装置。 - 【請求項２】半導体基板上に形成された第１の絶縁層
と、 前記第１の絶縁層上に形成された配線層と、 前記第１の絶縁層上に、前記配線層と同時に形成された
エッチングストッパ層であって、該エッチングストッパ
層上に設ける第２の絶縁層をドライエッチングした際に
エッチングされない金属から成るエッチングストッパ層
と、 前記エッチングストッパ層上に形成されたアライメント
マーク部とを備えたことを特徴とする半導体装置。 - 【請求項３】半導体基板上に第１の絶縁層を形成する工
程と、 前記第１の絶縁層上にエッチングストッパ層を形成する
工程であって、該エッチングストッパ層上に設ける第２
の絶縁層をドライエッチングした際にエッチングされな
い金属から成るエッチングストッパ層を形成する工程
と、 前記エッチングストッパ層上に第２の絶縁層を形成する
工程であって、当該絶縁層に対するドライエッチングに
よりエッチングされる第２の絶縁層を形成する工程と、 前記エッチングストッパ層上の前記第２の絶縁層をドラ
イエッチングしてアライメントマーク部を形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上に第１の絶縁層を形成する工
程と、 前記第１の絶縁層上に配線層およびエッチングストッパ
層を同時に形成する工程であって、前記エッチングスト
ッパ層は、該エッチングストッパ層上に設ける第２の絶
縁層をドライエッチングした際にエッチングされない金
属で構成されている工程と、 前記エッチングストッパ層上にアライメントマーク部を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136353A JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136353A JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033223A JPH033223A (ja) | 1991-01-09 |
| JP2995749B2 true JP2995749B2 (ja) | 1999-12-27 |
Family
ID=15173203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136353A Expired - Fee Related JP2995749B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995749B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2865089B2 (ja) * | 1996-12-26 | 1999-03-08 | 日本電気株式会社 | 重合せ精度測定用マーク及びその製造方法 |
| KR100842494B1 (ko) * | 2007-06-25 | 2008-07-01 | 주식회사 동부하이텍 | 반도체 소자의 정렬키 형성 방법 |
| JP4967904B2 (ja) * | 2007-07-31 | 2012-07-04 | 富士電機株式会社 | 半導体装置 |
| JP5382096B2 (ja) * | 2011-11-28 | 2014-01-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-05-30 JP JP1136353A patent/JP2995749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033223A (ja) | 1991-01-09 |
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