JPS6187356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6187356A JPS6187356A JP20913584A JP20913584A JPS6187356A JP S6187356 A JPS6187356 A JP S6187356A JP 20913584 A JP20913584 A JP 20913584A JP 20913584 A JP20913584 A JP 20913584A JP S6187356 A JPS6187356 A JP S6187356A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- pattern
- mask
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線構造を有する半導体装置の製造方法
Ｃ：係り、特にドライ・エッチングによる層間絶縁膜の
平坦化Ｃ関する。
Ｃ：係り、特にドライ・エッチングによる層間絶縁膜の
平坦化Ｃ関する。
多層配線構造を有する半導体装置に二おいては、層間絶
縁膜の平坦化が必要であり、平坦化が十分でないと、上
層配線が段差部で断線を起こす。
縁膜の平坦化が必要であり、平坦化が十分でないと、上
層配線が段差部で断線を起こす。
第２図に従来のドライ・エッチングを用いたエッチ・バ
ック方法による層間絶縁膜の平坦化を示す。図Ａにおい
て、基板１の上に第１層配線２′Ｉｋ形成し、その上ｌ
二層間絶縁膜６を堆積する。次に図Ｂにおいて、レジス
ト４を塗布し、上面を平坦にする。
ック方法による層間絶縁膜の平坦化を示す。図Ａにおい
て、基板１の上に第１層配線２′Ｉｋ形成し、その上ｌ
二層間絶縁膜６を堆積する。次に図Ｂにおいて、レジス
ト４を塗布し、上面を平坦にする。
その後、レジスト４と層間絶縁膜６のエツチングレート
が等しくなる条件を選んでドライ・エッチングを行う。
が等しくなる条件を選んでドライ・エッチングを行う。
図Ｂの＠あたりまでドライ・エッチングに行い層間絶縁
膜？平坦化する。次ｇ二、図Ｃにおいて、平坦化された
層間絶縁膜３上にＡｔ等で第２層配線５な行う。
膜？平坦化する。次ｇ二、図Ｃにおいて、平坦化された
層間絶縁膜３上にＡｔ等で第２層配線５な行う。
ところで、平坦化で使用するドライ・エッチングは、第
２図Ｂののの所までエツチングした時、エツチングの状
態が変る。ド２イφエツチング（：はローディング効果
（ＬｏａｄｉすＥｆｆｅｃｔ）が必然的にあり、エツチ
ング面積が大きい程、エツチングレ一トは小さくなる。
２図Ｂののの所までエツチングした時、エツチングの状
態が変る。ド２イφエツチング（：はローディング効果
（ＬｏａｄｉすＥｆｆｅｃｔ）が必然的にあり、エツチ
ング面積が大きい程、エツチングレ一トは小さくなる。
使用するマスクによって一般に第１層のＡｔの総面積が
異なり、第１層Ａｔの面積が大きい程、■の点までエツ
チングした時表われる層間絶縁膜の面積は大きくなり、
その場合、層間絶縁膜のエッチレートはレジストより小
さくなり、■までとの以降のエツチング条件を同じにし
たのでは、マスクによって十分な平坦化がなされないこ
とがある。
異なり、第１層Ａｔの面積が大きい程、■の点までエツ
チングした時表われる層間絶縁膜の面積は大きくなり、
その場合、層間絶縁膜のエッチレートはレジストより小
さくなり、■までとの以降のエツチング条件を同じにし
たのでは、マスクによって十分な平坦化がなされないこ
とがある。
従来、上述の平坦化を達成するためには、第１層のＡｔ
の総面積が異なる場合、その都度、ローディング効果を
補正する必要がある。したがって、マスクごとにエツチ
ング条件を求めてやらなければいけない。
の総面積が異なる場合、その都度、ローディング効果を
補正する必要がある。したがって、マスクごとにエツチ
ング条件を求めてやらなければいけない。
〔問題点を解決するための手段〕
本発明においては、ＣＡＤ （コンピュータ支援設計）
による第１層配線パターン・データの作成に際して、パ
ターンの総面積が常（ニ一定となるように補正を回路構
成をさまたげないように入れる工程と、該補正が入れら
れたパターン・データより作成されたマスクを使用して
基板上に第１層配線を形成する工程と、第１層配線を含
む基板上に層間絶縁膜を形成する工程と、レジストを塗
布してその上面を平坦Ｃ：する工程と、レジストと層間
絶縁膜のエツチングレートが等しくなる条件でドライ・
エッチングを行い、層間絶縁膜を平坦化する工程と、該
平坦化された層間絶縁膜上に第２層配線を形成する工程
とを含むことを特徴とする。
による第１層配線パターン・データの作成に際して、パ
ターンの総面積が常（ニ一定となるように補正を回路構
成をさまたげないように入れる工程と、該補正が入れら
れたパターン・データより作成されたマスクを使用して
基板上に第１層配線を形成する工程と、第１層配線を含
む基板上に層間絶縁膜を形成する工程と、レジストを塗
布してその上面を平坦Ｃ：する工程と、レジストと層間
絶縁膜のエツチングレートが等しくなる条件でドライ・
エッチングを行い、層間絶縁膜を平坦化する工程と、該
平坦化された層間絶縁膜上に第２層配線を形成する工程
とを含むことを特徴とする。
本発明構成によれば、すべてのマスクが面ｉ 一定とな
る様に補正するマスク作成工程を通るので、ドライ・エ
ッチング時のローディング効果を考える必要がなく、一
定面積でのドライ・エッチング条件を決めてやれば、す
べてのマスクについてその条件で実行できる。
る様に補正するマスク作成工程を通るので、ドライ・エ
ッチング時のローディング効果を考える必要がなく、一
定面積でのドライ・エッチング条件を決めてやれば、す
べてのマスクについてその条件で実行できる。
第１図に本発明の実施例の工程！示しており、αにおい
て、 ＣＡＤによるパターン・データ（右図の６ Ｃ：
対応）を作成し、ｂ（−おいてそのパターン面積を計算
し、（’ｌ二おいて常にその面積を一定となるように補
正量を算出する。次にｄにおいて、算出された補正量を
本来のパターン・データの空白箇所に作ることにより、
一定面積に補正されたパターン・データを作成する。補
正は空白箇所になされるから、全体の回路構成等に影響
を与えることなく実現される。次にｅにおいて、一定面
積に補正されたパターン・データを使用してフォト・マ
スクを作成し、ｆでこのフオ）−マスクを使用して先に
第２図で説明したドライ・エッチングＣ；よる平坦化プ
ロセスを行う。なお、第１図において、７が一定面積と
なるように補正するためのパターンである。
て、 ＣＡＤによるパターン・データ（右図の６ Ｃ：
対応）を作成し、ｂ（−おいてそのパターン面積を計算
し、（’ｌ二おいて常にその面積を一定となるように補
正量を算出する。次にｄにおいて、算出された補正量を
本来のパターン・データの空白箇所に作ることにより、
一定面積に補正されたパターン・データを作成する。補
正は空白箇所になされるから、全体の回路構成等に影響
を与えることなく実現される。次にｅにおいて、一定面
積に補正されたパターン・データを使用してフォト・マ
スクを作成し、ｆでこのフオ）−マスクを使用して先に
第２図で説明したドライ・エッチングＣ；よる平坦化プ
ロセスを行う。なお、第１図において、７が一定面積と
なるように補正するためのパターンである。
本発明によれば、上述のごとく、すべてのマスクが面積
一定となる様ｌ二補正するマスク作成工程を通るので、
ドライ・エッチング時のローディング効果を考える必要
がなくなる。したがって、従来のように、マスクととＣ
ニエッチング条件を決めてやる必要がなくなり、いかな
るマスクを使用しても同一のエツチング条件でドライ・
エッチングを行い、平坦化プロセスを実行できる利点が
ある。
一定となる様ｌ二補正するマスク作成工程を通るので、
ドライ・エッチング時のローディング効果を考える必要
がなくなる。したがって、従来のように、マスクととＣ
ニエッチング条件を決めてやる必要がなくなり、いかな
るマスクを使用しても同一のエツチング条件でドライ・
エッチングを行い、平坦化プロセスを実行できる利点が
ある。
ｆｉｔ図は本発明の実施例を示す工程図、第２図Ａ、Ｃ
は平坦化プロセスを示す説明図。 １・・・基板 ２・・・第１層配線（Ａｌ） ３・・・層間絶縁膜 ４・・・レジスト ５・・・第２層配線（Ａｔ ） ６・・・第１層Ａｌのパターン
は平坦化プロセスを示す説明図。 １・・・基板 ２・・・第１層配線（Ａｌ） ３・・・層間絶縁膜 ４・・・レジスト ５・・・第２層配線（Ａｔ ） ６・・・第１層Ａｌのパターン
Claims (1)
- ＣＡＤによる下層配線パターンのパターン・データ作
成に際してパターンの総面積が常に一定となるような補
正を回路構成を妨げないように入れる工程と、該補正が
入れられたパターン・データよりマスクを作成し、作成
されたマスクを用いて基板上に下層配線を形成する工程
と、該下層配線を含む基板上を層間絶縁膜で覆う工程と
、レジストを塗布してその上面を平坦にする工程と、該
レジストと層間絶縁膜のエッチングレートが略等しくな
る条件でドライ・エッチングを行い、層間絶縁膜を平坦
化する工程と、該平坦化された層間絶縁膜上に上層配線
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20913584A JPS6187356A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20913584A JPS6187356A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187356A true JPS6187356A (ja) | 1986-05-02 |
Family
ID=16567870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20913584A Pending JPS6187356A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187356A (ja) |
-
1984
- 1984-10-05 JP JP20913584A patent/JPS6187356A/ja active Pending
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