JPS58140144A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58140144A JPS58140144A JP2381882A JP2381882A JPS58140144A JP S58140144 A JPS58140144 A JP S58140144A JP 2381882 A JP2381882 A JP 2381882A JP 2381882 A JP2381882 A JP 2381882A JP S58140144 A JPS58140144 A JP S58140144A
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- JP
- Japan
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- semiconductor device
- substrate
- layer
- insulator layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は積層型の構造を有する半導体装置に関するもの
であり、詳しくは積層構造の各デバイス同士の位置合わ
せが容易な半導体装置を提供するものである。
であり、詳しくは積層構造の各デバイス同士の位置合わ
せが容易な半導体装置を提供するものである。
従来、半導体装置はチップ上において二次元平面に形成
されていた。しかるに大規模の半導体装置の集積密度を
向上する構成として、チップの厚み方向に能動デバイス
を何層も積み重ねる三次元半導体装置が提案されている
。
されていた。しかるに大規模の半導体装置の集積密度を
向上する構成として、チップの厚み方向に能動デバイス
を何層も積み重ねる三次元半導体装置が提案されている
。
ここで問題となるのは、下の層のデバイスの上の層のデ
バイスを形成する際に位置合わせをいかに行なうかとい
うことである。従来より考えられている一つの方法とし
ては、下の層のデバイスの一部に埋め込まれた金属性の
位置合わせマークをレーザー光線で検知して上の層のデ
バイスの位置を決定するという方法が提案されているが
、この方法は従来の半導体工業とはまだかけ離れだ方法
であり、実用化と装置のコストという点で問題がある。
バイスを形成する際に位置合わせをいかに行なうかとい
うことである。従来より考えられている一つの方法とし
ては、下の層のデバイスの一部に埋め込まれた金属性の
位置合わせマークをレーザー光線で検知して上の層のデ
バイスの位置を決定するという方法が提案されているが
、この方法は従来の半導体工業とはまだかけ離れだ方法
であり、実用化と装置のコストという点で問題がある。
本発明は、安価で簡単な位置合わせを行なえる半導体装
置を提供するものである。
置を提供するものである。
以下図面を用いて本発明の一実施例を説明する。
第１図〜第３図は本発明の一実施例を示した図である。
第１図において、０は半導体装置を形成するための基体
、１は第一層目の半導体デバイスを示し、２は基体０上
の複数個所に設けられた凹型のパターンである。なお、
第１図をさらに詳しく説明すれば、第一層目の半導体デ
バイス１は、拡散または注入領域１１．ゲート酸化膜１
２．ゲート電極１３．さらに絶縁膜１４．配線電極１５
によって構成されている。なお、ここでは半導体デバイ
スとして１個のＭＯＳトランジスタを示しであるが、他
のデバイスであってよい。
、１は第一層目の半導体デバイスを示し、２は基体０上
の複数個所に設けられた凹型のパターンである。なお、
第１図をさらに詳しく説明すれば、第一層目の半導体デ
バイス１は、拡散または注入領域１１．ゲート酸化膜１
２．ゲート電極１３．さらに絶縁膜１４．配線電極１５
によって構成されている。なお、ここでは半導体デバイ
スとして１個のＭＯＳトランジスタを示しであるが、他
のデバイスであってよい。
ここで、第１図で示した凹型のパターンの形成手段につ
いて簡単に言及しておこう。一つの方法としては、特願
昭６２−８３７９６号に示した異方性エツチングによる
位置合わせマークが有効な手段である。またレーザー光
線などにより溶融させることや、結晶に転位やその他の
欠陥を成長させることも有効な手段である。また、場合
によっては部分的な蒸着その他の方法によって凸型のパ
ターンを形成するのが有効な場合もある。なお、どの様
な位置合わせマークを形成しても、第２図に示した様に
、第一層目のデバイス１の上に層間絶縁物３を形成した
場合に、第１図の２で示した位置合わせマークが第２図
の２′で示した様に層間絶縁物３の上に伝達されるもの
であれば本発明は有効である。
いて簡単に言及しておこう。一つの方法としては、特願
昭６２−８３７９６号に示した異方性エツチングによる
位置合わせマークが有効な手段である。またレーザー光
線などにより溶融させることや、結晶に転位やその他の
欠陥を成長させることも有効な手段である。また、場合
によっては部分的な蒸着その他の方法によって凸型のパ
ターンを形成するのが有効な場合もある。なお、どの様
な位置合わせマークを形成しても、第２図に示した様に
、第一層目のデバイス１の上に層間絶縁物３を形成した
場合に、第１図の２で示した位置合わせマークが第２図
の２′で示した様に層間絶縁物３の上に伝達されるもの
であれば本発明は有効である。
この様にすれば、次に第３図に示した如く、位置合わせ
マーク２′を基準として、容易に第二層目のデバイス４
も、層間配線６も形成することが可能となる。
マーク２′を基準として、容易に第二層目のデバイス４
も、層間配線６も形成することが可能となる。
以上のように本発明によれば、第一層目のデノくイスと
第二層目のデバイスの位置関係を合わせる手段として、
従来から用いられていた目視を中心とした手段として使
用できるため、安価で簡単な位置合わせ方式を用いた半
導体装置の実現に寄与できる。なお、本発明は例えば、
第一層目と第三層目、あるいは、第一層目と第四層目、
あるいは第二層目と第三層目という様に、どの様な層間
に対しても有効である。
第二層目のデバイスの位置関係を合わせる手段として、
従来から用いられていた目視を中心とした手段として使
用できるため、安価で簡単な位置合わせ方式を用いた半
導体装置の実現に寄与できる。なお、本発明は例えば、
第一層目と第三層目、あるいは、第一層目と第四層目、
あるいは第二層目と第三層目という様に、どの様な層間
に対しても有効である。
以上に述べた様に、本発明の半導体装置によれば積層型
の半導体装置を実現するに際して、安価で簡単な位置合
わせを積層型の各層間に適用することができるもので、
半導体工業における効果は多大である。
の半導体装置を実現するに際して、安価で簡単な位置合
わせを積層型の各層間に適用することができるもので、
半導体工業における効果は多大である。
第１図、第２図、第３図はそれぞれ本発明の一実施例を
示す図である。 ０・・・・・・基体、１・・・・・・第一層目のデノ（
イス、礼２′・・・・・・位置合わせ用凹型パターン、
３・・・・・・層間絶縁物、４・・・・・・第二層目の
デバイス、６・・・・・・層間配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名？ １２１！１
示す図である。 ０・・・・・・基体、１・・・・・・第一層目のデノ（
イス、礼２′・・・・・・位置合わせ用凹型パターン、
３・・・・・・層間絶縁物、４・・・・・・第二層目の
デバイス、６・・・・・・層間配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名？ １２１！１
Claims (1)
- 【特許請求の範囲】 （１）基板上に回路要素を絶縁体層を介して積層してな
る半導体装置において、前記基板または前記絶縁体層に
、前記積層してなる各回路要素を位置合わせするマーク
となる凸型または凹型のパターンを形成したことを特徴
とする半導体装置。 シ）基板上の凸型または凹型のパターンが異方性キッチ
ングによ多形成されたことを特徴とする特許請求の範囲
第１項記載の半導体装置。 （３）基板上の凸型または凹型のパターンが前記基板上
の結晶欠陥を成長させて形成されたことを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2381882A JPS58140144A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2381882A JPS58140144A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140144A true JPS58140144A (ja) | 1983-08-19 |
Family
ID=12120928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2381882A Pending JPS58140144A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914534A (en) * | 1996-05-03 | 1999-06-22 | Ford Motor Company | Three-dimensional multi-layer molded electronic device and method for manufacturing same |
-
1982
- 1982-02-16 JP JP2381882A patent/JPS58140144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914534A (en) * | 1996-05-03 | 1999-06-22 | Ford Motor Company | Three-dimensional multi-layer molded electronic device and method for manufacturing same |
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