JP2002319575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 下地に損傷あるいは膜減りを与えることな
く、ｐ−ＳｉＯＮ膜を除去することができる半導体装置
の製造方法を提供する。 【解決手段】 下地膜１の表面に被加工膜２を形成し、
更に被加工膜２の表面に反射防止膜としてｐ−ＳｉＯＮ
膜３を形成する工程と、ｐ−ＳｉＯＮ膜３上にマスク用
のレジストを塗布してｐ−ＳｉＯＮ膜３及び被加工膜２
をエッチングし、所定のパターンを形成する工程と、パ
ターンが形成されたｐ−ＳｉＯＮ膜３及び被加工膜２を
覆うように下地膜１上に塗布系の膜４を塗布すると共
に、この塗布系の膜４をエッチバックしてｐ−ＳｉＯＮ
膜３の表面を露出させる工程と、被加工膜２及び塗布系
の膜４に対して選択性のあるプロセスによりｐ−ＳｉＯ
Ｎ膜３を除去する工程と、被加工膜２及び下地膜１に対
して選択性のあるプロセスにより塗布系の膜４を除去す
る工程とを有する製造方法。
く、ｐ−ＳｉＯＮ膜を除去することができる半導体装置
の製造方法を提供する。 【解決手段】 下地膜１の表面に被加工膜２を形成し、
更に被加工膜２の表面に反射防止膜としてｐ−ＳｉＯＮ
膜３を形成する工程と、ｐ−ＳｉＯＮ膜３上にマスク用
のレジストを塗布してｐ−ＳｉＯＮ膜３及び被加工膜２
をエッチングし、所定のパターンを形成する工程と、パ
ターンが形成されたｐ−ＳｉＯＮ膜３及び被加工膜２を
覆うように下地膜１上に塗布系の膜４を塗布すると共
に、この塗布系の膜４をエッチバックしてｐ−ＳｉＯＮ
膜３の表面を露出させる工程と、被加工膜２及び塗布系
の膜４に対して選択性のあるプロセスによりｐ−ＳｉＯ
Ｎ膜３を除去する工程と、被加工膜２及び下地膜１に対
して選択性のあるプロセスにより塗布系の膜４を除去す
る工程とを有する製造方法。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特にリソグラフィー工程で反射防止膜を用いる
半導体装置の製造方法に関するものである。
造方法、特にリソグラフィー工程で反射防止膜を用いる
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化により素子
の微細化が進み、ゲートなどの写真製版におけるリソグ
ラフィー工程で、下地からの光の反射を低減するために
反射防止膜を用いることが多くなっている。この反射防
止膜の一つとして、プラズマＣＶＤ法で堆積され、酸素
及び窒素を含有するＳｉ膜（ｐ−ＳｉＯＮ膜）が知られ
ている。
の微細化が進み、ゲートなどの写真製版におけるリソグ
ラフィー工程で、下地からの光の反射を低減するために
反射防止膜を用いることが多くなっている。この反射防
止膜の一つとして、プラズマＣＶＤ法で堆積され、酸素
及び窒素を含有するＳｉ膜（ｐ−ＳｉＯＮ膜）が知られ
ている。
【０００３】
【発明が解決しようとする課題】従来の半導体装置の製
造におけるリソグラフィー工程で用いられているｐ−Ｓ
ｉＯＮ膜は、光の反射防止には有効であるが、絶縁性が
比較的悪いため、半導体装置にそのまま残存させると配
線間のショートを発生させるなどの不都合が生ずる恐れ
があるという問題点があった。そのため、エッチング等
の方法によりｐ−ＳｉＯＮ膜を除去しようとすると、そ
の下地の一部もエッチングされ、損傷を受けたり、膜減
りが生ずるという問題点があった。
造におけるリソグラフィー工程で用いられているｐ−Ｓ
ｉＯＮ膜は、光の反射防止には有効であるが、絶縁性が
比較的悪いため、半導体装置にそのまま残存させると配
線間のショートを発生させるなどの不都合が生ずる恐れ
があるという問題点があった。そのため、エッチング等
の方法によりｐ−ＳｉＯＮ膜を除去しようとすると、そ
の下地の一部もエッチングされ、損傷を受けたり、膜減
りが生ずるという問題点があった。
【０００４】この発明は、上記のような問題点に対処す
るためになされたもので、下地に損傷を与えたり、ある
いは膜減りを生じさせることなく、ｐ−ＳｉＯＮ膜を除
去することができる半導体装置の製造方法を提供するこ
とを目的とする。
るためになされたもので、下地に損傷を与えたり、ある
いは膜減りを生じさせることなく、ｐ−ＳｉＯＮ膜を除
去することができる半導体装置の製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、下地膜の表面に被加工膜を形成し、更
に被加工膜の表面に反射防止膜としてｐ−ＳｉＯＮ膜を
形成する工程と、ｐ−ＳｉＯＮ膜上にマスク用のレジス
トを塗布してｐ−ＳｉＯＮ膜及び被加工膜をエッチング
し、所定のパターンを形成する工程と、パターンが形成
されたｐ−ＳｉＯＮ膜及び被加工膜を覆うように下地膜
上に塗布系の膜を塗布すると共に、この塗布系の膜をエ
ッチバックしてｐ−ＳｉＯＮ膜の表面を露出させる工程
と、被加工膜及び塗布系の膜に対して選択性のあるプロ
セスによりｐ−ＳｉＯＮ膜を除去する工程と、被加工膜
及び下地膜に対して選択性のあるプロセスにより塗布系
の膜を除去する工程とを有するものである。
置の製造方法は、下地膜の表面に被加工膜を形成し、更
に被加工膜の表面に反射防止膜としてｐ−ＳｉＯＮ膜を
形成する工程と、ｐ−ＳｉＯＮ膜上にマスク用のレジス
トを塗布してｐ−ＳｉＯＮ膜及び被加工膜をエッチング
し、所定のパターンを形成する工程と、パターンが形成
されたｐ−ＳｉＯＮ膜及び被加工膜を覆うように下地膜
上に塗布系の膜を塗布すると共に、この塗布系の膜をエ
ッチバックしてｐ−ＳｉＯＮ膜の表面を露出させる工程
と、被加工膜及び塗布系の膜に対して選択性のあるプロ
セスによりｐ−ＳｉＯＮ膜を除去する工程と、被加工膜
及び下地膜に対して選択性のあるプロセスにより塗布系
の膜を除去する工程とを有するものである。
【０００６】この発明に係る半導体装置の製造方法は、
また、被加工膜をシリコン酸化膜で、下地膜を多結晶シ
リコンで、塗布系の膜をレジストで、それぞれ構成する
と共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてＣ
ｌ、Ｂｒ、Ｆのいずれかを含むハロゲンガスを使用した
ドライエッチを用いるようにしたものである。
また、被加工膜をシリコン酸化膜で、下地膜を多結晶シ
リコンで、塗布系の膜をレジストで、それぞれ構成する
と共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてＣ
ｌ、Ｂｒ、Ｆのいずれかを含むハロゲンガスを使用した
ドライエッチを用いるようにしたものである。
【０００７】この発明に係る半導体装置の製造方法は、
また、被加工膜を多結晶シリコンで、下地膜をシリコン
酸化膜で、塗布系の膜をレジストで、それぞれ構成する
と共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてフル
オロカーボン系のガスを使用したドライエッチを用いる
ようにしたものである。
また、被加工膜を多結晶シリコンで、下地膜をシリコン
酸化膜で、塗布系の膜をレジストで、それぞれ構成する
と共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてフル
オロカーボン系のガスを使用したドライエッチを用いる
ようにしたものである。
【０００８】この発明に係る半導体装置の製造方法は、
また、被加工膜をシリコン酸化膜で、下地膜を多結晶シ
リコンで、塗布系の膜をフッ素化ポリアリルエーテル等
の低誘電率有機系塗布材料で、それぞれ構成すると共
に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてＣｌ、Ｂ
ｒ、Ｆのいずれかを含むハロゲンガスを使用したドライ
エッチを用いるようにしたものである。
また、被加工膜をシリコン酸化膜で、下地膜を多結晶シ
リコンで、塗布系の膜をフッ素化ポリアリルエーテル等
の低誘電率有機系塗布材料で、それぞれ構成すると共
に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてＣｌ、Ｂ
ｒ、Ｆのいずれかを含むハロゲンガスを使用したドライ
エッチを用いるようにしたものである。
【０００９】この発明に係る半導体装置の製造方法は、
また、被加工膜を多結晶シリコンで、下地膜をシリコン
酸化膜で、塗布系の膜をフッ素化ポリアリルエーテル等
の低誘電率有機系塗布材料で、それぞれ構成すると共
に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてフルオロ
カーボン系のガスを使用したドライエッチを用いるよう
にしたものである。
また、被加工膜を多結晶シリコンで、下地膜をシリコン
酸化膜で、塗布系の膜をフッ素化ポリアリルエーテル等
の低誘電率有機系塗布材料で、それぞれ構成すると共
に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてフルオロ
カーボン系のガスを使用したドライエッチを用いるよう
にしたものである。
【００１０】この発明に係る半導体装置の製造方法は、
また、塗布系の膜をエッチバック及び除去するプロセス
としてＯ２を含むガスを使用したドライエッチを用いる
ようにしたものである。
また、塗布系の膜をエッチバック及び除去するプロセス
としてＯ２を含むガスを使用したドライエッチを用いる
ようにしたものである。
【００１１】この発明に係る半導体装置の製造方法は、
また、塗布系の膜を除去するプロセスとしてＯ２ガスを
使用したアッシングを行なうものである。
また、塗布系の膜を除去するプロセスとしてＯ２ガスを
使用したアッシングを行なうものである。
【００１２】この発明に係る半導体装置の製造方法は、
また、ｐ−ＳｉＯＮ膜及び被加工膜をエッチングして所
定のパターンを形成する工程でダミーパターンを形成
し、下地膜上におけるパターン密度がほぼ一様になるよ
うにしたものである。
また、ｐ−ＳｉＯＮ膜及び被加工膜をエッチングして所
定のパターンを形成する工程でダミーパターンを形成
し、下地膜上におけるパターン密度がほぼ一様になるよ
うにしたものである。
【００１３】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１〜図５
は、実施の形態１の製造方法を示す工程毎の断面図であ
る。これらの図において、１は多結晶シリコン等からな
る下地膜、２は下地膜の表面に形成されたシリコン酸化
膜等の被加工膜、３は被加工膜２の表面に形成された反
射防止用のｐ−ＳｉＯＮ膜である。
実施の形態１を図にもとづいて説明する。図１〜図５
は、実施の形態１の製造方法を示す工程毎の断面図であ
る。これらの図において、１は多結晶シリコン等からな
る下地膜、２は下地膜の表面に形成されたシリコン酸化
膜等の被加工膜、３は被加工膜２の表面に形成された反
射防止用のｐ−ＳｉＯＮ膜である。
【００１４】図１は、下地膜１の表面に被加工膜２を形
成し、更に、被加工膜２の表面にｐ−ＳｉＯＮ膜３を形
成した後、ｐ−ＳｉＯＮ膜３の表面に塗布されるレジス
ト（図示せず）をマスクとして、ｐ−ＳｉＯＮ膜３と、
その下部の被加工膜２とを周知の手法でエッチングして
所定のパターンを形成し、更にレジストを除去した状態
を示している。その後、図２に示すように、ｐ−ＳｉＯ
Ｎ膜３及び被加工膜２を覆うように、下地膜１上にフォ
トレジスト等の塗布系の膜４を塗布し、次いで、Ｏ２ガ
スを使用したドライエッチを行なうことにより、図３に
示すように、ｐ−ＳｉＯＮ膜３が露出するまでエッチバ
ックを行なう。
成し、更に、被加工膜２の表面にｐ−ＳｉＯＮ膜３を形
成した後、ｐ−ＳｉＯＮ膜３の表面に塗布されるレジス
ト（図示せず）をマスクとして、ｐ−ＳｉＯＮ膜３と、
その下部の被加工膜２とを周知の手法でエッチングして
所定のパターンを形成し、更にレジストを除去した状態
を示している。その後、図２に示すように、ｐ−ＳｉＯ
Ｎ膜３及び被加工膜２を覆うように、下地膜１上にフォ
トレジスト等の塗布系の膜４を塗布し、次いで、Ｏ２ガ
スを使用したドライエッチを行なうことにより、図３に
示すように、ｐ−ＳｉＯＮ膜３が露出するまでエッチバ
ックを行なう。
【００１５】更に、被加工膜２及び塗布系の膜４に対し
て選択性のあるプロセスにより図４に示すように、ｐ−
ＳｉＯＮ膜３を除去する。この工程は、例えば、Ｃｌ、
Ｂｒ、Ｆ等のいずれかを含むハロゲンガスを使用したド
ライエッチを行なうことによりｐ−ＳｉＯＮ膜をフォト
レジストやＳｉＯ２に対して選択的に除去することが可
能である。最後に、塗布系の膜４を被加工膜２、下地膜
１の双方に対して選択性のあるプロセスにより図５に示
すように、ｐ−ＳｉＯＮ膜３を残さずに所望のパターン
を得ることができる。この工程は、例えば、Ｏ２ガスを
使用したアッシングを行なうことにより、シリコン酸化
膜や多結晶シリコンに対してレジストを選択的に除去す
ることが可能である。
て選択性のあるプロセスにより図４に示すように、ｐ−
ＳｉＯＮ膜３を除去する。この工程は、例えば、Ｃｌ、
Ｂｒ、Ｆ等のいずれかを含むハロゲンガスを使用したド
ライエッチを行なうことによりｐ−ＳｉＯＮ膜をフォト
レジストやＳｉＯ２に対して選択的に除去することが可
能である。最後に、塗布系の膜４を被加工膜２、下地膜
１の双方に対して選択性のあるプロセスにより図５に示
すように、ｐ−ＳｉＯＮ膜３を残さずに所望のパターン
を得ることができる。この工程は、例えば、Ｏ２ガスを
使用したアッシングを行なうことにより、シリコン酸化
膜や多結晶シリコンに対してレジストを選択的に除去す
ることが可能である。
【００１６】実施の形態２．次に、この発明の実施の形
態２の製造方法について説明する。この実施の形態は、
図１〜図５において、下地膜１をシリコン酸化膜で、被
加工膜２を多結晶シリコンで、また、塗布系の膜４をレ
ジストで、それぞれ構成すると共に、図４に示すｐ−Ｓ
ｉＯＮ膜３の除去プロセスとしてフルオロカーボン系の
ガスを使用したドライエッチを行なうものである。その
他の工程は実施の形態１と同様であり、ｐ−ＳｉＯＮ膜
を残さずに所望のパターンを得ることができる。
態２の製造方法について説明する。この実施の形態は、
図１〜図５において、下地膜１をシリコン酸化膜で、被
加工膜２を多結晶シリコンで、また、塗布系の膜４をレ
ジストで、それぞれ構成すると共に、図４に示すｐ−Ｓ
ｉＯＮ膜３の除去プロセスとしてフルオロカーボン系の
ガスを使用したドライエッチを行なうものである。その
他の工程は実施の形態１と同様であり、ｐ−ＳｉＯＮ膜
を残さずに所望のパターンを得ることができる。
【００１７】実施の形態３．次に、この発明の実施の形
態３の製造方法について説明する。この実施の形態は、
図１〜図５において、塗布系の膜４としてフォトレジス
トの代わりにフッ素化ポリアリルエーテル等の低誘電率
有機系塗布材料を使用するものである。その他の工程は
実施の形態１と同様であり、実施の形態１と同様な効果
を期待することができる。
態３の製造方法について説明する。この実施の形態は、
図１〜図５において、塗布系の膜４としてフォトレジス
トの代わりにフッ素化ポリアリルエーテル等の低誘電率
有機系塗布材料を使用するものである。その他の工程は
実施の形態１と同様であり、実施の形態１と同様な効果
を期待することができる。
【００１８】実施の形態４．次に、この発明の実施の形
態４を図にもとづいて説明する。図６（ａ）（ｂ）は、
下地膜１上に形成される被加工膜２とｐ−ＳｉＯＮ膜３
とのパターンの密度が一様でない場合の問題点を説明す
る説明図、図７（ａ）（ｂ）は、実施の形態４の製造方
法を示す工程の断面図である。即ち、図６（ａ）に示す
ように、下地膜１上のパターンの近傍に隣接パターンが
存在せず、パターンの密度が低い場合は、パターン上に
塗布系の膜４を塗布した場合、パターンのある部分と、
パターンのない部分とで塗布系の膜４の厚さに差が生
じ、パターンのない部分では薄くなる。従って、この状
態で塗布系の膜４をエッチバックしてｐ−ＳｉＯＮ膜３
が露出するようにすると、図６（ｂ）に示すように、パ
ターンのない部分では塗布系の膜４の厚さが非常に薄く
なり、制御が困難になるという問題点が発生する。
態４を図にもとづいて説明する。図６（ａ）（ｂ）は、
下地膜１上に形成される被加工膜２とｐ−ＳｉＯＮ膜３
とのパターンの密度が一様でない場合の問題点を説明す
る説明図、図７（ａ）（ｂ）は、実施の形態４の製造方
法を示す工程の断面図である。即ち、図６（ａ）に示す
ように、下地膜１上のパターンの近傍に隣接パターンが
存在せず、パターンの密度が低い場合は、パターン上に
塗布系の膜４を塗布した場合、パターンのある部分と、
パターンのない部分とで塗布系の膜４の厚さに差が生
じ、パターンのない部分では薄くなる。従って、この状
態で塗布系の膜４をエッチバックしてｐ−ＳｉＯＮ膜３
が露出するようにすると、図６（ｂ）に示すように、パ
ターンのない部分では塗布系の膜４の厚さが非常に薄く
なり、制御が困難になるという問題点が発生する。
【００１９】実施の形態４は、このような事態に対処す
るもので、図７（ａ）に示すように、パターン密度の低
い部分には、パターン形成時にダミーパターン５を設
け、パターン密度が下地膜１の表面でほぼ一様となるよ
うにするものである。この結果、各パターン上に塗布系
の膜４を塗布した場合、図７（ａ）に示すように、塗布
系の膜４の厚さがほぼ一様になる。従って、塗布系の膜
４をエッチバックしてｐ−ＳｉＯＮ膜３を露出させた場
合にも、図７（ｂ）に示すように、塗布系の膜４の膜厚
が十分な厚さとなり、エッチバック量の制御が容易とな
る。
るもので、図７（ａ）に示すように、パターン密度の低
い部分には、パターン形成時にダミーパターン５を設
け、パターン密度が下地膜１の表面でほぼ一様となるよ
うにするものである。この結果、各パターン上に塗布系
の膜４を塗布した場合、図７（ａ）に示すように、塗布
系の膜４の厚さがほぼ一様になる。従って、塗布系の膜
４をエッチバックしてｐ−ＳｉＯＮ膜３を露出させた場
合にも、図７（ｂ）に示すように、塗布系の膜４の膜厚
が十分な厚さとなり、エッチバック量の制御が容易とな
る。
【００２０】
【発明の効果】この発明に係る半導体装置の製造方法
は、下地膜の表面に被加工膜を形成し、更に被加工膜の
表面に反射防止膜としてｐ−ＳｉＯＮ膜を形成する工程
と、ｐ−ＳｉＯＮ膜上にマスク用のレジストを塗布して
ｐ−ＳｉＯＮ膜及び被加工膜をエッチングし、所定のパ
ターンを形成する工程と、パターンが形成されたｐ−Ｓ
ｉＯＮ膜及び被加工膜を覆うように下地膜上に塗布系の
膜を塗布すると共に、この塗布系の膜をエッチバックし
てｐ−ＳｉＯＮ膜の表面を露出させる工程と、被加工膜
及び塗布系の膜に対して選択性のあるプロセスによりｐ
−ＳｉＯＮ膜を除去する工程と、被加工膜及び下地膜に
対して選択性のあるプロセスにより塗布系の膜を除去す
る工程とを有するものであるため、被加工膜や下地膜に
損傷を与えたり、あるいは膜減りを生じさせることな
く、反射防止膜であるｐ−ＳｉＯＮ膜を除去することが
できる。
は、下地膜の表面に被加工膜を形成し、更に被加工膜の
表面に反射防止膜としてｐ−ＳｉＯＮ膜を形成する工程
と、ｐ−ＳｉＯＮ膜上にマスク用のレジストを塗布して
ｐ−ＳｉＯＮ膜及び被加工膜をエッチングし、所定のパ
ターンを形成する工程と、パターンが形成されたｐ−Ｓ
ｉＯＮ膜及び被加工膜を覆うように下地膜上に塗布系の
膜を塗布すると共に、この塗布系の膜をエッチバックし
てｐ−ＳｉＯＮ膜の表面を露出させる工程と、被加工膜
及び塗布系の膜に対して選択性のあるプロセスによりｐ
−ＳｉＯＮ膜を除去する工程と、被加工膜及び下地膜に
対して選択性のあるプロセスにより塗布系の膜を除去す
る工程とを有するものであるため、被加工膜や下地膜に
損傷を与えたり、あるいは膜減りを生じさせることな
く、反射防止膜であるｐ−ＳｉＯＮ膜を除去することが
できる。
【００２１】この発明に係る半導体装置の製造方法は、
また、ｐ−ＳｉＯＮ膜及び被加工膜をエッチングして所
定のパターンを形成する工程でダミーパターンを形成
し、下地膜上におけるパターン密度がほぼ一様になるよ
うにしたため、製造工程中におけるエッチバック量の制
御が容易となる。
また、ｐ−ＳｉＯＮ膜及び被加工膜をエッチングして所
定のパターンを形成する工程でダミーパターンを形成
し、下地膜上におけるパターン密度がほぼ一様になるよ
うにしたため、製造工程中におけるエッチバック量の制
御が容易となる。
【図１】 この発明の実施の形態１のパターン形成工程
を示す断面図である。
を示す断面図である。
【図２】この発明の実施の形態１の塗布系の膜を塗布す
る工程を示す断面図である。
る工程を示す断面図である。
【図３】この発明の実施の形態１の塗布系の膜をエッチ
バックする工程を示す断面図である。
バックする工程を示す断面図である。
【図４】この発明の実施の形態１のｐ−ＳｉＯＮ膜を選
択的に除去する工程を示す断面図である。
択的に除去する工程を示す断面図である。
【図５】 この発明の実施の形態１の塗布系の膜を選択
的に除去する工程を示す断面図である。
的に除去する工程を示す断面図である。
【図６】 この発明の実施の形態１において、パターン
密度が低い時の問題点を示す説明用の断面図である。
密度が低い時の問題点を示す説明用の断面図である。
【図７】 この発明の実施の形態４の特徴を説明するた
めの断面図である。
めの断面図である。
１ 下地膜、 ２ 被加工膜、 ３ ｐ−ＳｉＯＮ
膜、 ４ 塗布系の膜、 ５ ダミーパターン。
膜、 ４ 塗布系の膜、 ５ ダミーパターン。
Claims (8)
- 【請求項１】 下地膜の表面に被加工膜を形成し、更に
被加工膜の表面に反射防止膜としてプラズマＣＶＤ法で
堆積し、酸素及び窒素を含有するＳｉ膜（以下、ｐ−Ｓ
ｉＯＮ膜という）を形成する工程と、上記ｐ−ＳｉＯＮ
膜上にマスク用のレジストを塗布して上記ｐ−ＳｉＯＮ
膜及び被加工膜をエッチングし、所定のパターンを形成
する工程と、パターンが形成された上記ｐ−ＳｉＯＮ膜
及び被加工膜を覆うように上記下地膜上に塗布系の膜を
塗布すると共に、この塗布系の膜をエッチバックして上
記ｐ−ＳｉＯＮ膜の表面を露出させる工程と、上記被加
工膜及び塗布系の膜に対して選択性のあるプロセスによ
り上記ｐ−ＳｉＯＮ膜を除去する工程と、上記被加工膜
及び下地膜に対して選択性のあるプロセスにより上記塗
布系の膜を除去する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 被加工膜をシリコン酸化膜で、下地膜を
多結晶シリコンで、塗布系の膜をレジストで、それぞれ
構成すると共に、ｐ−ＳｉＯＮ膜を除去するプロセスと
してＣｌ、Ｂｒ、Ｆのいずれかを含むハロゲンガスを使
用したドライエッチを用いるようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 被加工膜を多結晶シリコンで、下地膜を
シリコン酸化膜で、塗布系の膜をレジストで、それぞれ
構成すると共に、ｐ−ＳｉＯＮ膜を除去するプロセスと
してフルオロカーボン系のガスを使用したドライエッチ
を用いるようにしたことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 被加工膜をシリコン酸化膜で、下地膜を
多結晶シリコンで、塗布系の膜をフッ素化ポリアリルエ
ーテル等の低誘電率有機系塗布材料で、それぞれ構成す
ると共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてＣ
ｌ、Ｂｒ、Ｆのいずれかを含むハロゲンガスを使用した
ドライエッチを用いるようにしたことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 被加工膜を多結晶シリコンで、下地膜を
シリコン酸化膜で、塗布系の膜をフッ素化ポリアリルエ
ーテル等の低誘電率有機系塗布材料で、それぞれ構成す
ると共に、ｐ−ＳｉＯＮ膜を除去するプロセスとしてフ
ルオロカーボン系のガスを使用したドライエッチを用い
るようにしたことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項６】 塗布系の膜をエッチバック及び除去する
プロセスとしてＯ２を含むガスを使用したドライエッチ
を用いるようにしたことを特徴とする請求項４または請
求項５記載の半導体装置の製造方法。 - 【請求項７】 塗布系の膜を除去するプロセスとしてＯ
２ガスを使用したアッシングを行なうことを特徴とする
請求項１〜請求項５のいずれか１項記載の半導体装置の
製造方法。 - 【請求項８】 ｐ−ＳｉＯＮ膜及び被加工膜をエッチン
グして所定のパターンを形成する工程でダミーパターン
を形成し、下地膜上におけるパターン密度がほぼ一様に
なるようにしたことを特徴とする請求項１〜請求項７の
いずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124343A JP2002319575A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124343A JP2002319575A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002319575A true JP2002319575A (ja) | 2002-10-31 |
Family
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Family Applications (1)
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| JP2001124343A Withdrawn JP2002319575A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2002319575A (ja) |
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2001
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