CN1178290C - 浅槽隔离结构的形成方法 - Google Patents

浅槽隔离结构的形成方法 Download PDF

Info

Publication number
CN1178290C
CN1178290C CNB011238127A CN01123812A CN1178290C CN 1178290 C CN1178290 C CN 1178290C CN B011238127 A CNB011238127 A CN B011238127A CN 01123812 A CN01123812 A CN 01123812A CN 1178290 C CN1178290 C CN 1178290C
Authority
CN
China
Prior art keywords
silicon nitride
nitride layer
oxide layer
layer
shallow trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011238127A
Other languages
English (en)
Other versions
CN1400648A (zh
Inventor
王俊淇
苏俊联
游正达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CNB011238127A priority Critical patent/CN1178290C/zh
Publication of CN1400648A publication Critical patent/CN1400648A/zh
Application granted granted Critical
Publication of CN1178290C publication Critical patent/CN1178290C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Element Separation (AREA)

Abstract

一种浅槽隔离(Shallow Trench Isolation;STI)结构的形成方法。本发明的方法在形成浅槽隔离结构时利用湿式蚀刻(Wet Etch)法取代现有所使用的化学机械研磨法(Chemical Mechanical Polishing;CMP)。通过湿式蚀刻的高选择性,降低或控制氮化硅层(Silicon Nitride;Si3N4)与浅槽隔离结构中的氧化层的厚度,并避免化学机械研磨所造成的微痕(Micro-scratch)。

Description

浅槽隔离结构的形成方法
技术领域
本发明涉及一种浅槽隔离(Shallow Trench Isolation;STI)结构的形成方法,特别是涉及一种利用湿式蚀刻(Wet Etch)形成浅槽隔离结构的方法。
背景技术
在超大规模集成电路(Very Large Scale Integration;VLSI)的制造过程中,一个集成电路通常是由无数个金属氧化半导体(Metal-OxideSemiconductor;MOS)晶体管所组成。MOS晶体管有N信道MOS(N-channel MOS;NMOS)晶体管、P信道MOS(P-channel MOS;PMOS)晶体管、以及互补式MOS(Complementary MOS;CMOS)晶体管三种类型,其中CMOS晶体管是由一个NMOS晶体管与一个PMOS晶体管所组成。随着半导体组件集成度(Integration)的日益增加,能量消耗较小的CMOS晶体管逐渐取代NMOS晶体管与PMOS晶体管,成为最常使用的MOS晶体管组件。
在CMOS晶体管的使用上,为了防止CMOS晶体管电路的功能暂时或永久消失,即产生所谓的闩锁(Latch Up)现象,必须将CMOS晶体管组件内的NMOS晶体管与PMOS晶体管予以隔离(Isolation)。在目前的半导体制造工艺中,沟槽隔离为广泛应用的一种CMOS晶体管的隔离技术。
请参照图1至图5,其为现有在基材上形成浅槽隔离结构的剖面示意图。首先,以炉管工艺在基材100上形成一层厚约数百由二氧化硅(Silicon Dioxide;SiO2)所组成的热氧化层(Thermal Oxide)102为组件氧化层。其中,此热氧化层102又称作垫氧化层(Pad Oxide),由于氮化硅(Silicon Nitride;Si3N4)对硅的附着力不强,因此在沉积氮化硅前会先在硅基材上形成一层二氧化硅来帮助氮化硅沉积。随后在热氧化层102上沉积,例如以低压化学气相沉积(Low Pressure Chemical VaporDeposition;LPCVD)法形成氮化硅层104,如图1所示。
接着,例如以光刻(Photolithography)与干式蚀刻(Dry Etch)方式在基材100上定义出有源区域与浅沟槽106,形成如图2所示的结构。请参照图3,完成浅沟槽106的定义后,再以化学气相沉积方式沉积一层氧化层108覆盖浅沟槽106与氮化硅层104。
请参照图4,随后以化学机械研磨法(Chemical MechanicalPolishing;CMP)研磨氧化层108直至约暴露出底下的氮化硅层104后,即停止研磨步骤。最后以湿式洁净台(Clean Bench)的方式,利用热磷酸(Phosphoric Acid;H3PO4)的高选择性(Selectivity),将氮化硅层104剥除,再以氢氟酸(Hydrofluoric Acid;HF)当蚀刻液进行湿式蚀刻去除热氧化层102,而形成完整的浅槽隔离结构110,如图5所示的结构。
在上述的浅槽隔离结构的制造过程中,所运用的CMP工艺不仅费用成本高,且必须利用化学溶液(Chemical Solution)的研磨浆(Slurry)与层的表面之间的反应物(Reaction),而研磨浆的粒子会使浅槽隔离结构的表面形成许多微痕(Micro-scratch),造成有源区域的伤害。另外,厚度较厚的氮化硅层所产生的应力(Stress)对于薄的热氧化层与快擦写(Flash)内存的氧化层有极大的伤害,然而,现有CMP工艺却无法有效地降低或控制氮化硅层与浅槽隔离结构中氧化层的厚度。
因此,上述现有浅槽隔离结构的形成方法中,所运用的CMP工艺不但费用成本高,且所使用的研磨浆会在浅槽隔离结构的表面上形成许多微痕而造成有源区域的伤害。另一方面,CMP工艺亦无法有效地降低或控制氮化硅层与氧化层的厚度,进而抑制由氮化硅层所引发的应力问题。
发明内容
为了克服现有技术的不足,本发明的目的是提供一种浅沟槽结构的形成方法,运用本发明可降低制造成本,避免研磨所产生的微痕,进而可提高产品合格率。
本发明的另一目的是提供一种浅沟槽结构的形成方法,其可以降低或控制氮化硅层与浅槽隔离结构中的氧化层的厚度,避免氮化硅层所引发的应力问题而造成热氧化层与快擦写内存的氧化层的伤害。
为了达到上述的目的,本发明提供了一种浅沟槽结构的形成方法,至少包括:形成一氧化层覆盖一基材,其中该基材上具有一第一氮化硅层,且一浅沟槽位于该基材与该第一氮化硅层中;进行一湿式蚀刻步骤蚀刻该氧化层直至约暴露出该第一氮化硅层;形成一第二氮化硅层覆盖该氧化层及该第一氮化硅层;形成一光致抗蚀剂覆盖该第二氮化硅层;定义该光致抗蚀剂,并蚀刻部份的该第二氮化硅层与该氧化层直至约暴露出该第一氮化硅层;以及移除该光致抗蚀剂、该第二氮化硅层与该第一氮化硅层。
本发明还提供一种浅槽隔离结构的形成方法,至少包括:提供一基材,且该基材上具有一第一氮化硅层;以一干式蚀刻方式在该基材中定义出一浅沟槽;以一化学气相沉积法形成一氧化层覆盖该第一氮化硅层与该浅沟槽;进行一湿式蚀刻步骤蚀刻该氧化层直至约暴露出该第一氮化硅层;形成一第二氮化硅层覆盖该氧化层及该第一氮化硅层;在该第二氮化硅层上形成一已定义的光致抗蚀剂;蚀刻该第二氮化硅层与该氧化层直至约暴露出该第一氮化硅层;以及以一湿式洁净台方式去除该第二氮化硅层、该氧化层、以及该第一氮化硅层。
本发明还提供一种浅槽隔离结构的形成方法,至少包括:提供一基材,且该基材上具有一第一氮化硅层;以一干式蚀刻方式在该基材中定义出一浅沟槽;以一化学气相沉积法形成一氧化层覆盖该第一氮化硅层与该浅沟槽;进行一湿式蚀刻步骤蚀刻该氧化层直至约暴露出该第一氮化硅层;形成一第二氮化硅层覆盖该氧化层及该第一氮化硅层;在该第二氮化硅层上形成一已定义的光致抗蚀剂;蚀刻该第二氮化硅层与该氧化层直至约暴露出该第一氮化硅层;以及以一湿式洁净台方式去除该第二氮化硅层、该氧化层、以及该第一氮化硅层。
换言之,本发明的方法是在集成电路制造过程中形成浅槽隔离结构时,利用湿式蚀刻方式蚀刻有源区域的第一氮化硅层上的氧化层直至约暴露出第一氮化硅层。接着,再沉积一层第二氮化硅层,随后在此第二氮化硅层上形成一光致抗蚀剂,罩住整个浅沟槽区域,以光刻方式并进行干式蚀刻去除部份的第二氮化硅层与氧化层直至约暴露出底下的第一氮化硅层,再利用湿式剥离法(Wet Strip)或干式剥离法(DryStrip)剥除光致抗蚀剂。随后以湿式清洗的方式利用热磷酸剥除所有的氮化硅层,再以氢氟酸当蚀刻液进行湿式蚀刻以去除热氧化层,而形成完整的浅槽隔离结构。因此,运用本发明不需经过CMP工艺即可获得浅槽隔离结构,不但降低制造成本且产品合格率亦获得提高。再者,本发明亦可控制氮化硅层与氧化层的厚度且避免厚氮化硅层的应力问题。
本发明的优点为:本发明的方法由于不需运用CMP工艺,因此运用本发明可降低制造成本,并可避免CMP工艺的研磨浆的粒子所在浅槽隔离结构表面上形成的微痕,而造成产品合格率降低。另一方面,本发明的方法所使用的湿式蚀刻法对氮化硅与氧化层具有高选择性,可以降低或控制氮化硅层与浅槽隔离结构中的氧化层的厚度,进而抑制氮化硅层所引发的应力对热氧化层与快擦写内存的氧化层所造成的伤害。
附图说明
下面结合附图及实施例对本发明进行详细说明:
图1为现有具有热氧化层与氮化硅层的基材剖面图;
图2为现有定义出浅沟槽后的结构剖面图;
图3为现有以化学气相沉积方式沉积氧化层后的结构剖面图;
图4为现有经化学机械研磨后的结构剖面图;
图5为现有形成浅槽隔离结构的结构剖面图;
图6为本发明一较佳实施例具有热氧化层与氮化硅层的基材剖面图;
图7为本发明一较佳实施例定义出浅沟槽后的结构剖面图;
图8为本发明一较佳实施例以化学气相沉积方式沉积氧化层后的结构剖面图;
图9为本发明一较佳实施例经湿式蚀刻后的结构剖面图;
图10为本发明一较佳实施例再次沉积氮化硅层后的结构剖面图;
图11为本发明一较佳实施例以光致抗蚀剂罩住浅槽隔离区后的结构剖面图;
图12为本发明一较佳实施例经干式蚀刻后的的结构剖面图;
图13为本发明一较佳实施例光致抗蚀剂剥除后的结构剖面图;
图14为本发明一较佳实施例形成浅槽隔离结构的结构剖面图。
图中符号说明:
100    基材               102           热氧化层
104    氮化硅层           106           浅沟槽
108    氧化层           110           浅槽隔离结构
200    基材             202           热氧化层
204    氮化硅层         206           浅沟槽
208    氧化层           210           氮化硅层
212    光致抗蚀剂       214           浅槽隔离结构
具体实施方式
过去在集成电路制造过程中形成浅槽隔离结构时,都必须使用CMP工艺来将有源区域的氮化硅层(Si3N4)上的氧化层磨除。由于CMP工艺的成本费用高,且其所使用的研磨浆不稳定,使工艺不易达成一致性,因此,为了避免使用CMP工艺,本发明提供了一种运用湿式蚀刻来形成浅槽隔离结构的方法,如下所述。
请参照图6至图14,其为本发明一较佳实施例在基材上形成浅槽隔离结构的剖面示意图。首先,利用炉管工艺在基材200上形成一层厚约数百由二氧化硅(SiO2)所组成的热氧化层202为组件氧化层。其中,热氧化层202又称作垫氧化层,由于氮化硅对硅的附着力不强,所以于沉积氮化硅前会先在硅基材上形成一层二氧化硅来帮助氮化硅沉积。接着,例如以低压化学气相沉积(LPCVD)在热氧化层202上沉积氮化硅层204,形成如图6所示的结构。
然后,通过光刻工艺与干式蚀刻方式在基材200上定义出有源区域与浅沟槽206,如图7所示。请参照图8,完成浅沟槽206的定义后,再以化学气相沉积方式沉积一层氧化层208覆盖浅沟槽206与氮化硅层204。
请参照图9,利用湿式蚀刻方式将氧化层208蚀刻直至约暴露出浅沟槽206边缘上的氮化硅层204,由于湿式蚀刻对氮化硅与氧化层具有高选择性,所以可控制其蚀刻终点。本发明实施例即是完成湿式蚀刻步骤后,再例如使用化学气相沉积法沉积一层氮化硅层210覆盖住整个氧化层208、浅沟槽206、以及浅沟槽206边缘上所暴露出的氮化硅层204,形成如图10所示的结构。然而,值得注意的一点是,本发明在湿式蚀刻时也可以不形成氮化硅层210。形成氮化硅层210的目的仅是为了能更佳地控制浅槽隔离结构214的厚度。
本发明的一特征在于使用湿式蚀刻制程方式即可有效地控制氧化层208的厚度,而且也不需如同现有CMP工艺般形成厚度较厚的氮化硅层。
请参照图11,在氮化硅层210上形成光致抗蚀剂212覆盖住整个浅沟槽206的区域,接着利用掩膜在光致抗蚀剂212上进行光刻步骤。然后再例如以干式蚀刻方式进行蚀刻去除部份的氮化硅层210与氧化层208,一直到约暴露出底下的氮化硅层204为止,如图12所示。
请参照图13,完成干式蚀刻工艺后,再利用湿式剥离法或干式剥离法将光致抗蚀剂212去除,并暴露出氮化硅层210。随后,以湿式清洗中的热磷酸,将氮化硅层204与氮化硅层210剥除。另外,氮化硅层204与氮化硅层210之间的氧化层208亦随之剥离。再以氢氟酸当蚀刻液进行湿式蚀刻去除热氧化层202,而形成完整的浅槽隔离结构214,如图14所示的结构。
如本领域技术人员所了解的,以上所述仅为本发明的较佳实施例而已,并非用以限定本发明的专利范围;凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰,均应包含在本发明的保护范围内。

Claims (14)

1.一种浅槽隔离结构的形成方法,至少包括:
形成一氧化层覆盖一基材,其中该基材上具有一第一氮化硅层,且一浅沟槽位于该基材与该第一氮化硅层中,而该氧化层覆盖该第一氮化硅层与该浅沟槽,并填满该浅沟槽;
进行一湿式蚀刻步骤蚀刻该氧化层直至暴露出该浅沟槽侧壁的部分该第一氮化硅层;
形成一第二氮化硅层覆盖该氧化层及该第一氮化硅层;
形成一光致抗蚀剂覆盖该第二氮化硅层;
定义该光致抗蚀剂,并蚀刻部份的该第二氮化硅层与该氧化层直至约暴露出该第一氮化硅层;以及
移除该光致抗蚀剂、该第二氮化硅层与该第一氮化硅层,其中在移除该第二氮化硅层与该第一氮化硅层时,同时亦移除该第二氮化硅层与该第一氮化硅层之间的该氧化层。
2.根据权利要求1所述的方法,其特征在于:形成该氧化层的步骤是利用化学气相沉积法。
3.根据权利要求1所述的方法,其特征在于:定义该浅沟槽的步骤是采用干式蚀刻法。
4.根据权利要求1所述的方法,其特征在于:去除该第二氮化硅层与该氧化层的步骤是采用干式蚀刻法。
5.根据权利要求1所述的方法,其特征在于:移除该第二氮化硅层与该第一氮化硅层的步骤是采用一湿式洁净台方式。
6.根据权利要求5所述的方法,其特征在于:该湿式洁净台是使用热磷酸当作一清洗液。
7.一种浅槽隔离结构的形成方法,至少包括:
形成一氧化层覆盖一基材,其中该基材上具有一氮化硅层,且一浅沟槽位于该基材与该氮化硅层中,而该氧化层是覆盖该氮化硅层与该浅沟槽,并填满该浅沟槽;
进行一湿式蚀刻步骤蚀刻该氧化层直至暴露出该浅沟槽侧壁的部分该氮化硅层;
形成一光致抗蚀剂覆盖该氧化层;
定义该光致抗蚀剂,并蚀刻部份的该氧化层直至约暴露出该氮化硅层;以及
移除该光致抗蚀剂与该氮化硅层,其中在移除该氮化硅层时,同时亦移除该氮化硅层上的该氧化层。
8.根据权利要求7所述的方法,其特征在于:形成该氧化层的步骤是利用化学气相沉积法。
9.根据权利要求7所述的方法,其特征在于:定义该浅沟槽的步骤是采用干式蚀刻法。
10.根据权利要求7所述的方法,其特征在于:去除该氧化层的步骤是采用干式蚀刻法。
11.根据权利要求7所述的方法,其特征在于:移除该氮化硅层是采用一湿式洁净台方式。
12.根据权利要求11所述的方法,其特征在于:该湿式洁净台是使用热磷酸当作一清洗液。
13.一种浅槽隔离结构的形成方法,至少包括:
提供一基材,且该基材上具有一第一氮化硅层;
以一干式蚀刻方式在该基材中定义出一浅沟槽;
以一化学气相沉积法形成一氧化层覆盖该第一氮化硅层与该浅沟槽,并填满该浅槽;
进行一湿式蚀刻步骤蚀刻该氧化层直至暴露出该浅槽侧壁的部分该第一氮化硅层;
形成一第二氮化硅层覆盖该氧化层及该第一氮化硅层;
在该第二氮化硅层上形成一已定义的光致抗蚀剂;
蚀刻该第二氮化硅层与该氧化层直至约暴露出该第一氮化硅层;以及
以一湿式洁净台方式去除该第二氮化硅层、该氧化层、以及该第一氮化硅层。
14.根据权利要求13所述的方法,其特征在于:该湿式洁净台是使用热磷酸当作一清洗液。
CNB011238127A 2001-07-30 2001-07-30 浅槽隔离结构的形成方法 Expired - Fee Related CN1178290C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB011238127A CN1178290C (zh) 2001-07-30 2001-07-30 浅槽隔离结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB011238127A CN1178290C (zh) 2001-07-30 2001-07-30 浅槽隔离结构的形成方法

Publications (2)

Publication Number Publication Date
CN1400648A CN1400648A (zh) 2003-03-05
CN1178290C true CN1178290C (zh) 2004-12-01

Family

ID=4665311

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011238127A Expired - Fee Related CN1178290C (zh) 2001-07-30 2001-07-30 浅槽隔离结构的形成方法

Country Status (1)

Country Link
CN (1) CN1178290C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
KR100580117B1 (ko) 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
CN105448923A (zh) * 2014-08-07 2016-03-30 旺宏电子股份有限公司 半导体元件及其制造方法

Also Published As

Publication number Publication date
CN1400648A (zh) 2003-03-05

Similar Documents

Publication Publication Date Title
EP1487011A1 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
KR19990077428A (ko) 복합물질기판의기계화학적폴리싱방법과개선된선택성을갖는슬러리
US6015757A (en) Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US6555442B1 (en) Method of forming shallow trench isolation with rounded corner and divot-free by using disposable spacer
KR100361103B1 (ko) 반도체 장치의 제조방법
CN1178290C (zh) 浅槽隔离结构的形成方法
US7989350B2 (en) Method for fabricating semiconductor device with recess gate
US7371695B2 (en) Use of TEOS oxides in integrated circuit fabrication processes
CN100350589C (zh) 由清洗形成圆滑边角的浅沟渠隔离方法
CN101996938B (zh) 制作存储器的字线方法
US6001708A (en) Method for fabricating a shallow trench isolation structure using chemical-mechanical polishing
US6110801A (en) Method of fabricating trench isolation for IC manufacture
US20020030290A1 (en) Semiconductor device and method for manufacturing the same
KR20020085390A (ko) 트랜치 소자분리 방법
KR100319186B1 (ko) 트렌치 격리의 제조 방법
CN1812057A (zh) 半导体芯片的清洁方法
CN1540741A (zh) 浅沟渠隔离的平坦化方法
CN100359643C (zh) 制造半导体器件的方法
CN1472361A (zh) 蚀刻剂及其在提高蚀刻选择比上的应用
KR20050012584A (ko) 반도체 소자의 소자분리막 형성방법
US20020068415A1 (en) Method of fabricating a shallow trench isolation structure
US6218307B1 (en) Method of fabricating shallow trench isolation structure
KR100342392B1 (ko) 반도체 소자의 게이트 형성 방법
CN101136354A (zh) 一种超大规模集成电路隔离工艺的方法
CN118632532A (zh) 半导体装置及其形成方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041201

Termination date: 20190730

CF01 Termination of patent right due to non-payment of annual fee