KR20090070707A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 액티브 영역에는 터널 절연막과 도전막이 형성되고 소자 분리 영역에는 트렌치가 형성된 반도체 기판에 제공되는 단계와, 상기 반도체 기판에 대해 O2 플라즈마 처리를 실시하여 상기 액티브 영역의 양단을 둥글게 형성하는 단계와, 상기 트렌치의 측벽에 제1 절연막을 형성하는 단계 및 상기 제1 절연막 상에 상기 제1 절연막보다 유동성이 우수한 제2 절연막을 형성하는 단계를 포함하기 때문에, 터널 절연막의 양단에 스트레스 및 전기적 응력이 집중되지 않는다.
소자 분리막, O₂플라즈마 처리, 터널 절연막, 스트레스

Description

반도체 소자의 소자 분리막 형성 방법{Method of fabricating the trench isolation layer for semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상세하게는 기판의 분리영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필한다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써, 트렌치를 매립하는 소자 분리막을 형성한다.
그런데, 일반적으로 트렌치를 형성하는 공정 후에 액티브 영역에 잔류하는 터널 절연막의 양단은 뾰족한 모서리 형태로 형성된다. 이와 같이 터널 절연막의 양단이 뾰족한 형태로 형성되면 스트레스 및 전기적 응력이 터널 절연막의 양단에 집중될 수 있기 때문에, 반도체 소자의 특성에 중요한 영향을 미치게 된다.
본 발명은 뾰족하게 형성된 터널 절연막의 양단에 대해 O2 플라즈마 처리를 하여 라운드 형상으로 형성함으로써, 스트레스 및 전기적 응력이 터널 절연막의 양단에 집중되는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 액티브 영역에는 터널 절연막과 도전막이 형성되고 소자 분리 영역에는 트렌치가 형성된 반도체 기판에 제공되는 단계와, 상기 반도체 기판에 대해 O2 플라즈마 처리를 실시하여 상기 액티브 영역의 양단을 둥글게 형성하는 단계와, 상기 트렌치의 측벽에 제1 절연막을 형성하는 단계 및 상기 제1 절연막 상에 상기 제1 절연막보다 유동성이 우수한 제2 절연막을 형성하는 단계를 포함하는 특징이 있다.
상기 O2 플라즈마 처리는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 장비에서 실시할 수 있다. 상기 O2 플라즈마 처리는 300∼500℃의 온도에서 실시할 수 있다. 상기 O2 플라즈마 처리는 30초∼3분 동안 실시할 수 있다. 상기 O2 플라즈마 처리시 상기 트렌치 측벽에 HDP 산화막을 형성하는 단계를 더욱 포함할 수 있다. 상기 HDP 산화막은 100∼300Å의 두께로 형성할 수 있다. 상기 제1 절연막은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막으로 형성할 수 있 다. 상기 제1 절연막은 상기 터널 절연막과 인접한 두께가 50∼150Å의 두께로 형성할 수 있다. 상기 제2 절연막은 SOD(Spin On Dielectric) 막으로 형성할 수 있다. 상기 제2 절연막은 PSZ(Polysilazane) 이나 HSQ(Hydrogen Silsesquioxane) 물질로 형성할 수 있다. 상기 제2 절연막은 3000∼8000Å의 두께로 형성할 수 있다. 상기 제2 절연막에 대해 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 열처리 공정은 200∼800℃의 온도에서 15초∼120분 동안 실시할 수 있다. 상기 제1 절연막을 형성하기 전에 상기 트렌치 측벽에 월 산화막을 형성하는 단계를 더욱 포함할 수 있다.
본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 터널 절연막의 양단을 둥글게 형성할 수 있기 때문에 터널 절연막의 양단에 스트레스 및 전기적 응력이 집중되지 않는다. 또한, 터널 절연막의 양단의 두께가 증가되기 때문에, 터널 절연막의 양단에서 누설되는 전류를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 낸드 플래시 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연 막(103)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 을 통해 전자가 통과할 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 플로팅 게이트로 전자가 이동하고, 소거 동작시에는 플로팅 게이트에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 도전막(106)에 저장된 전하가 방출될 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 도전막(106) 상에 버퍼막(108)을 형성하고 버퍼막(108) 상에 하드 마스크(114)를 형성한다. 버퍼막(108)은 산화막으로 형성할 수 있으며, 하드 마스크(114)는 식각 선택비가 서로 다른 물질, 예를 들면 하드 마스크용 질화막(110)과 하드 마스크용 산화막(112)을 적층하여 형성할 수 있다.
도 1b를 참조하면, 하드 마스크(114) 상에 소자 분리 영역이 오픈되도록 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 하드 마스크(114), 버퍼막(108), 도전막(106) 및 터널 절연막(104)을 패터닝하고, 노출된 반도체 기판(102)의 소자 분리 영역을 식각하여 하부로 갈수록 폭이 좁은 트렌치(도면부호 T)를 형성한다. 이로써, 트렌치(도면부호 T) 사이에 액티브 영역이 한정된다.
한편, 액티브 영역의 양단(도면부호 A)은 모서리가 뾰족하게 형성된다.그런 데, 액티브 영역의 양단(도면부호 A)이 뾰족하게 형성되면, 반도체 소자의 제조 공정이 완료된 후 신뢰성 검증을 위한 사이클링(cycling) 및 리텐션(retention) 테스트 진행시 스트레스 및 전기적 응력이 액티브 영역의 양단(도면부호 A)에 집중될 수 있다. 이러한 문제점을 해결하기 위하여, 후속하는 공정에서 액티브 영역의 양단(도면부호 A)을 둥글게 변형시키는 공정을 실시한다.
도 1c를 참조하면, 트렌치를 형성하는 식각 공정에서 손상된 트렌치의 측벽을 치유하기 위하여 트렌치 측벽에 월 산화막(116)을 형성한다.
도 1d를 참조하면, 액티브 영역의 양단(도면부호 A)을 라운드(round porfile) 형상으로 형성한다. 이를 위하여, 액티브 영역의 양단(도면부호 A)을 포함하는 반도체 기판(102)에 대해 O2 플라즈마 처리를 실시한다. O2 플라즈마 처리를 실시하면 에너지가 높으며 플라즈마에 가장 큰 영향을 받는 뾰족한 형상의 액티브 영역의 양단(도면부호 A)의 산화를 촉진시켜 액티브 영역의 양단(도면부호 A)을 라운드 형상으로 형성할 수 있다. 이에 따라, 반도체 소자의 제조 공정이 완료된 후 신뢰성 검증 테스트 진행시 스트레스 및 전기적 응력이 액티브 영역의 양단(도면부호 A)에 집중되는 문제점을 해결할 수 있다. 또한 터널 절연막(104)의 양단의 두께가 증가되기 때문에, 터널 절연막(104)의 양단에서 누설되는 전류를 감소시킬 수 있다.
도 2a는 O2 플라즈마 처리를 실시하기 전 반도체 소자의 단면을 나타내는 SEM 사진이고, 도 2b는 O2 플라즈마 처리를 실시한 후 반도체 소자의 단면을 나타내 는 SEM 사진이다. 도 2a 및 도 2b를 참조하면, O2 플라즈마 처리를 실시한 후 액티브 영역의 양단(도면부호 A)이 라운드 형상으로 형성된 것을 알 수 있다.
O2 플라즈마 처리는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 장비를 이용하여 O2 가스를 공급하고 300∼500℃의 온도에서 30초∼3분 동안 실시할 수 있다. 하지만, 통상적으로 HDP 산화막을 형성할 때 공급하는 SiH4 가스는 공급하지 않는다. 이와 같이, O2 플라즈마 처리는 비교적 저온에서 실시하기 때문에, 전술한 공정에서 형성된 산화막들에 미치는 영향을 최소화할 수 있다. 즉, O2 플라즈마 처리시 월 산화막(116)이 더욱 두꺼워지는 두께를 수∼수십Å 정도로 최소화하여, 후속하는 공정에서 라이너 절연막 등으로 트렌치(도면부호 T)를 갭 필(gap fill)할 때 어려움이 발생하는 것을 최소화할 수 있다. 또한, 터널 절연막(104)의 열화 현상이 발생하는 것을 최소화할 수 있다.
한편 도면에는 도시하지 않았지만, O2 플라즈마 처리시 인시츄(in-situ)로 트렌치(T) 측벽에 HDP 산화막(도시하지 않음)을 100∼300Å의 두께로 형성할 수도 있다.
도 1e를 참조하면, 트렌치(도면부호 T)를 포함하는 월 산화막(116) 상에 라이너 산화막(118)을 형성한다. 라이너 산화막(118)은 후속하는 공정에서 형성되는 SOD막에 대한 열처리 공정시 아웃개싱(outgasing) 및 도즈 이온(doseion) 이동 등을 차단하는 베리어(barrier)막으로 역할을 하여 소자 특성이 저하되는 것을 방지 할 수 있다. 라이너 산화막(118)은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막으로 형성하는 것이 바람직하다. LP-TEOS막은 스텝 커버리지(step coverage)가 약 65%로 우수하여 트렌치(도면부호 T)의 측벽을 따라 용이하게 형성될 수 있으며, 비교적 저온에서 형성이 가능하기 대문에 터널 절연막(104)이 열화되는 것을 방지할 수 있다. 라이너 산화막(118)은 트렌치(도면부호 T)의 형상을 유지할 수 있는 두께로 형성하되 베리어 막으로 역할을 할 수 있는 충분한 두께로 형성하는 것이 바람직하며, 특히 터널 절연막(104)과 인접한 두께는 50∼150Å의 두께로 형성하는 것이 바람직하다.
도 1f를 참조하면, 라이너 산화막(118) 상에 절연막(120)을 형성하여 트렌치를 갭필한다. 절연막(120)은 액상으로 유동성이 좋기 때문에 트렌치를 용이하게 갭필할 수 있는 SOD(Spin On Dielectric)막으로 형성하는 것이 바람직하다. 절연막(120)은 PSZ(Polysilazane) 계열이나 HSQ(Hydrogen Silsesquioxane) 계열의 물질을 이용하여 3000∼8000Å의 두께로 형성하는 것이 바람직하다.
그리고, 절연막(120)에 포함된 가스를 배출하여 절연막(120)의 막질을 치밀하게 하기 위하여, 절연막(120)에 대해 열처리를 실시한다. 이때, 열처리는 200∼800℃의 온도에서 15초∼120분동안 실시할 수 있다.
이후에, 도면에는 도시하지 않았지만 절연막(120)과 라이너 절연막(118) 상부에 대해 평탄화 공정을 실시하여 트렌치에만 절연막이 전류하여 소자 분리막을 형성한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a는 O2 플라즈마 처리를 실시하기 전 반도체 소자의 단면을 나타내는 SEM 사진이고, 도 2b는 O2 플라즈마 처리를 실시한 후 반도체 소자의 단면을 나타내는 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 버퍼막
110 : 하드 마스크용 질화막 112 : 하드 마스크용 산화막
114 : 하드 마스크 116 : 월 산화막
118 : 라이너 산화막 120 : 절연막

Claims (14)

  1. 액티브 영역에는 터널 절연막과 도전막이 형성되고 소자 분리 영역에는 트렌치가 형성된 반도체 기판에 제공되는 단계;
    상기 반도체 기판에 대해 O2 플라즈마 처리를 실시하여 상기 액티브 영역의 양단을 둥글게 형성하는 단계;
    상기 트렌치의 측벽에 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 상기 제1 절연막보다 유동성이 우수한 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제1항에 있어서,
    상기 O2 플라즈마 처리는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 장비에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제1항에 있어서,
    상기 O2 플라즈마 처리는 300∼500℃의 온도에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제1항에 있어서,
    상기 O2 플라즈마 처리는 30초∼3분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제1항에 있어서,
    상기 O2 플라즈마 처리시 상기 트렌치 측벽에 HDP 산화막을 형성하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제5항에 있어서,
    상기 HDP 산화막은 100∼300Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제1항에 있어서,
    상기 제1 절연막은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막으 로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제1항에 있어서,
    상기 제1 절연막은 상기 터널 절연막과 인접한 두께가 50∼150Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제1항에 있어서,
    상기 제2 절연막은 SOD(Spin On Dielectric) 막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제1항에 있어서,
    상기 제2 절연막은 PSZ(Polysilazane) 이나 HSQ(Hydrogen Silsesquioxane) 물질로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제1항에 있어서,
    상기 제2 절연막은 3000∼8000Å의 두께로 형성하는 반도체 소자의 소자 분 리막 형성 방법.
  12. 제1항에 있어서,
    상기 제2 절연막에 대해 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제12항에 있어서,
    상기 열처리 공정은 200∼800℃의 온도에서 15초∼120분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제1항에 있어서,
    상기 제1 절연막을 형성하기 전에 상기 트렌치 측벽에 월 산화막을 형성하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.
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