KR20080029315A - 플레쉬 메모리 소자의 소자분리막 형성 방법 - Google Patents

플레쉬 메모리 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 매립 특성이 우수하고, 형성 공정시, 타 물질막의 결함을 유발하지 않는 플래쉬 메모리 소자의 소자분리막 형성 방법에 관한 것이다. 이를 위해 본 발명은, 반도체 기판 상에 터널 산화막 및 전도막을 순차적으로 형성하는 단계, 상기 전도막 상에 소자분리영역이 오픈된 패드층을 형성하는 단계, 상기 패드층을 식각 장벽으로 상기 전도막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 트렌치 단차를 따라 제1 소자분리막을 형성하는 단계, 상기 제1 소자분리막 상에 SOG 산화막을 형성하는 단계, 상기 SOG 산화막을 플라즈마 처리시키는 단계, 상기 SOG 산화막 상에 제2 소자분리막을 형성하는 단계 및 평탄화 공정을 진행하여 최종 소자분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리막 형성 방법을 제공한다.
실리콘 산화막, SOG 산화막, 플라즈마 처리, 소자분리용 트렌치

Description

플레쉬 메모리 소자의 소자분리막 형성 방법{METHOD FOR FORMING ISOLASION LAYER IN FLASH MEMORY DEVICE}
도 1은 종래기술에 따라 형성된 소자분리막을 나타낸 도면.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 형성 방법을 나타낸 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 터널산화막
103 : 전도막 106 : 패드층
108 : 제1 갭필 산화막 109B : 실리콘 산화막
110 : 제2 갭필 산화막 111 : 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 플래시 메모리 소자의 제조 공정 중, 소자분리막의 형성 공정에 관한 것이다.
플래시 메모리 소자의 개발에 있어 소자 사이즈가 작아짐에 따라 소자 자체의 라인 형성이 어려워지고 있지만, 이와 더불어 소자분리막을 형성하기 위한 트랜치의 사이즈도 감소하고 있고, 이에 따라 갭필(gap fill) 물질에도 변화가 생기게 되었다. 종래에 주로 이용하던 HDP(High Density Plasma) 산화막으로는 0.1㎛ 이하의 소자에서는 더이상 공정 마진이 없어, 갭필 시에 보이드(void)가 발생할 우려가 있다. 이러한 보이드는 셀 특성 자체의 열화뿐만 아니라 후속 공정에서도 많은 영향을 미치게 되었다.
이를 해결하고자 현재는 HDP 산화막 보다 갭필 특성이 뛰어난 SOG(spin on glass) 산화막과 HDP 산화막를 같이 형성하고 있다.
이를 뒷받침하는 도면으로, 도 1은 종래기술에 따라 형성된 소자분리막을 나타낸 도면이다. 도 1에서는 ASA-STI(Advanced Self Aligned - Shallow Trench Isolation) 방식으로 소자분리막이 형성되어 있으나, SA-STI(Self Aligned) 방식과 같이 터널 산화막을 미리 형성한 후에 소자분리용 트렌치 식각 공정을 진행하는 공정으로 형성할 수도 있다.
여기서, SOD 산화막 형성후에 전기적 특성이 우수하도록 SOD 산화막을 조밀하게(dense) 형성할 필요성이 요구되어 열처리(anneal) 공정을 진행한다.
하지만, 600℃ 이상에 진행되는 열처리 공정으로 인해 터널 산화막(tunnel oxide)이 산화되는 문제점이 발생한다. 특히, 소자분리막이 형성되는 트렌치와 접하는 영역의 터널 산화막이 추가로 산화되어 팽창하게 된다.
이렇게 불균일한 터널 산화막은 플래쉬 메모리 소자의 프로그램(program) 및 소거(erase) 동작에 악영향을 미쳐 플래쉬 메모리 소자의 동작 특성을 열하시키는 문제점으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 매립 특성이 우수하고, 형성 공정시, 타 물질막 - 터널 산화막 - 의 결함을 유발하지 않는 플래쉬 메모리 소자의 소자분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 터널 산화막 및 전도막을 순차적으로 형성하는 단계, 상기 전도막 상에 소자분리영역이 오픈된 패드층을 형성하는 단계, 상기 패드층을 식각 장벽으로 상기 전도막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 트렌치 단차를 따라 제1 소자분리막을 형성하는 단계, 상기 제1 소자분리막 상에 SOG 산화막을 형성하는 단계, 상기 SOG 산화막을 플라즈마 처리시키는 단계, 상기 SOG 산화막 상에 제2 소자분리막을 형성하는 단계 및 평탄화 공정을 진행하여 최종 소자분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리막 형성 방법을 제공한다.
본 발명은 소자분리막용 SOG 산화막 형성후 기존의 열처리 공정을 대신하여 O2 또는 O3 가스를 이용한 플라즈마(plasma) 처리 공정을 진행하여 SOG 산화막을 조밀하게(dense) 한다.
이때, O2 또는 O3 플라즈마 처리 공정은 낮은 온도(100~500℃)에서 진행하여 터널 산화막이 같이 산화되는 것을 방지한다. 그리고, 플라즈마 처리 공정으로 인해 SOG 산화막은 실리콘 산화막으로 치환된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 형성 방법을 나타낸 순서도이다. 본 실시예에서는 ASA-STI(Advanced Self Aligned - Shallow Trench Isolation) 방식으로 소자분리막이 형성되어 있으나, SA-STI(Self Aligned) 방식과 같이 터널 산화막을 미리 형성한 후에 소자분리용 트렌치 식각 공정을 진행하는 공정으로 형성할 수도 있다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(101) 상에 산화막(102), 전도막(103) 및 패드층(106)을 순차적으로 적층한다.
여기서, 반도체 기판(101)은 일반적인 실리콘 기판을 사용할 수 있고, SOI(silicon on insulator) 기판을 사용할 수 있다.
그리고, 산화막(102)은 터널 산화막으로써, 플래쉬 메모리 소자의 셀 트랜지 스터는 터널링(tunnelling) 현상을 이용하여 소거(erase) 동작을 수행하는데, 이러한 터널링을 위해선 셀 트랜지스터의 터널 산화막(102)은 80Å이하로 형성하는 것이 일반적이다. 이어서, 전도막(103)은 일반적으로 플로팅 게이트용 폴리실리콘막을 사용한다.
또한, 패드층(106)은 패드 산화막(104)과 패드 질화막(105)이 순차적으로 적층된 막으로써, 식각 장벽으로 사용되는 막이다.
계속해서, 패드층(106) 상에 소자분리영역을 노출시키는 하드마스크(미도시, 일반적으로 포토레지스트를 사용)를 형성하고 이를 식각 장벽으로 패드층(106)을 식각한다.
이어서, 하드마스크를 제거 하고, 패드층(106)을 식각 장벽으로 플로팅 게이트용 폴리실리콘막(103)과 터널 산화막(102) 및 반도체 기판(101)을 식각하여 트렌치(107)를 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 트렌치(107)가 형성된 결과물 상에 제1 갭필 산화막(108)을 형성한다.
제1 갭필 산화막(108)은 일반적으로 HDP(High Density Plasma) 산화막으로 형성한다.
이때, 제1 갭필 산화막(108)은 트렌치(107)에 매립되는 상태에서 오버행(over hang) 현상이 발생되지 않는 범위 내에서 증착하여야 한다.
다음으로, 도 2c에 도시된 바와 같이, 제1 갭필 산화막(108)이 증착된 결과물 상에 SOD 산화막(109)을 증착한다.
SOD 산화막(109)은 매립 특성이 우수한 막 - 물질 자체의 점도가 낮아, 흐르는 성질을 갖기 때문 - 으로 제1 갭필 산화막(108) 형성시 채워지지 못한 트렌치(107)를 완전매립하는 역할을 한다.
그리고, SOD 산화막(109)은 HDP 산화막(108)에 비하여 매립 특성은 매우 양호하나, 습식 에천트(wet etchant)에 대해 식각 속도가 빨라, 후속 공정에서 사용되는 습식 에천트에 노출되게 되면 급격하게 손실되게 되어, 소자적인 문제가 유발되는 단점이 있다. 이에, 후속 공정에서 SOD 산화막(109)이 노출되지 않도록 SOD 산화막(109)의 두께를 낮출 필요가 있다.
다음으로, 도 2d에 도시된 바와 같이, SOD 산화막(109)의 일부를 식각한다.
이때, 잔류하는 SOD 산화막(109)의 높이는 EFH(Effective Field Height)를 고려하여 SOD 산화막(109)이 노출되지 않는 범위 내에 있어야 한다.
다음으로, 도 2e에 도시된 바와 같이, 일부 식각된 SOD 산화막(109)을 플라즈마 처리시킨다.
SOD 산화막(109)의 플라즈카 처리는 O2 또는 O3 가스를 이용하는데, 플라즈마 처리 공정의 특성상 종래의 열처리 공정 보다 낮은 챔버 온도에서 공정이 이루어지기 때문에 터널 산화막까지 함께 산화되는 문제는 일어나지 않는다.
그리고, 플라즈마 처리 공정으로 인해 SOD 산화막(109)은 실리콘 산화막(109B)으로 치환된다.
본 실시예에서의 플라즈마 처리 공정의 챔버 온도는 100~500℃에서 이루어지 고, O2 또는 O3 가스의 유량은 10~1000cc인 것이 바람직하다.
다음으로, 도 2f에 도시된 바와 같이, 플라즈마 처리 공정이 진행된 결과물 상에 제2 갭필 산화막(110)을 형성한다.
제2 갭필 산화막(110)은 제1 갭필 산화막(108)과 동일한 HDP 산화막을 사용할 수 있으며, 이미 소자분리용 트렌치 내부에 제1 갭필 산화막(110)과 실리콘 산화막(109B)에 의해 종횡비가 낮아진 상태이므로, 다른 소자분리용 산화막을 사용할 수도 있다.
이어서, 평탄화 공정을 진행하여 소자분리막(111; 108, 109B, 110)을 형성한다.
이어서, 도시되어 있지는 않으나, 소자분리막(111)을 EFH에 맞게 일부 리세스 시키고, 패드층(106)을 제거한다.
여기서, 제1 및 제2 갭필 산화막(108, 110)은 고밀도 플라즈마 산화막인 것이 바람직하다.
고밀도 플라즈마 산화막은 10~100sccm의 플로우율(flow rate)을 갖는 SiH4, 20~200sccm의 플로우율을 갖는 O2, 1000~10000W의 LF(low frequency)파워 및 500~5000W의 HF(high frequency)파워로 형성하는 것이 바람직하다.
다음으로, 플로팅 게이트용 폴리실리콘막(103) 상에 ONO(산화막/질화막/산화막)막과 콘트롤 게이트용 폴리실리콘막 및 하드마스크 질화막을 순차적으로 형성한 후 패터닝하여 게이트 패턴을 형성한다.
본 발명을 정리해 보면, 문제점으로써 기존에 소자분리막 형성시 소자분리용 트렌치의 종횡비가 커짐에 따라 완전 매립이 어려워 제1 갭필 산화막 형성→SOD 산화막 증착→제2 갭필 산화막 형성→SOD 산화막 열처리 - 이 열처리 공정은 SOD 산화막 형성 후, 제2 갭필 산화막 형성 전에 진행할 수도 있다. - 공정을 진행하여 상기 소자분리막을 형성하였다. 그러나, 고온(600℃ 이상)의 열처리 공정으로 인해 터널 산화막이 산화되는 문제점이 발생되었다.
이를 개선하기 위해 제1 갭필 산화막 형성→SOD 산화막 증착→SOD 산화막에 대한 O2 또는 O3 플라즈마 처리 공정→제2 갭필 산화막 형성 공정으로 소자분리막을 형성한다.
플라즈마 처리 공정은 열처리 공정에 비해 낮은 온도(100~500℃)에서 진행하기 때문에 터널 산화막이 산화되는 문제점을 해결할 수 있다.
또한, SOD 산화막의 조밀성이 증가하여 전기적 특성이 우수한 소자분리막을 획득할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 매립 특성이 우수하고, 형성 공정시, 타 물질막의 결함을 유발하지 않는 플래쉬 메모리 소자의 소자분리막 형성 방법을 제공한다.
따라서, 소자분리 특성이 향상되어 반도체 소자의 신뢰성 및 우수한 집적도 기술을 확보할 수 있다.

Claims (7)

  1. 반도체 기판 상에 터널 산화막 및 전도막을 순차적으로 형성하는 단계;
    상기 전도막 상에 소자분리영역이 오픈된 패드층을 형성하는 단계;
    상기 패드층을 식각 장벽으로 상기 전도막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;
    상기 트렌치 단차를 따라 제1 소자분리막을 형성하는 단계;
    상기 제1 소자분리막 상에 SOG 산화막을 형성하는 단계;
    상기 SOG 산화막을 플라즈마 처리시키는 단계;
    상기 SOG 산화막 상에 제2 소자분리막을 형성하는 단계; 및
    평탄화 공정을 진행하여 최종 소자분리막을 형성하는 단계;
    를 포함하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리는 O2 또는 O3 가스로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 플라즈마 처리는 100~500℃의 공정 온도에서 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  4. 제1항에 있어서,
    상기 플라즈마 처리 공정으로 상기 SOG 산화막을 실리콘 산화막으로 치한시키는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  5. 제2항에 있어서,
    상기 O2 또는 O3 가스는 10~1000cc의 유량으로 상기 플라즈마 처리 공정을 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  6. 제1항에 있어서,
    상기 제1 소자분리막 및 제2 소자분리막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
  7. 제6항에 있어서,
    상기 고밀도 플라즈마 산화막은 10~100sccm의 플로우율(flow rate)을 갖는 SiH4, 20~200sccm의 플로우율을 갖는 O2, 1000~10000W의 LF파워 및 500~5000W의 HF파워로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리막 형성 방법.
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